KR102346406B1 - 이중 층 유전체 구조물을 가진 패키지 - Google Patents

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Abstract

본 개시의 몇몇 실시예는 이중 층 유전체 구조물을 가진 다층 패키지와 관련 기술 및 구성을 설명한다. 일 실시예에서, 집적 회로(IC) 패키지 어셈블리는 금속 층과 결합된 유전체 구조물을 포함하고, 유전체 구조물은 제 1 유전체 층 및 제 2 유전체 층을 포함하며, 제 1 유전체 층은 제 2 유전체 층의 두께보다 얇은 두께 및 제 2 층의 유전 손실 탄젠트보다 큰 유전 손실 탄젠트를 갖는다. 다른 실시예가 설명되고/되거나 청구될 수 있다.

Description

이중 층 유전체 구조물을 가진 패키지
본 개시의 실시예는 일반적으로 집적 회로(IC) 어셈블리용 재료의 분야에 관한 것이로, 보다 구체적으로는 다층 패키지에 관한 것이다.
고주파 송신을 사용하는 집적 회로에서 신호 무결성을 유지하기 위해, 일부 집적 회로는 유전 손실이 낮은 전자 기판 유전체 재료를 사용한다. 그러나, 유전 손실이 낮은 재료는 비아의 레이저 드릴링 및 잔여물 또는 잔류물의 디스미어링(desmearing)에 보다 저항력이 있는 경향이 있다. 이러한 문제를 해결하기 위한 이전의 방안은 전형적으로 새로운 장비 투자를 요구해왔거나 또는 기판 처리량을 크게 감소시켜 왔다.
실시예는 첨부 도면과 함께 후속하는 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구조적 요소를 나타낸다. 실시예는 첨부 도면의 도면에서 한정이 아니라 예로서 도시된다.
도 1은 일부 실시예에 따라, 예시적인 집적 회로(IC) 어셈블리의 횡단면도를 개략적으로 도시한다.
도 2는 일부 실시예에 따라, 유전체 필름 구조체의 횡단면도를 개략적으로 도시한다.
도 3은 일부 실시예에 따라, 다이와 결합된 다층 패키지 어셈블리의 횡단면도를 개략적으로 도시한다.
도 4는 일부 실시예에 따라, 다양한 제조 단계 동안의 다층 패키지 어셈블리의 횡단면도를 개략적으로 도시한다.
도 5는 일부 실시예에 따라, 다층 패키지 어셈블리를 제조하는 방법에 대한 흐름도를 개략적으로 도시한다.
도 6은 일부 실시예에 따라, 유전체 필름 구조체를 제조하기 위한 동시 코팅 시스템을 개략적으로 도시한다.
도 7은 일부 실시예에 따라, 유전체 필름 구조체를 제조하기 위한 탠덤(tandem) 코팅 시스템을 개략적으로 도시한다.
도 8은 일부 실시예에 따라, 유전체 필름 구조체를 제조하기 위한 적층 시스템을 개략적으로 도시한다.
도 9는 일부 실시예에 따라, 본 명세서에 설명된 바와 같이 이중 층 유전체 구조물을 가진 다층 패키지 어셈블리를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다.
본 발명의 일부 실시예는 이중 층 유전체 구조물 및 관련 기술 및 구성을 가진 다층 패키지를 설명한다. 이하의 설명에서, 예시적인 구현의 다양한 양상은 당업자가 그들의 발명의 내용을 다른 당업자에게 전달하기 위해 공통으로 사용되는 용어를 사용하여 설명될 것이다. 그러나, 본 개시의 실시예가 설명된 양상 중 일부만으로 실시될 수 있음은 당업자에게 명백할 것이다. 설명의 목적상, 예시적인 구현의 완전한 이해를 제공하기 위해 특정 개수, 재료 및 구성이 제시된다. 그러나, 본 개시의 실시예가 특정 세부사항과 달리 실시될 수 있음은 당업자에게 명백할 것이다. 다른 경우에, 잘 알려진 특징은 예시적인 구현을 모호하게 하지 않기 위해 생략되거나 간략화된다.
후속하는 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면을 참조하며, 전체에 걸쳐 동일한 부호는 동일한 부분을 지칭하며, 본 개시의 청구 대상이 실시될 수 있는 예시적인 실시예에 의해 도시된다. 본 개시의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 본 개시의 목적을 위해, "A 및/또는 B"는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) , 또는 (A, B 및 C)를 의미한다.
설명은 상/하, 내/외, 위/아래 등과 같은 원근법 기반 설명을 사용할 수 있다. 이러한 설명은 단순히 논의를 용이하게 하기 위해 사용된 것이며, 본 명세서에 기술된 실시예의 응용을 임의의 특정 방향으로 제한하려는 것이 아니다.
설명은 "실시예에서" 또는 "실시예들에서" 또는 "일부 실시예에서"라는 문구를 사용할 수 있으며, 이들은 각각 동일하거나 상이한 실시예 중 하나 이상을 나타낼 수 있다. 또한, 본 개시의 실시예와 관련하여 사용된 용어 "포함하는", "가진" 등은 동의어이다.
본 명세서에서 "~와 결합된"이라는 용어는 그 파생어와 함께 사용될 수 있다. "결합된"은 다음 중 하나 이상을 의미할 수 있다. "결합된"은 둘 이상의 요소가 직접 물리적 또는 전기적으로 접촉함을 의미할 수 있다. 그러나, "결합된"은 또한 2개 이상의 요소가 간접적으로 서로 접촉하지만, 여전히 서로 협력하거나 상호작용한다는 것을 의미할 수 있으며, 서로 결합된 것으로 언급되는 요소들 사이에 하나 이상의 다른 요소가 결합되거나 접속됨을 의미할 수 있다.
도 1은 일부 실시예에 따라, 예시적인 집적 회로(IC) 어셈블리(100)의 횡단면도를 개략적으로 도시한다. 일부 실시예에서, IC 어셈블리(100)는 (때때로 "패키지 기판"으로 지칭되는) 패키지 어셈블리(121)와 전기적으로 및/또는 물리적으로 결합된 하나 이상의 다이(이하 "다이(102)")를 포함할 수 있다. 일부 실시예에서, 패키지 어셈블리(121)는 회로 보드(122)와 전기적으로 결합될 수 있다.
다이(102)는 CMOS(complementary metal-oxide-semiconductor) 디바이스를 형성하는 것과 관련하여 사용되는 박막 증착, 리소그래피, 에칭 등과 같은 반도체 제조 기술을 사용하여 반도체 재료(예를 들어, 실리콘)로 제조된 이산 제품을 나타낼 수 있다. 일부 실시예에서, 다이(102)는 무선 주파수(RF) 다이이거나, 이를 포함하거나, 또는 그 일부일 수 있다. 다른 실시예에서, 다이는 프로세서, 메모리, 시스템 온 칩(SoC), 또는 ASIC이거나, 이들을 포함하거나, 또는 이들의 일부일 수 있다.
일부 실시예에서, 다이(102)와 패키지 어셈블리(121)의 접착력을 촉진하고/하거나 다이(102)와 패키지 어셈블리(121)의 피처를 보호하기 위해 다이(102)와 패키지 어셈블리(121) 사이에 언더필 재료(108)(때때로, "캡슐화제"로 지칭됨)가 배치될 수 있다. 언더필 재료(108)는 전기 절연 재료로 구성될 수 있고 다이(102) 및/또는 다이 레벨 상호접속 구조체(106)의 적어도 일부를 캡슐화할 수 있다. 일부 실시예에서, 언더필 재료(108)는 다이 레벨 상호접속 구조체(106)와 직접 접촉할 수 있다.
다이(102)는 예를 들어 도시된 바와 같이 플립 칩 구성으로 패키지 어셈블리(121)와 직접 결합되는 것을 포함하는 매우 다양한 적합한 구성에 따라 패키지 어셈블리(121)에 부착될 수 있다. 플립 칩 구성에서, 능동 회로를 포함하는 다이(102)의 활성 측(S1)은 다이(102)를 패키지 어셈블리(121)와 전기적으로 결합시킬 수도 있는 범프, 기둥 또는 다른 적합한 구조체와 같은 다이 레벨 상호접속 구조체(106)를 사용하여 패키지 어셈블리(121)의 표면에 부착된다. 다이(102)의 활성 측(S1)은 트랜지스터 디바이스를 포함할 수 있고, 비활성 측(S2)은 활성 측(S1)에 대향하여 배치될 수 있다.
다이(102)는 일반적으로 반도체 기판(102a), 하나 이상의 디바이스 층(이하, "디바이스 층(102b)") 및 하나 이상의 상호접속 층(이하 "상호접속 층(102c)")을 포함할 수 있다. 일부 실시예에서, 반도체 기판(102a)은 예를 들어 실리콘과 같은 벌크 반도체 재료로 실질적으로 구성될 수 있다. 디바이스 층(102b)은 트랜지스터 디바이스와 같은 능동 디바이스가 반도체 기판(102a) 상에 형성되는 영역을 나타낼 수있다. 디바이스 층(102b)은 예를 들어 채널 바디 및/또는 트랜지스터 디바이스의 소스/드레인 영역과 같은 구조체를 포함할 수 있다. 상호접속 층(102c)은 디바이스 층(102b) 내의 능동 디바이스로 또는 능동 디바이스로부터 전기 신호를 라우팅하도록 구성된 상호접속 구조체를 포함할 수 있다. 예를 들어, 상호접속 층(102c)은 전기적 라우팅 및/또는 접촉을 제공하기 위해 트렌치 및/또는 비아를 포함할 수 있다.
일부 실시예에서, 다이 레벨 상호접속 구조체(106)는 다이(102)와 다른 전기 디바이스 사이에서 전기 신호를 라우팅하도록 구성될 수 있다. 전기 신호는 예를 들어 다이(102)의 동작과 관련하여 사용되는 입/출력 (I/O) 신호 및/또는 전력/접지 신호를 포함할 수 있다.
일부 실시예에서, 패키지 어셈블리(121)는 무선 통신을 위한 집적 구성요소를 가진 다층 패키지 어셈블리를 포함할 수 있다. 무선 통신은 예를 들어 휴대용 디바이스 및/또는 무선 디스플레이들 간의 단거리 무선 데이터 전송 또는 피어 디바이스들 간의 고속 무선 통신을 포함할 수 있다. 일부 실시예에서, 패키지 어셈블리(121)는 하나 이상의 이중 층 유전체 구조물(123)을 포함할 수 있다. 예를 들어, 일부 실시예에서, 패키지 어셈블리(121)는 도 2 내지 도 9와 관련하여 설명된 바와 같이 하나 이상의 이중 층 유전체 구조물을 포함하는 다층 패키지 어셈블리일 수 있다.
패키지 어셈블리(121)는 다이(102)로 또는 다이(102)로부터 전기 신호를 라우팅하도록 구성된 트레이스, 패드, 스루 홀, 비아 또는 라인과 같은 전기적 라우팅 피처(도 1에 도시되지 않음)를 포함할 수 있다. 예컨대, 패키지 어셈블리(121)는 다이(102)와 패키지 어셈블리 내에 집적되는 무선 통신을 위한 구성요소 사이, 다이(102)와 회로 보드(122) 사이, 또는 다이(102)와 패키지 어셈블리(121)와 결합된 다른 전기 구성요소(예를 들어, 다른 다이, 인터포저, 인터페이스, 무선 통신용 구성요소 등) 사이에 전기 신호를 라우팅하도록 구성될 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기적 절연 재료로 구성된 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(122)는 폴리테트라플루오르 에틸렌(polytetrafluoroethylene)과 같은 재료, 난연제 4(Flame Retardant 4: FR-4), FR-1과 같은 페놀계 면지, 면지, 및 CEM-1 또는 CEM-3과 같은 에폭시 재료, 또는 에폭시 수지 프리프레그 재료(epoxy resin prepreg material)를 사용하여 함께 적층된 직조 유리 재료로 구성된 전기적 절연 층을 포함할 수 있다. 회로 보드(122)를 통해 다이(102)의 전기 신호를 라우팅하기 위해 트레이스, 트렌치 또는 비아와 같은 상호접속 구조체(도시 생략)가 전기 절연 층을 통해 형성될 수 있다. 회로 보드(122)는 다른 실시예에서 다른 적합한 재료로 구성될 수 있다. 일부 실시예에서, 회로 보드(122)는 컴퓨팅 디바이스(예를 들어, 도 9의 PCB(942)) 내의 마더 보드 또는 다른 PCB일 수 있다.
솔더 볼(112)과 같은 패키지 레벨 상호접속부는 패키지 어셈블리(121) 및/또는 회로 보드(122)와 결합되어, 패키지 어셈블리(121)와 회로 보드(122) 사이에 전기 신호를 더 라우팅하도록 구성되는 대응 솔더 조인트를 형성할 수 있다. 패키지 어셈블리(121)를 회로 보드(122)와 물리적 및/또는 전기적으로 결합하는 다른 적절한 기술이 다른 실시예에서 사용될 수 있다.
IC 어셈블리(100)는 예를 들어 플립 칩 및/또는 와이어 본딩 구성, 인터포저, 시스템 인 패키지(SiP) 및/또는 패키지 온 패키지(PoP) 구성을 포함하는 멀티 칩 패키지 구성의 적절한 조합을 포함하는 다른 실시예에서 매우 다양한 다른 적절한 구성을 포함할 수 있다. 다이(102)와 IC 패키지 어셈블리(100)의 다른 컴포넌트 사이에 전기 신호를 라우팅하는 다른 적절한 기술이 일부 실시예에서 사용될 수 있다.
도 2는 일부 실시예에 따라, 유전체 필름 구조체(200)의 횡단면도를 개략적으로 도시한다. 다양한 실시예에 따르면, 유전체 필름 구조체(200)는 제 1 유전체층(204) 및 제 2 유전체층(206)을 가진 이중 층 유전체 구조물일 수 있는 유전체 구조물(202)을 포함할 수 있다. 일부 실시예에서, 제 1 유전체 층(204)은 유전체 구조물(202)의 하층으로 지칭될 수 있고 제 2 유전체 층(206)은 유전체 구조물(202)의 상층으로 지칭될 수 있다. 다양한 실시예에서 희생 커버 필름(208)은 제 1 유전체 층(204)을 덮을 수 있고, 캐리어 필름(210)은 제 2 유전체 층과 결합될 수 있다. 희생 커버 필름(208)은 폴리프로필렌(PP)과 같은 재료로 형성될 수 있으며, 다양한 실시예에서 캐리어 필름(210)은 폴리에스테르(예컨대, 폴리에틸렌 테레프탈레이트(PET))와 같은 재료로 형성될 수 있다. 제 1 유전체 층(204) 및 제 2 유전체 층(206)은 다양한 실시예에서 빌드업(buildup) 재료일 수 있다.
제 1 유전체 층(204)은 제 1 면(205) 및 제 1 면에 대향하는 제 2 면(207)을 가지며, 제 1 유전체 층(204)의 제 1 및 제 2 면 사이의 거리는 제 1 두께(T1)를 정의한다. 제 2 유전체 층(206)은 제 1 면(209) 및 제 1 면에 대향하는 제 2 면(211)을 가지며, 제 2 유전체 층(206)의 제 1 및 제 2 면 사이의 거리는 제 2 두께(T2)를 정의한다. 일부 실시예에서, 제 1 유전체 층(204)의 제 1 면(205)은 제 2 유전체 층(206)의 제 2 면(211)과 결합된다. 제 1 유전체 층(204)의 제 1 두께(T1)는 다양한 실시예에서 약 3 미크론(마이크로미터)일 수 있다. 제 1 두께(T1)는 다양한 실시예에서 5 미크론보다 작거나 같을 수 있고, 일부 실시예에서는 그 범위가 1 미크론 이상 내지 5 미크론 이하일 수 있다. 제 2 유전체 층(206)의 제 2 두께(T2)는 일부 실시예에서 7 미크론보다 클 수 있다. 일부 실시예에서, 제 1 두께(T1) 또는 제 2 두께(T2)는 이들 값 또는 범위와 다를 수 있다.
일부 실시예에서, 제 2 유전체 층(206)은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 주파수 범위에서 동작하기 위해 0.003 미만의 유전 손실 탄젠트를 갖는 저 손실 유전체 층일 수 있다. 제 2 유전체 층(206)은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 주파수 범위에서 동작하기 위해 2 이상 내지 8 이하의 범위의 유전율(k)을 가질 수 있다. 제 1 유전체 층(204)은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 주파수 범위에서 동작하기 위해 0.005보다 큰 유전 손실 탄젠트를 갖는 유전체 층일 수 있다. 다양한 실시예에서 제 1 유전체 층(204)은 1 기가헤르츠 이상 내지 50 기가헤르쯔 이하의 주파수 범위에서 동작하기 위해 2 이상 내지 8 이하의 범위의 유전율(k)을 가질 수 있다. 일부 실시예에서, 유전 손실 탄젠트는 캐비티 섭동(cavity perturbation) 방법을 사용하여 결정될 수 있다.
일부 실시예에서, 제 1 유전체 층(204)은 제 1 유형의 폴리머 또는 올리고머로 형성될 수 있거나, 하나 이상의 폴리머 및/또는 하나 이상의 올리고머를 가진 제 1 혼합물로 형성될 수 있다. 일부 실시예에서, 제 2 유전체 층(206)은 제 2 유형의 폴리머 또는 올리고머로 형성될 수 있거나, 하나 이상의 폴리머 및/또는 하나 이상의 올리고머를 가진 제 2 혼합물로 형성될 수 있다. 일부 실시예에서, 제 1 유전체 층(204)의 폴리머(들) 및/또는 올리고머(들)는 제 1 분자 세트로 형성되고, 제 2 유전체 층(206)의 폴리머(들) 및/또는 올리고머(들)는 제 2 분자 세트로 형성된다. 일부 실시예에서, 제 1 유전체 층(204)은 제 2 유전체 층(206)보다 더 극성 인 재료로 형성될 수 있다. 일부 실시예에서, 제 1 분자 세트의 분자는 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트(electric molecular dipole moment)를 가질 수 있다. 일부 실시예에서, 제 1 분자 세트 및/또는 제 2 분자 세트의 분자는 폴리머 및/또는 올리고머의 개별 단량체 분자(monomer molecules)일 수 있다. 제 1 유전체 층(204)은 아미드, 산 또는 알콜 기반 폴리머로 형성될 수 있고, 제 2 유전체 층(206)은 예를 들어 에스테르, 올레핀, 에테르, 페닐렌 또는 페닐렌 옥사이드 기반 폴리머로 형성될 수 있다. 일부 실시예에서, 예를 들어 제 1 유전체 층(204)은 폴리비닐알콜 또는 폴리아미드로 형성될 수 있고, 제 2 유전체 층(206)은 폴리올레핀, 폴리이미드 또는 폴리페닐렌 옥사이드로 형성될 수 있다. 일부 실시예에서, 제 1 유전체 층(204)의 더 큰 극성은 디스미어링 공정 동안 수지 또는 잔류물 제거를 가능하게 할 수 있다. 일부 실시예에서, 제 2 유전체 층(206)과 결합하여 제 1 유전체 층(204)은 단층의 저손실 유전체 구조물과 비교하여 레이저 드릴링 공정 동안 증가한 에너지 흡수를 제공하여, 유전체 구조물(202)에서 마이크로 비아 개구부의 생성에 필요한 시간 또는 에너지를 감소시킬 수 있다. 일부 실시예에서, 제 2 유전체 층(206)의 제 2 두께(T2)와 관련하여 제 1 유전체 층(204)의 더 얇은 제 1 두께(T1)는 유전체 구조물(202)의 바람직한 전체 전기 성능 및 유전체 손실 특성을 유지할 수 있다.
일부 실시예에서, 유전체 필름 구조체(200)는 동시 코팅 시스템, 탠덤 코팅 시스템, 또는 도 6 내지 도 8과 관련하여 기술된 것과 같은 적층 시스템을 사용함으로써 다양한 시스템 및 방법을 사용하여 제조될 수 있다.
도 3은 다양한 실시예에 따라, 다이(302)와 결합된 패키지 어셈블리(308)를 포함하는 IC 어셈블리(300)의 횡단면도를 개략적으로 도시한다. 일부 실시예에서, 상호접속 구조체(306)는 다이(302)를 패키지 어셈블리(308)와 결합시킬 수 있다. 패키지 어셈블리(308)는 도 1과 관련하여 설명된 패키지 어셈블리(121)의 예시적인 구현일 수 있다. 일부 실시예에서, 패키지 어셈블리(308)는 D1, D2 및 D3으로 표시된 복수의 유전체 구조물(309)을 포함하는 다층 패키지 어셈블리일 수 있다. 유전체 구조물(309)은 도 2와 관련하여 설명된 유전체 구조물(202)과 같은 이중 층 유전체 구조물일 수 있다. 유전체 구조물(309)은 각각 제 1 유전체 층(204)에 관하여 설명된 바와 같이 형성될 수 있는 제 1 유전체 층(312) 및 제 2 유전체 층(206)에 관하여 설명된 바와 같이 형성될 수 있는 제 2 유전체 층(314)을 포함한다.
다양한 실시예에서, 패키지 어셈블리(308)는 패키지 어셈블리(308)의 가장 바깥쪽 표면 상에 형성된 하나 이상의 솔더 마스크 층(310, 330)을 포함할 수 있다. 하나 이상의 솔더 마스크 층(310, 330)은 제 1 금속 층(316) 및/또는 제 4 금속 층(322)의 라인과 같은 패키지 어셈블리(308)의 전기 도전성 피처와 결합된 패드들 사이의 전기적 접속부(예를 들어, 솔더 범프, 기둥 또는 볼)의 형성을 가능하게 하는 개구부를 가질 수 있다. 패드는 다이(예를 들어, 도 1의 다이(102)) 또는 다른 전기 어셈블리를 수용하도록 구성될 수 있다. 일부 실시예에서, 하나 이상의 솔더 마스크 층(310, 330)은 패키지 어셈블리의 무선 통신 주파수에서의 손실을 감소시키기 위해 액정 폴리머(LCP) 또는 유사한 재료와 같은 저손실 유전체 재료로 구성될 수 있다. 일부 실시예에서, 하나 이상의 솔더 마스크 층(310, 330)은 각각 약 25 미크론의 두께를 가질 수 있다. 하나 이상의 솔더 마스크 층(310, 330)은 다른 적절한 두께를 가질 수 있고/있거나 솔더 레지스트 재료와 같은 다른 실시예의 다른 적절한 재료로 구성될 수 있다. 일부 실시예에서, 하나 이상의 솔더 마스크 층(310, 330)은 도 2와 관련하여 설명된 것과 같은 이중 층 유전체 구조물로 형성될 수 있다.
일부 실시예에서, 유전체 구조물(D1)의 제 1 유전체 층(312)은 제 1 금속 층(316)의 제 1 면(332)과 결합될 수 있고 유전체 구조물(D1)의 제 2 유전체 층(314)은 제 2 금속 층(318)의 제 1 면(334)과 결합될 수 있다. 제 2 금속 층(318)의 제 2 면(336)은 제 2 유전체 구조물(D2)의 제 1 유전체 층(312)과 결합될 수 있고, 제 3 금속 층(320)의 제 1 면(338)은 유전체 구조물(D2)의 제 2 유전체 층(314)과 결합될 수 있다. 제 3 금속 층(320)의 제 2 면(340)은 유전체 구조물(D3)의 제 1 유전체 층(312)과 결합될 수 있고, 제 4 금속 층(322)의 제 1 면(342)은 유전체 구조물(D3)의 제 2 유전체 층(314)과 결합될 수 있다. 제 4 금속 층(322)의 제 2 면(344)은 솔더 마스크 층(330)과 결합될 수 있고, 제 1 금속 층(316)의 제 2 면(346)은 솔더 마스크 층(310)과 결합될 수 있다. 일부 실시예에서, 제 1 금속 층(316), 제 2 금속 층(318), 제 3 금속 층(320) 또는 제 4 금속 층(322)은 전력 전달, 제어 신호, 클록 신호, 리셋 신호 등과 같은 저주파(LF) 신호를 위한 안테나 층 및/또는 라우팅을 제공할 수 있다. 일부 실시예에서, 하나 이상의 금속 층은 무선 주파수(RF) 접지면 또는 루트 RF 신호를 제공할 수 있다.
일부 실시예에서, 제 1 비아(324)는 유전체 구조물(D1)을 통해 연장되어, 제 1 금속 층(316)의 적어도 일부가 제 2 금속 층(318)의 적어도 일부와 전기적으로 결합될 수 있다. 제 2 비아(326)는 유전체 구조물(D2)을 통해 연장되어, 제 2 금속 층(318)의 적어도 일부가 제 3 금속 층(320)의 적어도 일부와 전기적으로 결합될 수 있다. 제 3 비아(328)는 유전체 구조물(D3)을 통해 연장되어, 제 3 금속 층(320)의 적어도 일부가 다양한 실시예에서 제 4 금속 층(322)의 적어도 일부와 전기적으로 결합될 수 있다. 일부 실시예에서, 상호 접속부(306)는 다이(302) 및 제 4 금속 층(322)과 결합될 수 있다. 일부 실시예에서, 제 3 비아(328)는 하나 이상의 상호접속부(306)와 전기적으로 결합될 수 있다. 일부 실시예에서, 제 1 비아(324), 제 2 비아(326) 또는 제 3 비아(328) 중 하나 이상은 150 미크론 이하의 최대 직경을 가진 마이크로 비아일 수 있다.
일부 실시예에서, 더 많거나 더 적은 유전체 구조물(309), 금속 층, 솔더 마스크 층, 상호접속 구조체 또는 비아가 사용될 수 있다.
도 4는 다양한 실시예에 따른 다양한 제조 단계 동안의 다층 패키지 어셈블리(400)의 횡단면도를 개략적으로 도시한다. 유전체 필름 구조체(402)는 금속 커버된 코어(404)와 결합되어 다층 패키지 어셈블리(406)를 생성할 수 있다. 일부 실시예에서, 유전체 필름 구조체(402)는 도 2와 관련하여 설명된 유전체 필름 구조체(200)의 형태를 취할 수 있다. 유전체 필름 구조체(402)는 제 1 유전체 층(408) 및 제 2 유전체 층(410)을 가진 이중 층 유전체 구조물(D1)을 포함할 수 있다. 유전체 구조물(D1)은 예컨대 도 2의 유전체 구조물(202)에 관하여 설명된 것과 같은 방식으로 구조화될 수 있다. 일부 실시예에서, 유전체 필름 구조체(402)는 제 1 유전체 층(408)을 덮는 희생 커버 필름 및 제 2 유전체 층(410)과 결합된 캐리어 필름(414)도 포함할 수 있다. 금속 커버된 코어(404)는 제 1 금속 층(418)과 결합된 코어(416)를 포함할 수 있다. 일부 실시예에서, 코어(416)는 추가의 금속 층(420)과 또한 결합될 수 있다. 코어(416)는 예를 들어 프리프레그 재료 또는 액정 폴리머(LCP) 유도체, 예컨대, 유리를 가진 LCP(예컨대, 필러, 직물, 섬유 등), 폴리에테르 에테르 케톤(PEEK), 또는 아지노모토 빌드업 필름(ABF)의 에폭시 기반 재료와 같은 빌드업 층 재료와 같은 저손실 유전 특성을 가진 코어 형 재료로 형성될 수 있으며, 이들은 일부 실시예에서 다른 보강 재료로 강화될 수 있다.
일부 실시예에서, 캐리어 필름(414)이 제거된 후에 희생 커버 필름(412)이 제거될 수 있고 제 1 유전체 층(408)은 제 1 금속 층(418)과 결합되어 다층 패키지 어셈블리(406)를 생성할 수 있다. 일부 실시예에서, 다층 패키지 어셈블리(400)는 코어(416) 및 추가 금속 층(420)이 존재하지 않고 제 1 유전체 층(408)이 제 1 금속 층(418)과 같은 금속 층과 결합된 코어리스 패키지 어셈블리일 수 있다.
일부 실시예에서, 제 1 레벨 비아 개구부(424)는 다층 패키지 어셈블리(422)를 산출하기 위해 레이저 드릴링 공정을 사용하여 이중 층 유전체 구조물(D1)을 통해 홀을 드릴링함으로써 형성될 수 있다. 잔류물(428)은 전형적으로 제 1 레벨 비아 개구부(424)에 남을 것이다. 잔류물(428)은 예를 들어 주로 제 1 유전체 층(408)으로부터의 수지 또는 잔류물을 포함할 수 있다. 디스미어링 공정은 다층 패키지 어셈블리(430)를 산출하기 위해 잔류물(428)을 제거하는 데 사용될 수 있다. 다층 패키지 어셈블리(430)는 이제 디스미어링된 제 1 레벨 비아 개구부(432)를 포함하여 제 1 금속 층(418)의 일부가 디스미어링된 제 1 레벨 비아 개구부(432)의 하부에서 노출될 수 있다. 디스미어링된 제 1 레벨 비아 개구부(432)에 구리와 같은 금속을 증착하여 제 2 금속 층(438) 및 제 1 레벨 비아(440)를 형성하여 다층 패키지 어셈블리(436)를 산출하는 데 도금 공정이 사용될 수 있다.
일부 실시예에서, 제 2 이중 층 유전체 구조물(D2)을 제 2 금속 층(438)에 결합시킨 다음 제 2 레벨 비아 개구부를 형성하고, 제 2 레벨 비아 개구부를 디스미어링하며, 금속 도금 공정을 수행하여 다층 패키지 어셈블리(444)를 산출하는 것과 같이 추가 층이 다층 패키지 어셈블리(400)에 추가될 수 있다. 일부 실시예에서, 제 2 이중 층 유전체 구조물(D2)은 제 2 유전체 층(448)과 결합된 제 1 유전체 층(446)을 포함할 수 있으며, 이들은 각각 제 1 유전체 층(204) 및 제 2 유전체 층(206)과 유사한 방식으로 구조화될 수 있다. 도금 공정은 다양한 실시예에서 제 3 금속 층(450) 및 제 2 레벨 비아(452)를 제공하는 데 사용될 수 있다. 다층 패키지 어셈블리(444)는 범프 또는 기둥과 같은 다이 레벨 상호접속부를 사용하여 다이를 다층 패키지 어셈블리(444)와 전기적으로 결합하는 것과 같은 임의의 적절한 기술을 사용하여 도 1과 관련하여 설명된 다이(102)와 같은 다이와 결합될 수 있다.
도 5는 다양한 실시예에 따라, 다층 패키지 어셈블리(예를 들어, 도 3의 패키지 어셈블리(308) 또는 도 4의 다층 패키지 어셈블리(444))를 제조하는 방법(500)에 대한 흐름도를 개략적으로 도시한다. 방법(500)이 도 2 내지 도 3과 관련하여 설명된 기술들에 부합할 수 있고, 그 역이 성립할 수도 있다.
블록(502)에서, 이중 층 유전체 구조물이 제공될 수 있다. 이중 층 유전체 구조물은 도 2와 관련하여 설명된 유전체 구조물(202)과 같은 유전체 구조물일 수 있다. 블록(504)에서, 유전체 구조물은 금속 층과 결합될 수 있다. 유전체 구조물은 예를 들어 도 4와 관련하여 설명된 바와 같이 금속 커버된 코어(404)의 제 1 금속 층(418)과 결합될 수 있다. 블록(506)에서, 비아용 개구부가 유전체 구조물에 형성될 수 있다. 일부 실시예에서, 개구부는 예를 들어, CO2 레이저 드릴링 공정에 의해 형성된 마이크로 비아에 대한 것일 수 있다. 다양한 실시예에서, 개구부를 생성하는 데 다른 공정이 사용될 수 있다. 블록(508)에서, 개구부는 디스미어링될 수 있다. 블록(510)에서, 금속은 개구부를 채우도록 증착될 수 있다. 일부 실시예에서, 금속은 다른 금속 층을 또한 생성할 수 있는 도금 공정에서 증착될 수 있다. 결정 블록(512)에서, 추가 유전체 이중 층이 다층 패키지 어셈블리에 추가되어야 하는지가 결정될 수 있다. 결정 블록(512)에서 추가 유전체 이중 층이 추가되어야 한다고 결정되면, 방법(500)은 블록(502)으로 리턴할 수 있다. 결정 블록(512)에서 추가 유전체 이중 층이 추가되지 않는 것으로 결정되면, 방법(500)은 다층 패키지 어셈블리가 완성되거나 추가 제조 동작이 수행될 수 있는 블록(514)으로 계속될 수 있다.
일부 실시예에서, 블록(514)에서 다양한 공정이 수행될 수 있다. 예를 들어, 솔더 마스크 층은 다층 패키지 어셈블리의 하나 이상의 외층 상에 형성될 수 있고, 패드는 외측 금속 층 상에 형성될 수 있으며, 개구부는 패드를 노출시키도록 형성될 수 있고, 금 표면 마감 공정과 같은 표면 마감 공정이 수행될 수 있고/있거나 예컨대 패드를 사용함으로써 하나 이상의 다이가 다층 패키지 어셈블리와 결합될 수 있다.
도 6은 다양한 실시예에 따라, 도 2와 관련하여 설명된 유전체 필름 구조체(200)와 같은 유전체 필름 구조체를 제조하는 동시 코팅 시스템(600)을 개략적으로 도시한다. 동시 코팅 시스템(600)은 예를 들어 폴리에스테르(예를 들어, PET) 캐리어 필름을 홀딩할 수 있는 캐리어 필름 롤(602)을 포함할 수 있다. 캐리어 필름은 캐리어 필름 상에 제 2 유전체 층(206)과 같은 저손실 유전체 층을 증착할 수 있는 제 1 코팅 헤드(604)를 지나게 라우팅될 수 있다. 그 다음, 캐리어 필름은 제 1 유전체 층(204)과 같은 레이저 드릴링 및 스미어 제거용으로 제조된 유전체 층을 저손실 유전체 층 상에 증착할 수 있는 제 2 코팅 헤드(606)를 지나게 라우팅된다. 2개의 증착된 유전체 층을 가진 캐리어 필름은 건조기(608)를 지나게 라우팅되어 유전체 층을 함께 건조하고 캐리어 필름에 접착시킬 수 있다. 그 다음, 건조된 유전체 층 및 캐리어 필름은 희생 커버 필름 롤(610)로부터 라우팅된 폴리프로필렌(PP)과 같은 희생 커버 필름으로 커버될 수 있으며, 커버된 유전체 필름 구조체는 수집 롤(612) 상에 수집된다. 수집 롤(612)은 예컨대, 유전체 필름 구조체(200)와 같은 유전체 필름 구조체를 수집할 수 있다.
도 7은 다양한 실시예에 따라, 유전체 필름 구조체(200)와 같은 유전체 필름 구조체를 제조하는 탠덤 코팅 시스템(700)을 개략적으로 도시한다. 탠덤 코팅 시스템(700)은 예를 들어 PET 캐리어 필름을 홀딩할 수 있는 캐리어 필름 롤(702)을 포함할 수 있다. 캐리어 필름은 캐리어 필름 상에 제 2 유전체 층(206)과 같은 저손실 유전체 층을 증착하는 데 사용될 수 있는 제 1 코팅 헤드(704)를 지나게 라우팅될 수 있다. 그 다음에, 필름은 제 1 건조기(708)를 지나게 라우팅되어 제 1 코팅 헤드(704)에 의해 증착된 저손실 유전체 층을 건조시킬 수 있다. 그 후, 필름은 제 1 유전체 층(204)과 같은 레이저 드릴링 및 스미어 제거를 위해 선택된 유전체 층을 저손실 유전체 층 상에 증착할 수 있는 제 2 코팅 헤드(710)를 지나게 라우팅될 수 있다. 2개의 증착된 층을 가진 캐리어 필름은 제 2 건조기(712)를 지나서 라우팅되어 제 2 코팅 헤드(710)에 의해 도포된 유전체 층을 건조시킬 수 있다. 건조된 유전체 층 및 캐리어 필름은 희생 커버 필름(예컨대, 희생 커버 필름 롤(714)로부터 라우팅 된 PP)으로 커버될 수 있고, 커버된 유전체 필름 구조체는 수집 롤(716) 상에 수집된다. 수집 롤(716)은 예를 들어 유전체 필름 구조체(200)와 같은 유전체 필름 구조체를 수집할 수 있다.
도 8은 다양한 실시예에 따라, 유전체 필름 구조체(200)와 같은 유전체 필름 구조체를 제조하는 적층 시스템(800)을 개략적으로 도시한다. 적층 시스템(800)은 저손실 유전체 층을 증착하기 위한 상층 코팅 시스템(802), 레이저 드릴링 및 스미어 제거를 위해 설계된 유전체 층을 증착하기 위한 하층 코팅 시스템(804), 및 유전체 층들을 함께 적층하는 라미네이터(806)를 포함할 수 있다.
일부 실시예에서, 상층 코팅 시스템(802)은 예를 들어 PET 캐리어 필름을 홀딩할 수 있는 제 1 캐리어 필름 롤(808)을 포함할 수 있다. 캐리어 필름은 캐리어 필름 상에 제 2 유전체 층(206)과 같은 저손실 유전체 층을 증착하는 데 사용될 수있는 제 1 코팅 헤드(810)를 지나게 라우팅될 수 있다. 그 다음, 필름은 제 1 건조기(812)를 지나게 라우팅되어 제 1 코팅 헤드(810)에 의해 증착된 저손실 유전체 층을 건조시킬 수 있다. 건조된 저손실 유전체 층을 가진 캐리어 필름은 그 다음에 PP와 같은 희생 커버 필름으로 커버될 수 있고, 커버된 저손실 유전체 필름 구조체는 제 1 수집 롤(816) 상에 수집된다.
일부 실시예에서, 하층 코팅 시스템(804)은 예를 들어 PET 캐리어 필름을 홀딩할 수있는 제 2 캐리어 필름 롤(818)을 포함할 수 있다. 캐리어 필름은 제 1 유전체 층(204)과 같은 레이저 드릴링 및 스미어 제거를 위해 선택된 유전체 층을 캐리어 필름 상에 증착하는 데 사용될 수 있는 제 2 코팅 헤드(820)를 지나게 라우팅될 수 있다. 그 다음에, 필름은 제 2 건조기(822)를 지나게 라우팅되어 제 2 코팅 헤드(820)에 의해 증착된 유전체 층을 건조시킬 수 있다. 건조된 유전체 층을 가진 캐리어 필름은 제 2 희생 필름 롤(824)로부터 라우팅된 PP와 같은 희생 필름으로 커버될 수 있고, 커버된 유전체 필름 구조체는 제 2 수집 롤(826) 상에 수집된다.
일부 실시예에서, 라미네이터(806)는 적층 디바이스를 통해 하층 롤(828)로부터 제 1 유전체 필름 및 상층 롤(830)로부터 제 2 유전체 필름을 라우팅할 수 있다. 다양한 실시예에서, 하층 롤(828)은 제 2 수집 롤(826) 상에 수집된 것과 같은 유전체 필름 구조체를 포함할 수 있으며, 상층 롤(830)은 제 1 수집 롤(816) 상에 수집된 것과 같은 유전체 필름 구조체를 포함할 수 있다. 희생 필름 층은 적층 디바이스에 의해 함께 적층되기 전에 유전체 필름 층으로부터 제거될 수 있다. 일부 실시예에서, 추가 디바이스는 적층된 유전체 필름 구조체가 제 3 수집 롤(832) 상에 수집되기 전에 하층으로부터 캐리어 필름의 제거 및 하층으로 희생 커버 필름의 도포를 가능하게 할 수 있다. 제 3 수집 롤(832)은 예컨대, 유전체 필름 구조체(200)와 같은 유전체 필름 구조체를 수집할 수 있다.
본 개시의 실시예는 원하는 대로 구성하기 위해 임의의 적합한 하드웨어 및/또는 소프트웨어를 사용하여 시스템으로 구현될 수 있다. 도 9는 일부 실시예에 따라, 본 명세서에 설명된 바와 같이, 이중 층 유전체 구조물(예를 들어, 도 1, 도 3 또는 도 4의 패키지 어셈블리(121, 308, 436 또는 444))을 가진 다층 패키지 어셈블리(901)를 포함하는 예시적인 컴퓨팅 디바이스(900)를 개략적으로 도시한다. 패키지 어셈블리(901)는 유전체 구조물(202)과 같은 이중 층 유전체 구조물을 가진 기판(904)을 포함할 수 있다. 기판(904)은 예컨대, 도 1과 관련하여 설명된 다이(102)와 유사할 수 있는 다이(902)와 결합될 수 있다. 일부 실시예에서, 다이(902)는 컴퓨팅 디바이스(900)의 프로세서를 포함할 수 있다. 일부 실시예에서, "프로세서"라는 용어는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 프로세서는 다양한 실시예에서 하나 이상의 프로세싱 코어를 포함할 수 있다.
일부 실시예에서, 적어도 하나의 통신 칩(906)은 패키지 어셈블리(901)와 물리적 및 전기적으로 결합될 수 있다. 일부 실시예에서, 통신 칩(906)은 (예컨대, 패키지 어셈블리(901)의 빌드업 층 상의 또는 안에 내장된 추가 다이로서) 패키지 어셈블리(901)의 일부일 수 있다. 다양한 실시예에서, 컴퓨팅 디바이스(900)는 일부 실시예에서 하우징(908) 내에 있을 수 있는 인쇄 회로 보드(PCB)(942)와 같은 보드를 포함할 수 있다. 일부 실시예에서, 보드는 마더보드일 수 있다. 패키지 어셈블리(901) 또는 통신 칩(906)은 일부 실시예에서 PCB(942) 상에 배치될 수 있다. 컴퓨팅 디바이스(900)의 다양한 구성요소는 일부 실시예에서 PCB(942)의 이용 없이 서로 결합될 수 있다.
응용에 따라, 컴퓨팅 디바이스(900)는 PCB(942)와 물리적으로 또는 전기적으로 결합될 수도 또는 결합되지 않을 수도 있는 다른 구성요소를 포함할 수 있다. 이들 다른 구성요소는 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리(909), "DRAM"으로도 지칭됨), 비휘발성 메모리(예를 들어, 판독 전용 메모리(910), "ROM"으로도 지칭됨), 플래시 메모리(912), 입출력 제어기(914), 디지털 신호 프로세서(도시 생략), 암호화 프로세서(도시 생략), 그래픽 프로세서(916), 하나 이상의 안테나(918), 디스플레이(도시 생략), 터치 스크린 디스플레이(920), 터치 스크린 제어기(922), 배터리(924), 오디오 코덱(도시 생략), 비디오 코덱(도시 생략), 칩셋 (도시 생략), 전력 증폭기(도시 생략), GPS 디바이스(928), 나침반(940), 가속도계(도시 생략), 자이로스코프(도시 생략), 스피커(932), 카메라(934), 또는 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 고체 상태 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)(도시 생략)를 포함할 수 있지만, 이에 한정되지 않는다. 일부 실시예에서, 다양한 구성요소가 다른 구성요소와 통합되어 시스템 온칩("SoC")을 형성할 수 있다. 일부 실시예에서, DRAM(909)과 같은 일부 구성요소는 패키지 어셈블리(901)에 내장될 수 있다.
통신 칩(906)은 컴퓨팅 디바이스(900)로/로부터 데이터를 전송하기 위해 무선 통신을 가능하게 할 수 있다. 용어 "무선" 및 그 파생어는 비 고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 관련 디바이스가 어떠한 와이어도 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(906)은 WiGig, Wi-Fi(IEEE 802.11 패밀리), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정), 임의의 수정, 업데이트 및/또는 개정과 함께 롱 텀 에볼루션(LTE) 프로젝트(예컨대, 어드밴스드 LTE 프로젝트, 울트라 모바일 광대역(UMB) 프로젝트("3GPP2"로도 지칭됨) 등)를 포함하는 IEEE 표준을 포함하지만 이들로 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환가능 광대역 무선 액세스(BWA) 네트워크는 일반적으로 IEEE 802.16 표준에 대한 적합성 및 상호 운용성 테스트를 통과하는 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크로서 지칭된다. 통신 칩(906)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved-HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(906)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(906)은 코드 분할 다중 접속(CDMA), 시분할 다중 접속(TDMA), 디지털 강화 무선 원격통신(DECT), 진화 데이터 최적화(EV-DO), 이들의 파생물뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 기타 무선 프로토콜에 따라서도 동작할 수 있다. 통신 칩(906)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다.
컴퓨팅 디바이스(900)는 복수의 통신 칩(906)을 포함할 수 있다. 예를 들어, 제 1 통신 칩(906)은 WiGig, Wi-Fi 및 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 제 2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 원거리 무선 통신에 전용될 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA, 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 컴퓨팅 디바이스(900)는 일부 실시예에서 모바일 컴퓨팅 디바이스일 수 있다. 다른 구현에서, 컴퓨팅 디바이스(900)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
예 1은 집적 회로(IC) 패키지 어셈블리를 포함할 수 있으며, IC 패키지 어셈블리는 금속 층과 결합된 유전체 구조물을 포함하되, 유전체 구조물은, 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층 - 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가짐 - 과, 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층 - 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가짐 - 을 포함하고, 제 1 유전체 층의 제 1 면은 제 2 유전체 층의 제 2 면과 결합되고, 금속 층은 제 1 유전체 층의 제 2 면과 결합되고, 제 1 유전 손실 탄젠트는 제 2 유전 손실 탄젠트보다 크며, 제 1 두께는 제 2 두께보다 얇다.
예 2는 예 1의 청구 대상을 포함할 수 있고, 제 1 두께는 1 미크론 이상 5 미크론 이하이다.
예 3은 예 1 또는 예 2의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 제 1 분자 세트로 형성되고 제 2 유전체 층은 제 2 분자 세트로 형성되며, 제 1 분자 세트의 분자는 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트를 갖는다.
예 4는 예 1 내지 예 3 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.005보다 큰 유전 손실 탄젠트를 갖는다.
예 5는 예 1 내지 예 4 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 2 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.003보다 작은 유전 손실 탄젠트를 갖는다.
예 6은 예 1 내지 예 5 중 어느 한 예의 청구 대상을 포함할 수 있고, 유전체 구조물의 제 1 유전체 층 및 제 2 유전체 층을 통해 연장되는 비아 구조체를 더 포함한다.
예 7은 예 1 내지 예 6 중 어느 한 예의 청구 대상을 포함할 수 있고, 금속 층은 제 1 금속 층이고, IC 패키지 어셈블리는 제 2 유전체 층의 제 1 면과 결합 된 제 1 면을 가진 제 2 금속 층을 더 포함한다.
예 8은 예 7의 청구 대상을 포함할 수 있고, 유전체 구조물은 제 1 유전체 구조물이고, IC 패키지 어셈블리는 제 2 유전체 구조물을 더 포함하고, 제 2 유전체 구조물은, 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층 - 제 2 유전체 구조물의 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 제 2 유전체 구조물의 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가짐 - 과, 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층 - 제 2 유전체 구조물의 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 구조물의 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가짐- 을 포함하며, 제 2 유전체 구조물의 제 1 유전체 층의 제 1 면은 제 2 유전체 구조물의 제 2 유전체 층의 제 2 면과 결합되고, 제 2 유전체 구조물의 제 1 유전체 층의 제 2 면은 제 2 금속 층의 제 2 면과 결합되며, 제 2 유전체 구조물의 제 1 유전 손실 탄젠트는 제 2 유전체 구조물의 제 2 유전 손실 탄젠트보다 크고, 제 2 유전체 구조물의 제 1 두께는 제 2 유전체 구조물의 제 2 두께보다 얇다.
예 9는 예 8의 청구 대상을 포함할 수 있고, 비아 구조체는 제 1 유전체 구조물의 제 1 유전체 층 및 제 2 유전체 층을 통해 연장되는 제 1 비아 구조체이고, IC 패키지 어셈블리는 제 2 유전체 구조물의 제 1 유전체 층 및 제 2 유전체 층을 통해 연장되는 제 2 비아 구조체를 더 포함한다.
예 10은 예 9의 청구 대상을 포함할 수 있고, 제 1 비아 구조체는 제 2 비아 구조체와 전기적으로 결합된다.
예 11은 집적 회로(IC) 패키지 어셈블리를 제조하는 방법을 포함할 수 있고, 방법은 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층을 포함하는 유전체 구조물을 제공하는 단계 - 유전체 구조물은 제 2 유전체 층을 포함하고, 제 2 유전체 층은 제 1 면 및 제 1 면에 대향하는 제 2 면을 가짐 - 와, 제 1 유전체 층의 제 2 면과 금속 층을 결합하는 단계를 포함하되, 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가지며, 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가지며, 제 1 유전체 층의 제 1 면은 제 2 유전체 층의 제 2 면과 결합되고, 제 1 두께는 제 2 두께보다 얇으며, 제 1 유전 손실 탄젠트는 제 2 유전 손실 탄젠트보다 크다.
예 12는 예 11의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 1 미크론 이상 내지 5 미크론 이하인 두께를 갖는다.
예 13은 예 11 또는 예 12의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 제 1 분자 세트로 형성되고, 제 2 유전체 층은 제 2 분자 세트로 형성되며, 제 1 분자 세트의 분자는 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트를 갖는다.
예 14는 예 11 내지 예 13 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.005보다 큰 유전 손실 탄젠트를 갖는다.
예 15는 예 11 내지 예 14 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 2 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.003보다 작은 유전 손실 탄젠트를 갖는다.
예 16은 예 11 내지 예 15 중 어느 한 예의 청구 대상을 포함할 수 있고, 유전체 구조물을 관통하는 비아용 개구부를 형성하는 단계를 더 포함한다.
예 17은 예 16의 청구 대상을 포함할 수 있고, 개구부를 형성하는 단계는 레이저 드릴링 공정을 수행하는 단계를 포함한다.
예 18은 예 16 또는 예 17의 청구 대상을 포함할 수 있고, 개구부를 디스미어링하는 단계를 더 포함한다.
예 19는 예 16 내지 예 18 중 어느 한 예의 청구 대상을 포함할 수 있고, 개구부를 채우기 위해 금속을 증착하는 단계를 더 포함한다.
예 20은 예 19의 청구 대상을 포함할 수 있고, 유전체 구조물은 제 1 유전체 구조물이고, 금속 층은 제 1 금속 층이며, 방법은 제 1 유전체 구조물의 제 2 유전체 층과 제 2 금속 층을 결합하는 단계와, 제 2 금속 층과 제 2 유전체 구조물의 제 1 유전체 층을 결합하는 단계를 더 포함하고, 제 2 유전체 구조물의 제 1 유전체 층은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖고, 제 2 유전체 구조물의 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하며, 제 2 유전체 구조물의 제 1 유전체 층은 제 1 유전 손실 탄젠트를 갖고, 제 2 유전체 구조물 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층을 포함하며, 제 2 유전체 구조물의 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 구조물의 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가지며, 제 2 유전체 구조물의 제 1 유전체 층의 제 1 면은 제 2 유전체 구조물의 제 2 유전체 층의 제 2 면과 결합되고, 제 2 유전체 구조물의 제 1 유전체 층의 제 2 면은 제 2 금속 층의 제 2 면과 결합되며, 제 2 유전체 구조물의 제 1 유전 손실 탄젠트는 제 2 유전체 구조물의 제 2 유전 손실 탄젠트보다 크고, 제 2 유전체 구조물의 제 1 두께는 제 2 유전체 구조물의 제 2 두께보다 얇다.
예 21은 컴퓨팅 디바이스를 포함할 수 있고, 컴퓨팅 디바이스는 회로 보드와, 회로 보드와 결합된 집적 회로(IC) 패키지 어셈블리를 포함하되, IC 패키지 어셈블리는 금속 층과 결합된 유전체 구조물을 포함하고, 유전체 구조물은, 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층 - 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가짐 - 과, 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층 - 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가짐 - 을 포함하고, 제 1 유전체 층의 제 1 면은 제 2 유전체 층의 제 2 면과 결합되고, 금속 층은 제 1 유전체 층의 제 2 면과 결합되고, 제 1 유전 손실 탄젠트는 제 2 유전 손실 탄젠트보다 크며, 제 1 두께는 상기 제 2 두께보다 얇다.
예 22는 예 20의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 1 미크론 이상 내지 5 미크론 이하의 두께를 갖는다.
예 23은 예 21 또는 예 22의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 제 1 분자 세트로 형성되고 제 2 유전체 층은 제 2 분자 세트로 형성되며, 제 1 분자 세트의 분자는 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트를 갖는다.
예 24는 예 21 내지 예 23 중 어느 한 예의 청구 대상을 포함할 수 있고, IC 패키지 어셈블리는 유전체 구조물의 제 1 유전체 층 및 제 2 유전체 층을 통해 연장되는 비아 구조체를 더 포함한다.
예 25는 예 21 내지 예 24 중 어느 한 예의 청구 대상을 포함할 수 있고, 컴퓨팅 디바이스는, 회로 보드와 결합되며 디스플레이, 터치 스크린 디스플레이, 터치 스크린 제어기, 배터리, GPS 디바이스, 나침반, 스피커, 또는 카메라를 포함하는 모바일 컴퓨팅 디바이스이다.
예 26은 집적 회로(IC) 패키지 어셈블리를 제조하는 시스템을 포함할 수 있고, 시스템은 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층을 포함하는 유전체 구조물과 금속 층을 결합하는 수단 및 유전체 구조물을 관통하는 비아용 개구부를 형성하는 수단을 포함하고, 유전체 구조물은 제 2 유전체 층을 포함하고, 제 2 유전체 층은 제 1 면 및 제 1 면에 대향하는 제 2 면을 가지며, 금속 층을 결합하는 수단은 제 1 유전체 층의 제 2 면에 금속 층을 결합하며, 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가지며, 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가지며, 제 1 유전체 층의 제 1 면은 제 2 유전체 층의 제 2 면과 결합되고, 제 1 두께는 제 2 두께보다 얇으며, 제 1 유전 손실 탄젠트는 제 2 유전 손실 탄젠트보다 크다.
예 27은 예 26의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 1 미크론 이상 내지 5 미크론 이하인 두께를 갖는다.
예 28은 예 26 또는 예 27의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 제 1 분자 세트로 형성되고, 제 2 유전체 층은 제 2 분자 세트로 형성되며, 제 1 분자 세트의 분자는 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트를 갖는다.
예 29는 예 26 내지 예 28 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 1 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.005보다 큰 유전 손실 탄젠트를 갖는다.
예 30은 예 26 내지 예 29 중 어느 한 예의 청구 대상을 포함할 수 있고, 제 2 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.003보다 작은 유전 손실 탄젠트를 갖는다.
예 31은 예 26 내지 예 30 중 어느 한 예의 청구 대상을 포함할 수 있고, 개구부를 형성하는 것은 레이저 드릴링 공정을 수행하는 것을 포함한다.
예 32는 예 26 내지 예 31 중 어느 한 예의 청구 대상을 포함할 수 있고, 개구부를 디스미어링하는 수단을 더 포함한다.
예 33은 예 26 내지 예 32 중 어느 한 예의 청구 대상을 포함할 수 있고, 개구부를 채우기 위해 금속을 증착하는 수단을 더 포함한다.
예 34는 예 33의 청구 대상을 포함할 수 있고, 유전체 구조물은 제 1 유전체 구조물이고, 금속 층은 제 1 금속 층이며, 시스템은 제 1 유전체 구조물의 제 2 유전체 층과 제 2 금속 층을 결합하는 수단과, 제 2 금속 층과 제 2 유전체 구조물의 제 1 유전체 층을 결합하는 수단을 더 포함하고, 제 2 유전체 구조물의 제 1 유전체 층은 제 1 면 및 제 1 면에 대향하는 제 2 면을 갖고, 제 2 유전체 구조물의 제 1 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하며, 제 2 유전체 구조물의 제 1 유전체 층은 제 1 유전 손실 탄젠트를 갖고, 제 2 유전체 구조물은 제 1 면 및 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층을 포함하며, 제 2 유전체 구조물의 제 2 유전체 층의 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 제 2 유전체 구조물의 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가지며, 제 2 유전체 구조물의 제 1 유전체 층의 제 1 면은 제 2 유전체 구조물의 제 2 유전체 층의 제 2 면과 결합되고, 제 2 유전체 구조물의 제 1 유전체 층의 제 2 면은 제 2 금속 층의 제 2 면과 결합되며, 제 2 유전체 구조물의 제 1 유전 손실 탄젠트는 제 2 유전체 구조물의 제 2 유전 손실 탄젠트보다 크고, 제 2 유전체 구조물의 제 1 두께는 제 2 유전체 구조물의 제 2 두께보다 얇다.
다양한 실시예는 결합 형태(및)로 설명된 실시예 (예컨대, "및"은 "및/또는"일 수 있음)의 대안(또는) 실시예를 포함하는 전술한 실시예들의 임의의 적합한 조합을 포함할 수 있다. 또한, 일부 실시예는 실행될 때 전술한 임의의 실시예의 액션을 초래하는 명령어가 저장된 하나 이상의 제조 물품(예컨대, 비일시적 컴퓨터-판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예는 전술한 실시예의 다양한 동작을 수행하기 위한 임의의 적합한 수단을 가진 장치 또는 시스템을 포함할 수 있다.
요약서에 기술된 것들을 포함하여, 예시된 구현에 대한 위 설명은 본 발명의 실시예를 빠짐없이 다루거나 또는 개시된 정확한 형태로 한정하려는 것은 아니다. 구체적인 구현 및 예가 설명의 목적으로 여기에 설명되었지만, 관련 기술 분야의 당업자가 인식하는 바와 같이, 본 개시의 범위 내에서 여러 동등한 수정이 가능하다.

Claims (25)

  1. 집적 회로(IC) 패키지 어셈블리로서,
    금속 층과 결합된 유전체 구조물과,
    상기 유전체 구조물과 결합된 솔더 마스크 층을 포함하되,
    상기 유전체 구조물은,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층 - 상기 제 1 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 상기 제 1 유전체 층은 제 1 유전 손실 탄젠트(dielectric loss tangent)를 가짐 - 과,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층 - 상기 제 2 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 상기 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가짐 - 을 포함하고,
    상기 제 1 유전체 층의 상기 제 1 면은 상기 제 2 유전체 층의 상기 제 2 면과 직접 결합되고, 상기 금속 층은 상기 제 1 유전체 층의 상기 제 2 면과 결합되고, 상기 제 1 유전 손실 탄젠트는 상기 제 2 유전 손실 탄젠트보다 크며, 상기 제 1 두께는 상기 제 2 두께보다 얇고, 상기 제 1 유전체 층은 상기 제 2 유전체 층보다 더 극성인 재료로 형성되는,
    IC 패키지 어셈블리.
  2. 제 1 항에 있어서,
    상기 제 1 두께는 1 미크론 이상 5 미크론 이하인
    IC 패키지 어셈블리.
  3. 제 1 항에 있어서,
    상기 제 1 유전체 층은 제 1 분자 세트로 형성되고 상기 제 2 유전체 층은 제 2 분자 세트로 형성되며,
    상기 제 1 분자 세트의 분자는 상기 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트(electric molecular dipole moment)를 가진
    IC 패키지 어셈블리.
  4. 제 1 항에 있어서,
    상기 제 1 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.005보다 큰 유전 손실 탄젠트를 갖는
    IC 패키지 어셈블리.
  5. 제 1 항에 있어서,
    상기 제 2 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.003보다 작은 유전 손실 탄젠트를 갖는
    IC 패키지 어셈블리.
  6. 제 1 항에 있어서,
    상기 유전체 구조물의 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 비아 구조체를 더 포함하는
    IC 패키지 어셈블리.
  7. 제 6 항에 있어서,
    상기 금속 층은 제 1 금속 층이고,
    상기 IC 패키지 어셈블리는 상기 제 2 유전체 층의 상기 제 1 면과 결합된 제 1 면을 가진 제 2 금속 층을 더 포함하는
    IC 패키지 어셈블리.
  8. 제 7 항에 있어서,
    상기 유전체 구조물은 제 1 유전체 구조물이고,
    상기 IC 패키지 어셈블리는 제 2 유전체 구조물을 더 포함하고,
    상기 제 2 유전체 구조물은,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층 - 상기 제 2 유전체 구조물의 상기 제 1 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 상기 제 2 유전체 구조물의 상기 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가짐 - 과,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층 - 상기 제 2 유전체 구조물의 상기 제 2 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 상기 제 2 유전체 구조물의 상기 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가짐 - 을 포함하며,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층의 상기 제 1 면은 상기 제 2 유전체 구조물의 상기 제 2 유전체 층의 상기 제 2 면과 결합되고,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층의 상기 제 2 면은 상기 제 2 금속 층의 제 2 면과 결합되며,
    상기 제 2 유전체 구조물의 상기 제 1 유전 손실 탄젠트는 상기 제 2 유전체 구조물의 상기 제 2 유전 손실 탄젠트보다 크고,
    상기 제 2 유전체 구조물의 상기 제 1 두께는 상기 제 2 유전체 구조물의 상기 제 2 두께보다 얇은
    IC 패키지 어셈블리.
  9. 제 8 항에 있어서,
    상기 비아 구조체는 상기 제 1 유전체 구조물의 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 제 1 비아 구조체이고,
    상기 IC 패키지 어셈블리는 상기 제 2 유전체 구조물의 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 제 2 비아 구조체를 더 포함하는
    IC 패키지 어셈블리.
  10. 제 9 항에 있어서,
    상기 제 1 비아 구조체는 상기 제 2 비아 구조체와 전기적으로 결합되는
    IC 패키지 어셈블리.
  11. 집적 회로(IC) 패키지 어셈블리를 제조하는 방법으로서,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층을 포함하는 유전체 구조물을 제공하는 단계 - 상기 유전체 구조물은 제 2 유전체 층을 포함하고, 상기 제 2 유전체 층은 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가짐 - 와,
    상기 제 1 유전체 층의 상기 제 2 면과 금속 커버된 코어의 금속 층을 결합하는 단계를 포함하되,
    상기 금속 커버된 코어의 코어 층은 유전체 재료를 포함하며,
    상기 제 1 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고,
    상기 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가지며,
    상기 제 2 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고,
    상기 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가지며,
    상기 제 1 유전체 층의 상기 제 1 면은 상기 제 2 유전체 층의 상기 제 2 면과 결합되고,
    상기 제 1 두께는 상기 제 2 두께보다 얇으며,
    상기 제 1 유전 손실 탄젠트는 상기 제 2 유전 손실 탄젠트보다 크며,
    상기 제 1 유전체 층은 상기 제 2 유전체 층보다 더 극성인 재료로 형성되는,
    IC 패키지 어셈블리 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 유전체 층은 1 미크론 이상 내지 5 미크론 이하인 두께를 갖는
    IC 패키지 어셈블리 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 1 유전체 층은 제 1 분자 세트로 형성되고,
    상기 제 2 유전체 층은 제 2 분자 세트로 형성되며,
    상기 제 1 분자 세트의 분자는 상기 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트를 가진
    IC 패키지 어셈블리 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 1 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.005보다 큰 유전 손실 탄젠트를 갖는
    IC 패키지 어셈블리 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 2 유전체 층은 1 기가헤르쯔 이상 내지 50 기가헤르쯔 이하의 범위에서 동작하기 위해 0.003보다 작은 유전 손실 탄젠트를 갖는
    IC 패키지 어셈블리 제조 방법.
  16. 제 11 항에 있어서,
    상기 유전체 구조물을 관통하는 비아용 개구부를 형성하는 단계를 더 포함하는
    IC 패키지 어셈블리 제조 방법.
  17. 제 16 항에 있어서,
    상기 개구부를 형성하는 단계는 레이저 드릴링 공정(laser drilling process)을 수행하는 단계를 포함하는
    IC 패키지 어셈블리 제조 방법.
  18. 제 16 항에 있어서,
    상기 개구부를 디스미어링(desmearing)하는 단계를 더 포함하는
    IC 패키지 어셈블리 제조 방법.
  19. 제 16 항에 있어서,
    상기 개구부를 채우기 위해 금속을 증착하는 단계를 더 포함하는
    IC 패키지 어셈블리 제조 방법.
  20. 제 19 항에 있어서,
    상기 유전체 구조물은 제 1 유전체 구조물이고,
    상기 금속 층은 제 1 금속 층이며,
    상기 방법은
    상기 제 1 유전체 구조물의 상기 제 2 유전체 층과 제 2 금속 층을 결합하는 단계와,
    상기 제 2 금속 층과 제 2 유전체 구조물의 제 1 유전체 층을 결합하는 단계를 더 포함하고,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층은 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 갖고,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하며,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층은 제 1 유전 손실 탄젠트를 갖고,
    상기 제 2 유전체 구조물은 제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층을 포함하며,
    상기 제 2 유전체 구조물의 상기 제 2 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고,
    상기 제 2 유전체 구조물의 상기 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가지며,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층의 상기 제 1 면은 상기 제 2 유전체 구조물의 상기 제 2 유전체 층의 상기 제 2 면과 결합되고,
    상기 제 2 유전체 구조물의 상기 제 1 유전체 층의 상기 제 2 면은 상기 제 2 금속 층의 제 2 면과 결합되며,
    상기 제 2 유전체 구조물의 상기 제 1 유전 손실 탄젠트는 상기 제 2 유전체 구조물의 상기 제 2 유전 손실 탄젠트보다 크고,
    상기 제 2 유전체 구조물의 상기 제 1 두께는 상기 제 2 유전체 구조물의 상기 제 2 두께보다 얇은
    IC 패키지 어셈블리 제조 방법.
  21. 컴퓨팅 디바이스로서,
    회로 보드와,
    다이와,
    상기 회로 보드와 결합된 제 1 면 및 상기 다이와 결합된, 상기 제 1 면에 대향하는 제 2 면을 포함하는 집적 회로(IC) 패키지 어셈블리를 포함하되,
    상기 IC 패키지 어셈블리는 금속 층과 결합된 유전체 구조물을 포함하고,
    상기 유전체 구조물은,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 1 유전체 층 - 상기 제 1 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 1 두께를 정의하고, 상기 제 1 유전체 층은 제 1 유전 손실 탄젠트를 가짐 - 과,
    제 1 면 및 상기 제 1 면에 대향하는 제 2 면을 가진 제 2 유전체 층 - 상기 제 2 유전체 층의 상기 제 1 및 제 2 면 사이의 거리는 제 2 두께를 정의하고, 상기 제 2 유전체 층은 제 2 유전 손실 탄젠트를 가짐 - 을 포함하고,
    상기 제 1 유전체 층의 상기 제 1 면은 상기 제 2 유전체 층의 상기 제 2 면과 결합되고,
    상기 금속 층은 상기 제 1 유전체 층의 상기 제 2 면과 결합되고,
    상기 제 1 유전 손실 탄젠트는 상기 제 2 유전 손실 탄젠트보다 크며,
    상기 제 1 두께는 상기 제 2 두께보다 얇고,
    상기 제 1 유전체 층은 상기 제 2 유전체 층보다 더 극성인 재료로 형성되는,
    컴퓨팅 디바이스.
  22. 제 21 항에 있어서,
    상기 제 1 유전체 층은 1 미크론 이상 내지 5 미크론 이하의 두께를 갖는
    컴퓨팅 디바이스.
  23. 제 21 항에 있어서,
    상기 제 1 유전체 층은 제 1 분자 세트로 형성되고 상기 제 2 유전체 층은 제 2 분자 세트로 형성되며,
    상기 제 1 분자 세트의 분자는 상기 제 2 분자 세트의 분자보다 큰 전기 분자 쌍극자 모멘트를 가진
    컴퓨팅 디바이스.
  24. 제 21 항에 있어서,
    상기 IC 패키지 어셈블리는 상기 유전체 구조물의 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 통해 연장되는 비아 구조체를 더 포함하는
    컴퓨팅 디바이스.
  25. 제 21 항에있어서,
    상기 컴퓨팅 디바이스는, 상기 회로 보드와 결합되며 디스플레이, 터치 스크린 디스플레이, 터치 스크린 제어기, 배터리, GPS 디바이스, 나침반, 스피커, 또는 카메라를 포함하는 모바일 컴퓨팅 디바이스인
    컴퓨팅 디바이스.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10476164B2 (en) 2015-10-28 2019-11-12 Rogers Corporation Broadband multiple layer dielectric resonator antenna and method of making the same
US11367959B2 (en) 2015-10-28 2022-06-21 Rogers Corporation Broadband multiple layer dielectric resonator antenna and method of making the same
US11283189B2 (en) 2017-05-02 2022-03-22 Rogers Corporation Connected dielectric resonator antenna array and method of making the same
US11876295B2 (en) 2017-05-02 2024-01-16 Rogers Corporation Electromagnetic reflector for use in a dielectric resonator antenna system
GB2575946B (en) 2017-06-07 2022-12-14 Rogers Corp Dielectric resonator antenna system
US11239563B2 (en) * 2018-05-01 2022-02-01 Rogers Corporation Electromagnetic dielectric structure adhered to a substrate and methods of making the same
US11309192B2 (en) * 2018-06-05 2022-04-19 Intel Corporation Integrated circuit package supports
US11031697B2 (en) 2018-11-29 2021-06-08 Rogers Corporation Electromagnetic device
KR20210095632A (ko) 2018-12-04 2021-08-02 로저스코포레이션 유전체 전자기 구조 및 이의 제조방법
JP2021150626A (ja) * 2020-03-24 2021-09-27 キオクシア株式会社 メモリデバイス及びメモリデバイスの製造方法
US11482790B2 (en) 2020-04-08 2022-10-25 Rogers Corporation Dielectric lens and electromagnetic device with same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020172021A1 (en) * 2001-02-28 2002-11-21 Takuji Seri Multi-layer wiring substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753968A (en) * 1996-08-05 1998-05-19 Itt Industries, Inc. Low loss ridged microstrip line for monolithic microwave integrated circuit (MMIC) applications
JP2003046259A (ja) * 2001-07-27 2003-02-14 Kyocera Corp 多層配線基板
US7755445B2 (en) * 2004-08-03 2010-07-13 Banpil Photonics, Inc. Multi-layered high-speed printed circuit boards comprised of stacked dielectric systems
TWI295102B (en) * 2006-01-13 2008-03-21 Ind Tech Res Inst Multi-functional substrate structure
CN101378618B (zh) * 2007-08-31 2010-09-29 鸿富锦精密工业（深圳）有限公司 印刷电路板
US8015701B2 (en) * 2008-02-22 2011-09-13 International Business Machines Corporation Method of manufacturing a flexible printed circuit assembly
CN102057483B (zh) * 2008-06-06 2013-09-11 国立大学法人东北大学 多层配线基板
JP5211185B2 (ja) * 2011-02-10 2013-06-12 株式会社フジクラ プリント配線板
CN103181247A (zh) * 2011-05-23 2013-06-26 住友电工超效能高分子股份有限公司 高频电路基板
WO2013095536A1 (en) * 2011-12-22 2013-06-27 Intel Corporation On-package input/output architecture
WO2014024250A1 (ja) * 2012-08-06 2014-02-13 古河電気工業株式会社 配線基板およびその製造方法ならびに半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020172021A1 (en) * 2001-02-28 2002-11-21 Takuji Seri Multi-layer wiring substrate

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Publication number Publication date
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