WO2014024250A1 - 配線基板およびその製造方法ならびに半導体装置 - Google Patents

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insulating layer
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雅人 渡邉
和人 日笠
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古河電気工業株式会社
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Definitions

  • the present invention relates to a wiring board, a manufacturing method thereof, and a semiconductor device, and more particularly to a technique specialized in the structure of the wiring board.
  • a wiring board called an “interposer” is used for rewiring from the center pad of the semiconductor chip to the outside (for expanding the pitch of the electrodes of the semiconductor chip).
  • interposers are also used to improve the electrical characteristics and durability of the semiconductor package itself, examples of which are disclosed in Patent Documents 2 and 3 and the like.
  • an interposer (11) is inserted between semiconductor chips (1) to solve the problem of power supply noise (see paragraphs 0027 to 0033, FIG. 3, etc.).
  • an interposer (6) is interposed between semiconductor chips (5, 8) to evaluate durability performance (see paragraphs 0058, 0065, Table 3, Table 4, FIG. 2 and the like). ).
  • the terminals that electrically connect the semiconductor chip and the wiring board are constant.
  • a long columnar electrode hereinafter referred to as a post
  • the post is preferably provided on the wiring board side.
  • the post When the post is provided on the wiring board side, for example, when the post is formed by electroplating, the current density varies depending on the metal density in the material, and therefore the height of the post varies. There is a problem that bonding failure occurs between the electrodes on the chip side.
  • an object of the present invention is to provide a wiring board capable of suppressing the occurrence of bonding failure between a post provided on the wiring board and an electrode of a semiconductor chip, a method for manufacturing the same, and a semiconductor using such a wiring board. To provide an apparatus.
  • a wiring board according to the present invention is provided on one surface of a first insulating layer, a wiring pattern formed in the first insulating layer, and the first insulating layer, and penetrates the wiring board.
  • a second insulating layer having a hole and a metal mainly composed of copper, which is filled in at least a part of the through hole and is erected at a predetermined position on the wiring pattern and connected to the semiconductor chip.
  • the top of the post is at a uniform height.
  • the top of the post is at the same height as the surface of the second insulating layer opposite to the first insulating layer.
  • the top of the post may be located at a position lower than the surface of the second insulating layer opposite to the first insulating layer.
  • the diameter of the through hole in the surface of the second insulating layer opposite to the first insulating layer is smaller than the diameter of the top of the terminal of the semiconductor chip.
  • the post has a tapered shape.
  • solder bump is provided on the post.
  • the top of the solder bump is rounded.
  • the diameter of the base portion of the post is larger than the diameter of the portion immediately before the base portion.
  • the method for manufacturing a wiring board of the present invention includes a step of forming a first through hole at a predetermined position of the second insulating layer, a step of attaching a carrier to one surface of the second insulating layer, Forming a first metal underlayer on the second insulating layer; covering the first metal underlayer with a first resin layer having a predetermined pattern; and other than the second insulating layer
  • a first metal layer mainly composed of copper is formed on the first metal base layer exposed from the first resin layer on the surface of the substrate, and copper is mainly composed of the first through hole.
  • the method for manufacturing a wiring board of the present invention includes a step of forming a first through hole at a predetermined position of the second insulating layer, a step of attaching a carrier to one surface of the second insulating layer, Forming a first metal underlayer on the second insulating layer; covering the first metal underlayer with a first resin layer having a predetermined pattern; and other than the second insulating layer
  • a first metal layer mainly composed of copper is formed on the first metal base layer exposed from the first resin layer on the surface of the substrate, and copper is mainly composed of the first through hole.
  • Removing a predetermined position from one surface side of the second insulating layer by soft etching to form a post, forming a solder bump on the top of the post, and forming the solder bump with a fourth resin layer A step of covering, a step of removing the third resin layer, and the second resin layer. Removing the second metal base layer in the covered portion to form a remaining portion of the wiring pattern; removing the fourth resin layer; and a predetermined position of the remaining portion of the wiring pattern. And a step of covering with a third insulating layer.
  • the wiring board manufacturing method of the present invention includes a step of forming a through hole at a predetermined position of the second insulating layer, a step of attaching a carrier to one surface of the second insulating layer, and the second insulating layer. Forming a part of a wiring pattern on the other surface of the layer, forming a metal layer in the through-hole, forming a first insulating layer covering a part of the wiring pattern, and the first A step of forming the second through hole until a part of the wiring pattern is exposed at a predetermined position of the insulating layer, and a step of forming the remaining part of the wiring pattern.
  • the semiconductor device of the present invention is characterized in that a plurality of semiconductor chips having through electrodes are stacked on the above-described wiring board.
  • the semiconductor device of the present invention is characterized in that a plurality of semiconductor chips are mounted on the above-mentioned wiring board one by one.
  • the present invention it is possible to suppress the occurrence of bonding failure between the post provided on the wiring board and the electrode of the semiconductor chip.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a semiconductor device according to a first embodiment. It is sectional drawing which shows schematic structure of the interposer concerning 1st Embodiment.
  • FIG. 3 is a partially enlarged view of the interposer of FIG. 2. It is drawing which shows schematically the manufacturing method of the interposer of FIG.
  • FIG. 5 is a diagram schematically illustrating a method of manufacturing the interposer of FIG. 2, schematically illustrating a subsequent process of FIG. 4.
  • FIG. 6 is a diagram schematically illustrating a method of manufacturing the interposer of FIG. 2, schematically illustrating a subsequent process of FIG. 5. It is sectional drawing which shows schematic structure of the interposer concerning 2nd Embodiment.
  • FIG. 9 is a drawing schematically showing a method for manufacturing the interposer of FIG. 7, schematically showing a subsequent process of FIG. 8. It is sectional drawing which shows schematic structure of the interposer concerning 3rd Embodiment. It is sectional drawing which shows schematic structure of the semiconductor device concerning 4th Embodiment. It is sectional drawing which shows schematic structure of the interposer concerning 4th Embodiment.
  • the semiconductor device (100) is a semiconductor package having a so-called TSV (Through Silicon Via) structure, and mainly includes a semiconductor chip stacked body 10, a controller 20, and an interposer 30 as shown in FIG.
  • TSV Three Silicon Via
  • the semiconductor chip laminate 10 is configured by laminating a plurality of Si semiconductor chips 12.
  • Each semiconductor chip 12 functions as a DRAM (Dynamic Random Access Memory).
  • Each semiconductor chip 12 is formed with a through hole 14 (Via), and a through electrode 16 is formed through the through hole 14.
  • Each semiconductor chip 12 is electrically connected to another semiconductor chip 12 and the controller 20 through the through electrode 16.
  • the controller 20 has a semiconductor chip 22 made of Si.
  • a through hole 24 (Via) is also formed in the semiconductor chip 22, and a through electrode 26 is formed through the through hole 24.
  • the semiconductor chip 22 is sealed with an underfill 28.
  • the controller 20 is electrically connected to the semiconductor chip stack 10 and the interposer 30 through the through electrode 26.
  • the interposer 30 is a wiring board for expanding the pitch of the electrodes of the semiconductor chip 22.
  • the interposer 30 is a so-called solder bump interposer in which bumps are formed on a flexible flexible substrate.
  • the interposer 30 has a second insulating layer 32 serving as a base.
  • the second insulating layer 32 is made of, for example, a polyimide resin, a phenol resin, an epoxy resin, a polyester resin, a fluorine resin, or the like, and preferably made of a polyimide resin.
  • a first insulating layer 34 is formed below the second insulating layer 32.
  • the first insulating layer 34 may be formed of a single layer, but may be composed of an adhesive layer 36 and a reinforcing film 38.
  • the adhesive layer 36 is made of, for example, an epoxy adhesive or a polyimide adhesive, and is preferably made of an epoxy adhesive.
  • the reinforcing film 38 is made of, for example, a polyimide resin film.
  • a third insulating layer 40 is formed below the first insulating layer 34.
  • the third insulating layer 40 is a layer formed from a solder resist.
  • a wiring pattern 50 having a three-dimensional structure is formed on the second insulating layer 32 from the adhesive layer 36 of the first insulating layer 34 to the third insulating layer 40.
  • the wiring pattern 50 is made of a metal whose main component is copper.
  • the “metal having copper as a main component” may be copper alone or an alloy in which nickel, cobalt, iron or the like is added to copper.
  • the amount of nickel or the like added to copper is preferably 20% or less.
  • the wiring pattern 50 is mainly composed of a lower wiring portion 52, a connecting wiring portion 54, and an upper wiring portion 56. In order to make the following description easy to understand, the wiring pattern 50 is divided into these parts, but these parts are actually formed integrally.
  • the lower wiring portion 52 is covered with the third insulating layer 40.
  • the third insulating layer 40 is patterned in a predetermined pattern, and a part of the lower wiring portion 52 is exposed from the opening 42 of the third insulating layer 40.
  • the exposed portion of the lower wiring portion 52 functions as an external connection electrode, solder balls or the like are formed on the exposed portion, and the semiconductor device 100 is mounted on a circuit board such as a motherboard.
  • the connecting wiring part 54 is formed so as to penetrate the reinforcing film 38.
  • the connecting wiring part 54 is connected to the lower wiring part 52 and the upper wiring part 56 and connects these wiring parts.
  • the upper wiring part 56 is formed in the adhesive layer 36.
  • a post 60 is formed on the upper wiring portion 56.
  • the post 60 is erected on the wiring pattern 50 while penetrating through the second insulating layer 32.
  • the front end portion (top portion 64) of the post 60 has a uniform height, and is formed flush with the surface of the second insulating layer 32 opposite to the first insulating layer 34.
  • the second insulating layer 32 covers the side surface of the post 60 and functions as a protective layer that protects the post 60.
  • a solder bump 62 is formed on the post 60.
  • the solder bump 62 is a protruding electrode for electrically flip-chip connection with an electronic device such as a semiconductor chip, and is made of, for example, a tin-silver alloy.
  • the post 60 has a tapered shape that tapers from the top 64 toward the base 66.
  • having a tapered shape means a case where tan ⁇ is 30 or less, where ⁇ is an angle formed between a side surface of the post 60 and a line horizontal to the post 60.
  • the diameter of the base portion 66 is larger than the diameter of the portion immediately before the base portion 66. That is, in the present embodiment, the post 60 has a tapered shape tapered from the top portion 64 toward the vicinity of the base portion 66, and has a tapered shape from the vicinity of the base portion 66 toward the base portion 66.
  • the difference X between the position of the base portion of the post 60 and the position of the base portion when not forming the base of the post 60 to be thick is It is preferable that it is 3 micrometers or more.
  • the top 64 is a part connected to the semiconductor chip 22 of the controller 20 via the solder bumps 62.
  • the base 66 is a part connected to the upper wiring part 56 of the wiring pattern 50.
  • the diameter of the top 64 is +10 to 20 ⁇ m with respect to the diameter of the electrode 29 (see FIG. 1 and later) of the semiconductor chip 22, and the diameter of the base 66 is ⁇ 10 ⁇ m with respect to the diameter of the electrode 29 of the semiconductor chip 22. is there.
  • the top portion 64 of the post 60 has a larger area when viewed in plan than the vicinity of the base portion 66, and can prevent poor contact between the electrodes when connected to the semiconductor chip 22. .
  • the area near the base portion 66 of the post 60 has a smaller area when viewed in plan than the top portion 64, and poor contact with the upper wiring portion 56 during the formation of the post 60, or the post 60 has a desired upper wiring portion 56. It is possible to prevent erroneous connection to the adjacent upper wiring portion 56.
  • the diameter of the base portion 66 is larger than the diameter of the portion immediately before the base portion 66, the pressure resistance against pressure applied during mounting is improved.
  • the top of the solder bump 62 is rounded. In this case, it is preferable that the difference L between the highest portion and the lowest portion of the top of the solder bump 62 is 3 ⁇ m or more.
  • the top of the solder bump 62 is the underfill 28. Therefore, it is possible to more reliably connect the post 60 and the solder bump 62 to the through electrode 26 and the electrode 29.
  • the surface roughness Ra of the side surface of the post 60 is preferably 1 ⁇ m or more.
  • the shape of the post 60 is not limited to the above-mentioned shape, but is a tapered shape from the top portion 64 toward the base portion 66 side, the diameter of the base portion 66 larger than the diameter immediately before the base portion 66, and solder bumps Any or all of the roundness of the top of 62 and the unevenness of the side surface of the post 60 may not be formed.
  • the base metal layer is made of, for example, a nickel chromium alloy or copper.
  • the package size (interposer 30) is 11 mm ⁇ 15 mm.
  • the chip size (semiconductor chip 12) is 7 mm ⁇ 8 mm.
  • the diameter a of the through electrode 16 is 20 ⁇ m.
  • the pitch b between the through electrodes 16 is 35 ⁇ m.
  • the diameter c of the through electrode 26 is 20 ⁇ m.
  • the pitch d between the through electrodes 26 is 70 ⁇ m.
  • the diameter of the post 60, that is, the diameter e of the through hole 72 (see FIG. 3) is approximately 20 ⁇ m.
  • the pitch f between the solder bumps 62 is 70 ⁇ m.
  • a pitch g between the external connection electrodes (solder balls) is 800 ⁇ m.
  • the height h of the solder bump 62 is 5 ⁇ m.
  • the height of the post 60 (that is, the thickness of the second insulating layer 32) i is 38 ⁇ m.
  • the height k of the connection wiring portion 54 of the wiring pattern 50 is 35 ⁇ m.
  • the pitch b between the through electrodes 16 of the semiconductor chip 12 is expanded from 35 ⁇ m to 70 ⁇ m by the controller 20 (semiconductor chip 22), and the pitch d between the through electrodes 26 of the semiconductor chip 22 is increased.
  • 30 greatly expands from 70 ⁇ m to 800 ⁇ m.
  • the controller 20 (semiconductor chip 22) has an electrode 29 protruding from the bottom surface toward the interposer 30 side.
  • the total H (see FIG. 1) of the height of the electrode 29 of the semiconductor chip 22 and the height of the post 60 of the interposer 30 is preferably 35 ⁇ m or more, and more preferably 50 ⁇ m or more.
  • the electrode 29 of the semiconductor chip 22 and the post 60 of the interposer 30 may be configured at any height.
  • the post 60 is raised to ensure a height of the post 60 of 35 ⁇ m or more. .
  • the post 60 can be manufactured more easily by the roll-to-roll method if it is attempted to ensure the height.
  • the electrode 29 of the semiconductor chip 22 is composed only of the pad electrode, and no bump or the like is formed on the electrode 29.
  • the interposer 30 is transported so that the long second insulating layer 32 wound around a predetermined roll is wound around another roll, and the wiring pattern 30 and the like are formed in the transport process by a roll-to-roll method. Manufactured.
  • a resin film to be the second insulating layer 32 is required (S1), and a through-hole 72 is formed at a predetermined position of the second insulating layer 32 using a laser (Claims). 11 (corresponding to the first through hole in FIG. 11), and the smear (shavings) is removed (S2).
  • a carrier 73 is stuck on one surface of the second insulating layer 32 (S3), and then a metal is sputtered onto the second insulating layer 32 to form the through hole 72 and the other surface of the second insulating layer 32.
  • a metal underlayer 74 (corresponding to the first metal underlayer in claim 11) is formed (S4).
  • the carrier 73 a film made of an organic material having an adhesive layer can be used. In this case, the pressure-sensitive adhesive layer side is attached to the second insulating layer 32. Further, from the viewpoint of the flatness of the post 60, it is preferable to use an adhesive having a high elastic modulus.
  • a resin dry film 76 is laminated on the metal base layer 74 formed on the other surface of the second insulating layer 32, and the dry film 76 is exposed and exposed using a mask having a pattern corresponding to the upper wiring portion 56. Development is performed, and the metal base layer 74 is covered with a resin layer having a predetermined pattern (dry film 76, corresponding to the first resin layer in claim 11) (S5).
  • the metal base layer 74 exposed from the dry film 76 on the other surface of the second insulating layer 32 is plated with a metal mainly composed of copper, and a metal layer 78 is formed on the metal base layer 74.
  • the through hole 72 is also filled with the metal layer 79 (S6).
  • the carrier 73 is attached to one surface side of the second insulating layer 32, the metal layer 79 is uniformly filled in the through hole 72, and one of the second insulating layers 32 in the metal layer 79 is filled.
  • the end face on the surface side of the first insulating layer 32 and one surface of the second insulating layer 32 are flush with each other.
  • the top 64 of the post 60 is in the same height as the one surface of the second insulating layer 32.
  • the height of the post 60 has a tolerance of ⁇ 5 ⁇ m at the maximum with respect to the design, whereas the post 60 is formed by using the carrier 73.
  • the tolerance is ⁇ 2 ⁇ m at maximum with respect to the design.
  • the dry film 76 is peeled off, and the metal base layer 74 covered with the dry film 76 is removed by etching, and then the carrier 73 is peeled off (S7).
  • the upper wiring portion 56 of the wiring pattern 50 constituted by the metal underlayer 74 and the metal layer 78 and the post 60 constituted by the metal underlayer 74 and the metal layer 79 are formed.
  • the laser output is adjusted and gradually decreased from one surface to the other surface of the second insulating layer 32 to form a tapered tapered through hole.
  • the laser output is gradually reduced from the other surface to the one surface of the second insulating layer 32, and a tapered shape is formed in the vicinity of the other surface.
  • a post 60 having a tapered shape that tapers from the top 64 toward the vicinity of the base 66 and tapers from the vicinity of the base 66 toward the base 66 (see FIG. 3).
  • a chemical for surface roughening in the formed through hole 72 an uneven shape is formed on the peripheral surface of the through hole 72. Thereby, irregularities can be formed on the side surface of the post 60.
  • an adhesive is applied to the other surface side of the second insulating layer 32 to form an adhesive layer 36, a reinforcing film 38 is laminated on the adhesive layer 36, and the upper wiring portion 56 is connected to the first wiring portion 56.
  • the adhesive layer 36 is cured by heating to form the first insulating layer 34 (S8).
  • a through hole 84 (corresponding to the second through hole in claim 11) is formed using a laser until the upper wiring portion 56 is exposed at a predetermined position of the first insulating layer 34, and its smear (scratch) is formed. Is removed (S9).
  • the 1st insulating layer 34 after casting a polyimide resin, it is preferable to form by heating and hardening.
  • a metal base layer 86 (corresponding to the second metal base layer in claim 11) is formed by sputtering metal on the first insulating layer 34, the through hole 84 and the upper wiring portion 56 (S10).
  • a dry film 88 made of resin is laminated on the second insulating layer 32, and a dry film 90 made of resin is also laminated on the metal base layer 86, and a pattern corresponding to the lower wiring portion 52 and the connecting wiring portion 54 is formed.
  • the dry film 90 is exposed and developed using a mask, and the metal underlayer 86 is covered with a resin layer having a predetermined pattern (dry film 90, corresponding to the second resin layer in claim 11) (S11).
  • a metal layer 92 (corresponding to the third metal layer in claim 11) is formed by plating a metal base layer 86 exposed from the dry film 90 with a metal mainly composed of copper. (S12). Thereafter, the dry film 88 and the dry film 90 are peeled off (S13). Thereafter, a dry film 93 is laminated on the upper wiring portion 56, the metal layer 92, and the metal base layer 86, and solder is plated on the posts 60 to form solder bumps 62 (S14).
  • the top of the solder bump 62 can be rounded by increasing the deposition rate during plating. In order to decrease the deposition rate during plating, it is possible to increase the current density, or to change the type of plating solution or the additive to the plating solution. By adjusting the deposition rate to give an arbitrary residual stress, the top of the solder bump 62 can be arbitrarily rounded.
  • a dry film 94 is laminated on the second insulating layer 32 and the solder bump 60, and the dry film 93 is peeled off. Then, the metal base layer 86 covered with the dry film 90 is removed by etching (S15). As a result, the lower wiring portion 52 and the connection wiring portion 54 of the wiring pattern 50 composed of the metal base layer 86 and the metal layer 92 are formed.
  • the third insulating layer 40 is formed by laminating a resin solder resist on the first insulating layer 34, the lower wiring portion 52, and the connecting wiring portion 54, and a mask having a predetermined pattern.
  • the third insulating layer 40 is exposed and developed by using (S16). As a result, an opening 42 is formed in the insulating layer 40, and a part of the lower wiring portion 52 is exposed from the opening 42 (an external connection electrode is formed).
  • the interposer 30 can be manufactured through the processes of S1 to S16.
  • the semiconductor device 100 described above since the height of the post is uniformly formed, it is possible to suppress the occurrence of a bonding failure between the post provided on the wiring board and the electrode of the semiconductor chip.
  • the second embodiment is different from the first embodiment in the configuration of the interposer, and the other configurations are the same as those in the first embodiment.
  • the top portion 64 of the post 60 was at the same height as the surface of the second insulating layer 32 opposite to the first insulating layer 34, but in the interposer 30 ′ according to the present embodiment, As shown in FIG. 7, the top 64 of the post 60 ′ is located at a position lower than the surface of the second insulating layer 32 opposite to the first insulating layer 34.
  • a solder bump 62 ′ formed on the post 60 ′ is at the same height as the surface of the second insulating layer 32 opposite to the first insulating layer 34.
  • the lowest part of the solder bump 62 ′ is the surface of the second insulating layer 32 opposite to the first insulating layer 34.
  • the top of the solder bump 62 ′ has a flat shape, the upper surface of the solder bump 62 ′ and the surface of the second insulating layer 32 opposite to the first insulating layer 34 are flush with each other.
  • Other configurations are the same as those of the interposer 30 in the first embodiment.
  • the height i of the post 60 ′ is required to be the same as that of the post 60 of the first embodiment, the second insulating layer 32 of the second embodiment is the same as that of the first embodiment.
  • a solder bump 62 'thicker than the second insulating layer 32 by the height h is used.
  • the post 60 ' may be shortened by the height h of the solder bump 62'.
  • the process up to the step of forming the metal layer 78 on the metal underlayer 74 and filling the metal layer 79 in the through hole 72 can be manufactured in the same manner as in the first embodiment. .
  • the carrier 73 is attached to one surface side of the second insulating layer 32, so the metal layer is formed in the through hole 72.
  • 79 is uniformly filled, and the end surface of the second insulating layer 32 in the metal layer 79 and the one surface of the second insulating layer 32 are flush with each other.
  • the dry film 76 is peeled off, and after removing the metal base layer 74 of the portion covered with the dry film 76 by etching, the carrier 73 is peeled off (S7 ′). As a result, the upper wiring portion 56 of the wiring pattern 50 composed of the metal base layer 74 and the metal layer 78 is formed.
  • an adhesive is applied to the other surface side of the second insulating layer 32 to form an adhesive layer 36, a reinforcing film 38 is laminated on the adhesive layer 36, and the upper wiring portion 56 is connected to the first wiring portion 56.
  • the adhesive layer 36 is cured by heating to form the first insulating layer 34 (S8 ').
  • a through hole 84 (corresponding to the second through hole in claim 12) is formed using a laser until the upper wiring portion 56 is exposed at a predetermined position of the first insulating layer 34, and its smear (scraped) is formed. Is removed (S9 ′).
  • a metal base layer 86 (corresponding to the second metal base layer in claim 12) is formed by sputtering metal on the first insulating layer 34, the through hole 84 and the upper wiring portion 56 (S10 ').
  • a dry film 88 made of resin is laminated on the second insulating layer 32, and a dry film 90 made of resin is also laminated on the metal base layer 86, and a pattern corresponding to the lower wiring portion 52 and the connecting wiring portion 54 is formed.
  • the dry film 90 is exposed and developed using a mask, and the metal base layer 86 is covered with a resin layer having a predetermined pattern (dry film 90, corresponding to the second resin layer in claim 12) (S11 ').
  • a metal layer 92 (corresponding to the third metal layer in claim 12) is formed by plating a metal base layer 86 exposed from the dry film 90 with a metal mainly composed of copper. (S12 '). Thereafter, the dry film 88 and the dry film 90 are peeled off, a dry film 93 ′ (corresponding to the third resin layer in claim 12) is laminated on the metal layer 92 and the metal underlayer 86, and then the metal layer 79 is formed. Soft etching is performed (S13 '). As a result, a post 60 ′ is formed. Thereafter, solder is plated on the post 60 'to form a solder bump 62' (S14 ').
  • etching rate 3 ⁇ m / min or less. The smaller the etching rate, the less the height variation of the post 60 ′.
  • a dry film 94 (corresponding to the fourth resin layer in claim 12) is laminated on the second insulating layer 32 and the solder bump 60 ′, and the dry film 93 ′ is peeled off. Then, the metal base layer 86 covered with the dry film 90 is removed by etching (S15 ′). As a result, the lower wiring portion 52 and the connection wiring portion 54 of the wiring pattern 50 composed of the metal base layer 86 and the metal layer 92 are formed.
  • a third insulating layer 40 is formed by laminating a resin solder resist on the first insulating layer 34, the lower wiring portion 52 and the connecting wiring portion 54, and a mask having a predetermined pattern.
  • the third insulating layer 40 is exposed and developed using (S16 ′). As a result, an opening 42 is formed in the insulating layer 40, and a part of the lower wiring portion 52 is exposed from the opening 42 (an external connection electrode is formed).
  • the second embodiment it is flattened by the carrier 73 at the time of forming the post, the height does not vary due to soft etching, and the height of the post 60 ′ is uniformly formed. It is possible to suppress the occurrence of poor bonding between the post 60 ′ provided on the semiconductor chip and the electrode of the semiconductor chip.
  • the top portion 64 of the post 60 ′ is at a position lower than the surface of the second insulating layer 32 opposite to the first insulating layer 34, and most of the solder necessary for connection is the first layer of the insulating layer 32. Since it is located at a position lower than the surface opposite to the insulating layer, even if a solder flow occurs, short-circuiting between adjacent terminals is difficult to occur.
  • the third embodiment is different from the second embodiment in the following points, and other configurations have the same configurations as those of the second embodiment.
  • the top of the solder bump 62 ′′ is located higher than the surface of the second insulating layer 32 opposite to the first insulating layer 34, and the second insulating layer 32.
  • the diameter of the portion protruding from the surface opposite to the first insulating layer 34 is larger than the diameter of the post 60 '.
  • the diameter of the second insulating layer 32 of the through hole 72 on the surface opposite to the first insulating layer 34 is equal to that of the through electrode 26 of the semiconductor chip 22. It is smaller than the diameter of the top.
  • a semiconductor is formed on the step portion between the surface of the second insulating layer 32 opposite to the first insulating layer 34 and the top of the post 60 ′ formed by melting the solder of the solder bumps 62 ′′ during mounting. The through electrode 26 of the chip 22 does not fall.
  • the semiconductor device 30 ′′ can be manufactured in the same manner as in the second embodiment, but it is preferable to increase the plating time when forming the solder bumps 62 ′′.
  • the fourth embodiment is different from the first embodiment in the following points, and other configurations have the same configurations as those of the first embodiment.
  • the semiconductor device 200 is a semiconductor package having a so-called DDP (Double Die Package) structure, in which two semiconductor chips 310 of the same type are stacked and packaged.
  • DDP Double Die Package
  • the semiconductor device 200 has a printed circuit board 320 that is larger in size than the semiconductor chip 310. Bonding pads 322 are formed on the surface of the printed circuit board 320. Electrode pads 324 are formed on the back surface of the printed circuit board 320, and solder balls 326 are formed on the electrode pads 324.
  • a semiconductor chip 310 is mounted on the printed circuit board 320 via an adhesive layer 330.
  • An electrode 312 is formed on the semiconductor chip 310.
  • the electrode 312 is made of, for example, copper, gold, solder, or the like.
  • the semiconductor chip 310 is flip-chip connected to the interposer 300 with the electrode 312 facing upward.
  • the semiconductor chip 310 and the interposer 300 are further laminated via an adhesive layer 340.
  • External connection electrodes 402 are formed outside each interposer 300. Each external connection electrode 402 is electrically connected to the bonding pad 322 of the printed circuit board 320 by a bonding wire 350.
  • the semiconductor chips 310 stacked as described above are sealed together with the bonding wires 350 by the sealing resin 360.
  • the interposer 300 is also based on the second insulating layer 32.
  • a first insulating layer 34 is formed on the second insulating layer 32.
  • the post 600 is erected on the upper wiring portion 560 of the wiring pattern 500 in a state of penetrating the second insulating layer 32.
  • a solder bump 620 is provided on the post 600.
  • the post 600, the solder bump 620, and the wiring pattern 500 are made of the same material as the post 60, the solder bump 62, and the wiring pattern 50 in the first embodiment. Further, the post 600 and the solder bump 620 have the same shape as the post 60 and the solder bump 62 in the first embodiment.
  • the second insulating layer 32 covers the side surface of the post 600, and the second insulating layer 32 functions as a protective layer that protects the post 600.
  • the lower wiring part 520 of the wiring pattern 500 is covered with a metal layer 412 and constitutes an external connection electrode 402.
  • the metal layer 412 has a configuration in which, for example, nickel or gold is laminated.
  • the interposer 300 can also be manufactured in the same manner as the interposer 30 according to the first embodiment. That is, after a first through hole is formed at a predetermined position of the second insulating layer 32, a carrier is stuck on one surface of the second insulating layer 32. Thereafter, a first metal underlayer is formed on the second insulating layer 32, and then the first metal underlayer is covered with a first resin layer having a predetermined pattern.
  • the first metal layer mainly composed of copper is formed on the first metal base layer exposed from the first resin layer on the other surface of the second insulating layer, and the first through hole is formed. Is filled with a second metal layer mainly composed of copper.
  • the first resin layer is removed, the portion of the first metal base layer covered with the first resin layer is removed, and the upper wiring portion 560 and the post 600 are formed.
  • the first insulating layer 34 that covers the upper wiring portion 560 is formed, and second through holes are formed until the upper wiring portion 560 is exposed at a predetermined position of the first insulating layer 34.
  • the second metal base layer is formed on the first insulating layer 34, the second metal base layer is covered with a second resin layer having a predetermined pattern.
  • a third metal layer mainly composed of copper is formed on the second metal base layer exposed from the second resin layer.
  • solder bumps 620 are formed on the tops of the posts 600, and then the upper surfaces of the solder bumps 620 and the second insulating layer 32 are covered with a third resin layer. Thereafter, after the second resin layer and the third resin layer are removed, the second metal base layer in the portion covered with the second resin layer is removed, and the connection wiring portion 540 and the lower wiring portion 520 are removed. Form. Thereafter, a metal layer 412 is formed by plating the lower wiring portion 520 with a metal.
  • the same structure as the post of the interposer according to the second and third embodiments can be applied to the interposer used for the semiconductor package having the DDP (Double Die Package) structure.
  • Sample A semiconductor device (TSV structure) having the same configuration as that of FIG. 1 was manufactured and used as a sample.
  • An interposer having the characteristics shown in Tables 1 to 3 was mounted on a laminate of a semiconductor chip laminate and a controller, and a semiconductor device according to a comparative example and Examples 1 to 15 having a package size of 10 mm square was manufactured.
  • the interposer according to the example was created by the manufacturing method of S1 to S16 described above.
  • the interposer according to the comparative example was created without using a carrier.
  • the maximum tolerances for the post height design were as shown in Tables 1-3.
  • the tip of the post is formed flush with the second insulating layer, and the solder bump protrudes from the upper surface of the second insulating layer and is the same as the post
  • the one formed with a diameter is indicated by “A”
  • the tip of the solder bump is formed flush with the second insulating layer (the shape shown in FIG. 7).
  • B the tip of the post is at a position lower than the upper surface of the second insulating layer, and the tip of the solder bump protrudes from the upper surface of the second insulating layer and is formed with a larger diameter than the post (see FIG.
  • the shape shown in FIG. 10 is indicated by “C”.
  • the maximum tolerance for the post height design is the dimensional difference from the post height design. In the comparative example, the tolerance is ⁇ 5 ⁇ m. In Examples 1 to 15, the thickness was ⁇ 2 ⁇ m.
  • the difference L between the highest part and the lowest part of the top of the solder bump 62 is 3 ⁇ m or more, and “L” is less than 3 ⁇ m. Some things were rounded and “no”.
  • the difference X between the position of the base portion of the post 60 and the position of the base portion when the post 60 is not formed so as to be thick is 3 ⁇ m or more. Those with a thickness of “Yes” were marked with “Yes”, and those with X less than 3 ⁇ m were marked with “No”.
  • the surface roughness of the post side surface was measured in accordance with JIS B 0601-2001. As a result, the arithmetic average roughness Ra of 1 ⁇ m or more was “existent”, and Ra was less than 1 ⁇ m. The object was made “uneven”.
  • a flip-chip bonder is used to sandwich a 30- ⁇ m thick NCF (Non-Conductive Film) between the semiconductor chip stack and controller stack and interposer, and is applied at 240 ° C and 0.5 MPa pressure for 10 seconds. It was done by pressing. After mounting, the NCF was cured by heat treatment at 180 ° C. for 1 hour. Thereafter, it was sealed with mold resin and cured by heat treatment at 180 ° C. for 4 hours.
  • NCF Non-Conductive Film
  • the post has a taper shape, and the cross-sectional area of the pillar tip increases. Therefore, the contact failure between the controller terminal and the interposer terminal is good. Can be prevented.
  • the post does not have a taper shape, and the tip of the post and the solder bump protrudes from the second insulating layer, so that the controller terminal and the interposer terminal The contact area of was reduced.
  • Examples 4, 5, 9, 10, 14, and 15 the thickness of the base of the post was formed, so the connectivity with the upper wiring portion was improved, and good results were obtained in the TCT test. Furthermore, in Examples 5, 10, and 15, since the unevenness was formed on the side surface of the post, the adhesion with the second insulating layer was improved, and excellent results were obtained in the TCT test.
  • SYMBOLS 10 Semiconductor chip laminated body 12 ... Semiconductor chip 14 ... Through-hole 16 ... Through-electrode 20 ... Controller 22 ... Semiconductor chip 24 ... Through-hole 26 ... Through-electrode 28 ... Underfill 30, 30 ', 30 "... Interposer 32 ... 2nd Insulating layer 34 ... First insulating layer 36 ... Adhesive layer 38 ... Reinforcing film 40 ... Third insulating layer 42 ... Opening 50 ... Wiring pattern 52 ... Lower wiring part 54 ... Connecting wiring part 56 ... Upper wiring part 60 ... post 62 ... solder bump 64 ... top 66 ... base 70 ... dry film 72 ... through hole 74 ...
  • metal underlayer 76 ... dry film 78, 79 ... metal layer 80, 82 ... dry film 84 ... through hole 86 ... metal underlayer 88, 90 ... Dry film 92 ... Metal layers 93, 93 ', 94 ... Dry film 100 ... Semiconductor device 200 ... Semiconductor device 300 ... Interposer 10 ; semiconductor chip 312 ... electrode 320 ... printed circuit board 322 ... bonding pad 324 ... electrode pad 326 ... solder balls 330, 340 ... adhesive layer 350 ... bonding wires 360 ... sealing resin 412 ... metal layer

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Abstract

　配線基板に設けられたポストと半導体チップの電極との間の接合不良の発生を抑制することができる配線基板およびその製造方法ならびにそのような配線基板を利用した半導体装置を提供する。　配線基板は、第１の絶縁層と、前記第１の絶縁層に形成された配線パターンと、前記第１の絶縁層の一方の面に設けられ、貫通孔を有する第２の絶縁層と、前記貫通孔の少なくとも一部に充填されて前記配線パターン上の所定位置に立設され、半導体チップと接続される銅を主成分とした金属から構成されるポストとを有し、前記ポストの頂部が、均一な高さにある。

Description

配線基板およびその製造方法ならびに半導体装置
　本発明は配線基板およびその製造方法ならびに半導体装置に関し、特に配線基板の構造に特化した技術に関する。
　近年の電子機器の高密度化に伴い、複数枚の半導体チップを積層して３次元実装構造を実現した高密度の半導体装置（半導体パッケージ）が開発されている。
　たとえば、このような半導体装置の一形態として、複数枚の半導体チップをそれぞれ１つの基板にワイヤーボンディングで接続して積層させ、パッケージ化することがおこなわれている（特許文献１参照）。
　しかし、センターに電極（パッド）を有する半導体チップを用いるような場合において、各半導体チップと基板とをワイヤーボンディングしようとすると、各半導体チップを接着するための接着剤層により、ワイヤ自体が押し潰されて電気特性が悪くなるという問題がある。
　そこで、このような場合に、半導体チップのセンターパッドから外側に再配線をおこなうため（半導体チップの電極のピッチ拡張のため）に「インターポーザ」といわれる配線基板が用いられている。
　最近では、インターポーザは半導体パッケージ自体の電気的特性や耐久性を向上させるためにも使用されており、その例が特許文献２，３などに開示されている。特許文献２の技術によれば、半導体チップ（１）間にインターポーザ（１１）を挿入し、電源ノイズの問題を解決しようとしている（段落００２７～００３３，図３など参照）。特許文献３の技術によれば、半導体チップ（５，８）間にインターポーザ（６）を介在させ、耐久性能を評価している（段落００５８，段落００６５，表３，表４，図２など参照）。
特開２００２－１５１６４４号公報 特開２００８－４８５３号公報 特開２００８－１７７５０４号公報
　ところで、信号の高速伝送に精度よく対応するためには、半導体チップと配線基板との間に一定のギャップを設ける必要があるため、半導体チップと配線基板とを電気的に接続する端子には一定長の柱状の電極（以下、ポストという）が用いられる。そして、配線基板はロールツーロール方式で製造できること、および半導体チップと配線基板の歩留まりを考慮すると、ポストは、配線基板側に設けることが好ましい。
　ポストを配線基板側に設ける場合、例えば、電気めっきによりポストを形成すると、材料中の金属密度によって電流密度がばらつくため、ポストの高さがばらついてしまい、ポストの高さが低い箇所において、半導体チップ側の電極との間で接合不良が生じるという問題がある。
　そこで、本発明の目的は、配線基板に設けられたポストと半導体チップの電極との間の接合不良の発生を抑制することができる配線基板およびその製造方法ならびにそのような配線基板を利用した半導体装置を提供することにある。
　上記課題を解決するため、本発明の配線基板は、第１の絶縁層と、前記第１の絶縁層に形成された配線パターンと、前記第１の絶縁層の一方の面に設けられ、貫通孔を有する第２の絶縁層と、前記貫通孔の少なくとも一部に充填されて前記配線パターン上の所定位置に立設され、半導体チップと接続される銅を主成分とした金属から構成されるポストとを有し、前記ポストの頂部が、均一な高さにあることを特徴とする。
　本発明の配線基板は、前記ポストの頂部が、前記第２の絶縁層の前記第１の絶縁層と反対側の面と同じ高さにあることが好ましい。
　また、本発明の配線基板は、記ポストの頂部が、前記第２の絶縁層の前記第１の絶縁層と反対側の面より低い位置にあってもよい。
　また、本発明の配線基板は、前記貫通孔の前記第２の絶縁層の前記第１の絶縁層と反対側の面における径が、前記半導体チップの端子の頂部の径より小さいことが好ましい。
　また、本発明の配線基板は、前記ポストがテーパ形状を有することが好ましい。
　また、本発明の配線基板は、前記ポストの上に半田バンプが設けられていることが好ましい。
　また、本発明の配線基板は、前記半田バンプの頂部が丸みを帯びていることが好ましい。
　また、本発明の配線基板は、前記ポストの基部の径が、前記基部の直前部の径よりも大きいことが好ましい。
　また、本発明の配線基板は、前記ポストの側面に、凹凸が形成されていることが好ましい。
　また、本発明の配線基板の製造方法は、第２の絶縁層の所定位置に第１の貫通孔を形成する工程と、前記第２の絶縁層の一の面にキャリアを貼付する工程と、前記第２の絶縁層に第１の金属下地層を形成する工程と、前記第１の金属下地層を、所定パターンの第１の樹脂層で被覆する工程と、前記第２の絶縁層の他の面の前記第１の樹脂層から露出している前記第１の金属下地層に銅を主成分とする第１の金属層を形成するとともに、前記第１の貫通孔に銅を主成分とする第２の金属層を充填する工程と、前記第１の樹脂層を除去する工程と、前記第１の樹脂層で被覆されていた部分の前記第１の金属下地層を除去し、配線パターンの一部とポストを形成する工程と、前記配線パターンの一部を被覆する第１の絶縁層を形成する工程と、前記第１の絶縁層の所定位置に前記配線パターンの一部が露出するまで第２の貫通孔を形成する工程と、前記第１の絶縁層に第２の金属下地層を形成する工程と、前記第２の金属下地層を所定パターンの第２の樹脂層で被覆する工程と、前記第２の樹脂層から露出している前記第２の金属下地層に銅を主成分とする第３の金属層を形成する工程と、前記ポストの頂部に半田バンプを形成する工程と、前記半田バンプを第３の樹脂層で被覆する工程と、前記第２の樹脂層および前記第３の樹脂層を除去する工程と、前記第２の樹脂層で被覆されていた部分の前記第２の金属下地層を除去し、配線パターンの残り部分を形成する工程と、前記配線パターンの残り部分の所定位置を第３の絶縁層で被覆する工程と、を有することを特徴とする。
　また、本発明の配線基板の製造方法は、第２の絶縁層の所定位置に第１の貫通孔を形成する工程と、前記第２の絶縁層の一の面にキャリアを貼付する工程と、前記第２の絶縁層に第１の金属下地層を形成する工程と、前記第１の金属下地層を、所定パターンの第１の樹脂層で被覆する工程と、前記第２の絶縁層の他の面の前記第１の樹脂層から露出している前記第１の金属下地層に銅を主成分とする第１の金属層を形成するとともに、前記第１の貫通孔に銅を主成分とする第２の金属層を充填する工程と、前記第１の樹脂層を除去する工程と、前記第１の樹脂層で被覆されていた部分の前記第１の金属下地層を除去し、配線パターンの一部を形成する工程と、前記配線パターンの一部を被覆する第１の絶縁層を形成する工程と、前記第１の絶縁層の所定位置に前記配線パターンの一部が露出するまで第２の貫通孔を形成する工程と、前記第１の絶縁層に第２の金属下地層を形成する工程と、前記第２の金属下地層を所定パターンの第２の樹脂層で被覆する工程と、前記第２の樹脂層から露出している前記第２の金属下地層に銅を主成分とする第３の金属層を形成する工程と、前記第２の樹脂層を剥離する工程と、前記第２の金属下地層および前記第３の金属層を第３の樹脂層で被覆する工程と、前記第２の金属層を前記第２の絶縁層の一の面側からソフトエッチングにより所定位置まで除去してポストを形成する工程と、前記ポストの頂部に半田バンプを形成する工程と、前記半田バンプを第４の樹脂層で被覆する工程と、前記第３の樹脂層を除去する工程と、前記第２の樹脂層で被覆されていた部分の前記第２の金属下地層を除去し、配線パターンの残り部分を形成する工程と、前記第４の樹脂層を除去する工程と、前記配線パターンの残り部分の所定位置を第３の絶縁層で被覆する工程と、を有することを特徴とする。
　また、本発明の配線基板の製造方法は、第２の絶縁層の所定位置に貫通孔を形成する工程と、前記第２の絶縁層の一面にキャリアを貼付する工程と、前記第２の絶縁層の他の面に配線パターンの一部を形成し、前記貫通孔に金属層を形成する工程と、前記配線パターンの一部を被覆する第１の絶縁層を形成する工程と、前記第１の絶縁層の所定位置に前記配線パターンの一部が露出するまで第２の貫通孔を形成する工程と、配線パターンの残り部分を形成する工程と、を有することを特徴とする。
　また、本発明の半導体装置は、貫通電極を有する複数枚の半導体チップを、上述の配線基板上に積層したことを特徴とする。
　また、本発明の半導体装置は、複数枚の半導体チップを、１枚ごとに、上述の配線基板に実装したことを特徴とする。
　本発明によれば、配線基板に設けられたポストと半導体チップの電極との間の接合不良の発生を抑制することができる。
第１の実施形態にかかる半導体装置の概略構成を示す断面図である。 第１の実施形態にかかるインターポーザの概略構成を示す断面図である。 図２のインターポーザの部分拡大図である。 図２のインターポーザの製造方法を概略的に示す図面である。 図２のインターポーザの製造方法を概略的に示す図面であって、図４の後続工程を概略的に示す図面である。 図２のインターポーザの製造方法を概略的に示す図面であって、図５の後続工程を概略的に示す図面である。 第２の実施形態にかかるインターポーザの概略構成を示す断面図である。 図７のインターポーザの製造方法を概略的に示す図面である。 図７のインターポーザの製造方法を概略的に示す図面であって、図８の後続工程を概略的に示す図面である。 第３の実施形態にかかるインターポーザの概略構成を示す断面図である。 第４の実施形態にかかる半導体装置の概略構成を示す断面図である。 第４の実施形態にかかるインターポーザの概略構成を示す断面図である。
　以下、図面を参照しながら本発明の好ましい実施形態について説明する。
［第１の実施形態］
　半導体装置（１００）は、いわゆるＴＳＶ（Through Silicon Via）構造を有する半導体パッケージであり、図１に示すとおり、主に半導体チップ積層体１０、コントローラ２０およびインターポーザ３０から構成されている。
　図１に示すとおり、半導体チップ積層体１０は、複数枚のＳｉ製の半導体チップ１２が積層され構成されている。各半導体チップ１２は、ＤＲＡＭ（Dynamic Random Access Memory）として機能するものである。各半導体チップ１２には貫通孔１４（Via）が形成されており、貫通孔１４を通じて貫通電極１６が形成されている。各半導体チップ１２は、貫通電極１６を通じて他の半導体チップ１２やコントローラ２０と電気的に接続されている。
　コントローラ２０は、Ｓｉ製の半導体チップ２２を有している。半導体チップ２２にも貫通孔２４（Via）が形成されており、貫通孔２４を通じて貫通電極２６が形成されている。半導体チップ２２は、アンダーフィル２８により封止されている。コントローラ２０は、貫通電極２６を通じて半導体チップ積層体１０やインターポーザ３０と電気的に接続されている。
　インターポーザ３０は、半導体チップ２２の電極のピッチ拡張のための配線基板である。インターポーザ３０は、可撓性のフレキシブル基板にバンプが形成されたいわゆる半田バンプ付きインターポーザである。
　図２に示すとおり、インターポーザ３０は、ベースとなる第２の絶縁層３２を有している。第２の絶縁層３２は、たとえばポリイミド樹脂、フェノール樹脂、エポキシ樹脂、ポリエステル樹脂、フッ素樹脂などから構成されており、好ましくはポリイミド樹脂から構成される。
　第２の絶縁層３２の下部には、第１の絶縁層３４が形成されている。第１の絶縁層３４は、単一の層で形成されていてもよいが、接着剤層３６と補強フィルム３８とから構成されていてもよい。接着剤層３６は、たとえばエポキシ系接着剤やポリイミド系接着剤などから構成されており、好ましくはエポキシ系接着剤から構成される。補強フィルム３８は、たとえばポリイミド樹脂製のフィルムから構成されている。第１の絶縁層３４を単一の層で形成する場合は、ポリイミド樹脂で構成することが好ましい。
　第１の絶縁層３４の下部には、第３の絶縁層４０が形成されている。第３の絶縁層４０は、ソルダーレジストから形成された層である。
　第２の絶縁層３２上には、第１の絶縁層３４の接着剤層３６から第３の絶縁層４０にかけて３次元的構造を有する配線パターン５０が形成されている。配線パターン５０は、銅を主成分とした金属で構成されている。
　「銅を主成分とする金属」とは、銅単体であってもよいし、銅に対してニッケル、コバルト、鉄などが添加された合金であってもよい。銅を主成分とする金属を合金とする場合、銅に対するニッケルなどの添加量は好ましくは２０％以下である。
　配線パターン５０は主に、下部配線部５２、連結配線部５４および上部配線部５６から構成されている。以後の説明をわかりやすくするために、配線パターン５０をこれら部位に区画しているが、これら部位は実際には一体に形成されている。
　下部配線部５２は、第３の絶縁層４０に被覆されている。第３の絶縁層４０は、所定パターンにパターニングされており、下部配線部５２の一部が第３の絶縁層４０の開口部４２から露出している。下部配線部５２の露出部が外部接続電極として機能するようになっており、当該露出部に半田ボールなどが形成され、半導体装置１００がマザーボードなどの回路基板に実装される。
　連結配線部５４は、補強フィルム３８を貫通するように形成されている。連結配線部５４は、下部配線部５２と上部配線部５６とに接続され、これら配線部を連結している。
　上部配線部５６は、接着剤層３６中に形成されている。上部配線部５６には、ポスト６０が形成されている。ポスト６０は、第２の絶縁層３２を貫通した状態で配線パターン５０上に立設されている。ポスト６０の先端部（頂部６４）は、均一な高さにあり、前記第２の絶縁層３２の前記第１の絶縁層３４と反対側の面と面一に形成されている。第２の絶縁層３２は、ポスト６０の側面を被覆しており、ポスト６０を保護する保護層として機能している。
　ポスト６０の上には、半田バンプ６２が形成されている。半田バンプ６２は、半導体チップなどの電子デバイスと電気的にフリップチップ接続するための突起電極であり、たとえばスズ－銀合金から構成されている。
　図３に示すとおり、ポスト６０は、頂部６４から基部６６の側に向けて先細のテーパ形状を有している。本発明において、テーパ形状を有するとは、ポスト６０の側面とポスト６０に対して水平な線とのなす角をθとした場合、ｔａｎθが３０以下の場合をいう。また、基部６６の径は、基部６６の直前部の径よりも大きくなっている。すなわち、本実施の形態においては、ポスト６０は、頂部６４から基部６６近傍に向けて先細のテーパ形状となっており、基部６６近傍から基部６６に向けて先太のテーパ形状となっている。このように、ポスト６０の根元が太くなるように形成する場合、ポスト６０の付け根部分の位置とポスト６０の根元が太くなるように形成しなかった場合の付け根部分の位置との差Ｘが、３μｍ以上であることが好ましい。なお、頂部６４は、半田バンプ６２を介してコントローラ２０の半導体チップ２２と接続される部位である。基部６６は、配線パターン５０の上部配線部５６と接続された部位である。たとえば、頂部６４の径は、半導体チップ２２の電極２９（図１，後述参照）の径に対し＋１０～２０μｍであり、基部６６の径は、半導体チップ２２の電極２９の径に対し±１０μｍである。
　ポスト６０がこのような形状を呈するため、ポスト６０の頂部６４は、基部６６近傍より平面視したときの面積が広く、半導体チップ２２との接続時における電極間の接触不良を防止することができる。その一方、ポスト６０の基部６６近傍は、頂部６４より平面視したときの面積が狭く、ポスト６０の形成時に上部配線部５６との間の接触不良や、ポスト６０が所望の上部配線部５６の隣の上部配線部５６に誤って接続されるのを防止することができる。さらに、基部６６の径は、基部６６の直前部の径よりも大きくなっているため、実装時にかかる圧力に対する耐圧力性が向上する。
　また、半田バンプ６２の頂部は、丸みを帯びている。この場合、半田バンプ６２の頂部の最も高い部分と最も低い部分との差Ｌが、３μｍ以上であることが好ましい。これにより、ポスト６０と半導体チップ２２の貫通電極２６とを半田バンプ６２および電極２９を介して接合するとともに半導体チップ２２をアンダーフィル２８により封止する際に、半田バンプ６２の頂部がアンダーフィル２８をかき分けやすいため、ポスト６０および半田バンプ６２と貫通電極２６および電極２９とをより確実に接続させることができる。
　また、ポスト６０の側面には、凹凸が形成されている。この場合、ポスト６０の側面の表面粗さＲａは、１μｍ以上であることが好ましい。これにより、ポスト６０と第２の絶縁層３２との密着力が増すため信頼性が向上する。
　なお、ポスト６０の形状は、上述の形状に限定されるものではなく、頂部６４から基部６６の側に向かう先細のテーパ形状、基部６６の直前部の径よりも大きい基部６６の径、半田バンプ６２の頂部の丸み、ポスト６０の側面の凹凸のいずれか、または全部が形成されていなくてもよい。
　なお、図２では省略しているが、第２の絶縁層３２、第１の絶縁層３４および第３の絶縁層４０と配線パターン５０との界面や、第２の絶縁層３２とポスト６０との界面には、下地金属層が形成されており、配線パターン５０やポスト６０の第２の絶縁層３２などに対する接着性が高められている。当該下地金属層は、たとえばニッケルクロム合金や銅などから構成されている。
　以上の構成を有する半導体装置１００の各種寸法は、たとえば、下記のとおりに設計されている（図１～図２参照）。
　パッケージサイズ（インターポーザ３０）は、１１ｍｍ×１５ｍｍである。
　チップサイズ（半導体チップ１２）は、７ｍｍ×８ｍｍである。
　貫通電極１６の直径ａは、２０μｍである。
　貫通電極１６間のピッチｂは、３５μｍである。
　貫通電極２６の直径ｃは、２０μｍである。
　貫通電極２６間のピッチｄは、７０μｍである。
　ポスト６０の直径すなわち貫通孔７２（図３参照）の直径ｅは、ほぼ２０μｍである。
　半田バンプ６２間のピッチｆは、７０μｍである。
　外部接続電極（半田ボール）間のピッチｇは、８００μｍである。
　半田バンプ６２の高さｈは、５μｍである。
　ポスト６０の高さ（すなわち第２の絶縁層３２の厚み）ｉは、３８μｍである。
　配線パターン５０の連結配線部５４の高さｋは、３５μｍである。
　このように半導体装置１００によれば、半導体チップ１２の貫通電極１６間のピッチｂがコントローラ２０（半導体チップ２２）により３５μｍから７０μｍに拡張され、半導体チップ２２の貫通電極２６間のピッチｄがインターポーザ３０により７０μｍから８００μｍに大幅に拡張される。
　ここで、半導体装置１００において、コントローラ２０（半導体チップ２２）には底面からインターポーザ３０側に向けて突出する電極２９が形成されている。この半導体チップ２２の電極２９の高さとインターポーザ３０のポスト６０の高さとの合計Ｈ（図１参照）は、好ましくは３５μｍ以上であり、さらに好ましくは５０μｍ以上である。
　この場合に、半導体チップ２２の電極２９とインターポーザ３０のポスト６０とをそれぞれどのような高さで構成してもよいが、好ましくはポスト６０を高くしてポスト６０の高さを３５μｍ以上確保する。これは（ｉ）半導体チップ２２側で高さを確保しようとすると、半導体チップ２２ごとに（枚葉ごとに）電極２９を製造しなければならず手間がかかるのに対し、インターポーザ３０側で高さを確保しようとするほうがロールツーロール方式で容易にポスト６０を製造することができるからであり、（ｉｉ）半導体チップ２２とインターポーザ３０の歩留まりを考慮すると、インターポーザ３０側で高さを確保したほうがトータルの歩留まりがよいからである。
　したがって、好ましくは、半導体チップ２２の電極２９はパッド電極のみから構成し、電極２９にはバンプなどを形成しないのがよい。
　続いて、インターポーザ３０の製造方法について説明する。
　インターポーザ３０は、所定のロールに巻かれた長尺の第２の絶縁層３２が別のロールに巻き取られるように搬送され、その搬送過程で配線パターン３０などが形成されるロールツーロール方式により、製造される。
　具体的には、はじめに、図４に示すとおり、第２の絶縁層３２となる樹脂フィルムを要し（Ｓ１）、レーザを用いて第２の絶縁層３２の所定位置に貫通孔７２（請求項１１における第１の貫通孔に相当）を形成し、そのスミア（削りかす）を除去する（Ｓ２）。
　その後、第２の絶縁層３２の一の面にキャリア７３を貼付した（Ｓ３）後、第２の絶縁層３２に金属をスパッタリングして、貫通孔７２および第２の絶縁層３２の他の面に金属下地層７４（請求項１１における第１の金属下地層に相当）を形成する（Ｓ４）。キャリア７３としては、粘着層を有する有機材料からなるフィルム等を使用することができる。この場合、粘着剤層の側を第２の絶縁層３２に貼付する。また、ポスト６０の平坦性の観点から、粘着剤は弾性率の高いものを用いることが好ましい。弾性率が高い材料ほど、平坦性が高い傾向があるためであり、ポスト６０の頂部６４に接する面に平坦性の高い材料を使用することが望ましい。このような条件を満たすものであれば、材料に指定は無い。
　その後、第２の絶縁層３２の他の面に形成された金属下地層７４に樹脂製のドライフィルム７６をラミネートし、上部配線部５６に対応するパターンのマスクを用いてドライフィルム７６を露光・現像し、金属下地層７４を所定パターンの樹脂層（ドライフィルム７６、請求項１１における第１の樹脂層に相当）で被覆する（Ｓ５）。
　その後、第２の絶縁層３２の他の面においてドライフィルム７６から露出している金属下地層７４に銅を主成分とする金属をめっきし、金属下地層７４に金属層７８を形成するとともに、貫通孔７２にも金属層７９を充填する（Ｓ６）。このとき、第２の絶縁層３２の一の面側にはキャリア７３が貼付されているので、貫通孔７２に金属層７９が均一に充填され、金属層７９における第２の絶縁層３２の一の面側の端面と第２の絶縁層３２の一の面とが面一の状態になる。これにより、ポスト６０の頂部６４が第２の絶縁層３２の一の面と同じ高さにある状態となる。なお、キャリア７３を用いずにポスト６０を成形した場合、ポスト６０の高さは、設計に対して最大±５μｍの公差があるのに対して、キャリア７３を用いてポスト６０を成形することにより、設計に対して最大±２μｍの公差となる。
　その後、図５に示すように、ドライフィルム７６を剥離し、ドライフィルム７６で被覆されていた部分の金属下地層７４をエッチングして除去した後、キャリア７３を剥離する（Ｓ７）。その結果、金属下地層７４と金属層７８とから構成される配線パターン５０の上部配線部５６と、金属下地層７４と金属層７９とから構成されるポスト６０が形成される。
　なお、Ｓ２の処理では、レーザの出力を調整して、第２の絶縁層３２の一の面から他の面にかけて徐々に低下させ、先細のテーパ状の貫通孔を形成した後、今度は第２の絶縁層３２の他の面から一の面にかけてレーザの出力を徐々に低下させ、他の面の近傍に先細のテーパ形状を形成する。その結果、頂部６４から基部６６近傍に向けて先細のテーパ形状になり、基部６６近傍から基部６６に向けて先太になるテーパ形状になるポスト６０を形成することができる（図３参照）。また、形成された貫通孔７２に、表面粗化用の薬品を使用することにより、貫通孔７２の周面に凹凸形状を形成する。これにより、ポスト６０の側面に凹凸を形成することができる。
　その後、第２の絶縁層３２の他の面側に接着剤を塗布して接着剤層３６を形成し、さらに接着剤層３６上に補強フィルム３８をラミネートし、上部配線部５６を第１の絶縁層３４で被覆した後、加熱して接着剤層３６を硬化させて、第１の絶縁層３４を形成する（Ｓ８）。その後、レーザを用いて第１の絶縁層３４の所定位置に上部配線部５６が露出するまで貫通孔８４（請求項１１における第２の貫通孔に相当）を形成し、そのスミア（削りかす）を除去する（Ｓ９）。なお、第１の絶縁層３４を単一の層で形成する場合は、ポリイミド樹脂をキャスティングした後、加熱して硬化させることにより形成するのが好ましい。
　その後、第１の絶縁層３４、貫通孔８４および上部配線部５６に金属をスパッタリングして金属下地層８６（請求項１１における第２の金属下地層に相当）を形成する（Ｓ１０）。その後、第２の絶縁層３２に樹脂製のドライフィルム８８をラミネートするとともに、金属下地層８６にも樹脂製のドライフィルム９０をラミネートし、下部配線部５２および連結配線部５４に対応するパターンのマスクを用いてドライフィルム９０を露光・現像し、金属下地層８６を所定パターンの樹脂層（ドライフィルム９０、請求項１１における第２の樹脂層に相当）で被覆する（Ｓ１１）。
　その後、図６に示すとおり、ドライフィルム９０から露出している金属下地層８６に銅を主成分とする金属をめっきし、金属層９２（請求項１１における第３の金属層に相当）を形成する（Ｓ１２）。その後、ドライフィルム８８およびドライフィルム９０を剥離する（Ｓ１３）。その後、上部配線部５６、金属層９２および金属下地層８６の上にドライフィルム９３をラミネートし、ポスト６０に半田をめっきして半田バンプ６２を形成する（Ｓ１４）。
　なお、Ｓ１４の処理では、めっき時の析出速度を上げることで、半田バンプ６２の頂部に丸みを設けることができる。めっき時の析出速度を下げるには、電流密度を上げること、もしくは、めっき液の種類やめっき液への添加剤を変更するといった手段をとることができる。析出速度を調整して、任意の残留応力を持たせることで、半田バンプ６２の頂部に任意の丸みを持たせることが可能である。
　その後、第２の絶縁層３２および半田バンプ６０の上にドライフィルム９４をラミネートし、ドライフィルム９３を剥離する。そして、ドライフィルム９０で被覆されていた金属下地層８６をエッチングして除去する（Ｓ１５）。その結果、金属下地層８６および金属層９２から構成される配線パターン５０の下部配線部５２および連結配線部５４が形成される。
　その後、ドライフィルム９４を剥離した後、第１の絶縁層３４、下部配線部５２および連結配線部５４に樹脂製のソルダーレジストをラミネートして第３の絶縁層４０を形成し、所定パターンのマスクを用いて第３の絶縁層４０を露光・現像する（Ｓ１６）。その結果、絶縁層４０に開口部４２が形成され、下部配線部５２の一部が開口部４２から露出する（外部接続電極が形成される。）。
　以上のＳ１～Ｓ１６の処理を経てインターポーザ３０を製造することができる。
　以上の半導体装置１００によれば、ポストの高さが均一に形成されているため、配線基板に設けられたポストと半導体チップの電極との間の接合不良の発生を抑制することができる。
［第２の実施形態］
　第２の実施形態は、インターポーザの構成において第１の実施形態と異なるものであり、その他の構成については、第１の実施形態と同様である。
　第１の実施形態では、ポスト６０の頂部６４は、第２の絶縁層３２の第１の絶縁層３４と反対側の面と同じ高さにあったが、本実施形態にかかるインターポーザ３０’では、図７に示すとおり、ポスト６０'の頂部６４は、第２の絶縁層３２の第１の絶縁層３４と反対側の面より低い位置にある。そして、ポスト６０'の上に形成された半田バンプ６２'が、第２の絶縁層３２の第１の絶縁層３４と反対側の面と同じ高さにある。本実施の形態においては、半田バンプ６２'の頂部は丸みを帯びているため、半田バンプ６２'の最も低い部分が、第２の絶縁層３２の第１の絶縁層３４と反対側の面と同じ高さにある。半田バンプ６２'の頂部が平坦な形状である場合は、半田バンプ６２'の上面と第２の絶縁層３２の第１の絶縁層３４と反対側の面とが面一の状態になる。その他の構成は、第１の実施形態におけるインターポーザ３０と同様の構成である。なお、ポスト６０'の高さiは、第１の実施形態のポスト６０と同様の高さが必要な場合は、第２の実施形態の第２の絶縁層３２は、第１の実施形態の第２の絶縁層３２よりも半田バンプ６２'の高さｈ分だけ厚いものを使用する。もしくは、ポスト６０’を半田バンプ６２’の高さｈ分だけ短くしてもよい。
　続いて、インターポーザ３０’の製造方法について説明する。金属下地層７４に金属層７８を形成するとともに、貫通孔７２にも金属層７９を充填する工程（第１の実施形態におけるＳ６）までは、第１の実施形態と同様に製造することができる。第１の実施形態と同様、貫通孔７２に金属層７９を充填する際には、第２の絶縁層３２の一の面側にはキャリア７３が貼付されているので、貫通孔７２に金属層７９が均一に充填され、金属層７９における第２の絶縁層３２の一の面側の端面と第２の絶縁層３２の一の面とが面一の状態になる。
　その後、図８に示すように、ドライフィルム７６を剥離し、ドライフィルム７６で被覆されていた部分の金属下地層７４をエッチングして除去した後、キャリア７３を剥離する（Ｓ７'）。その結果、金属下地層７４と金属層７８とから構成される配線パターン５０の上部配線部５６が形成される。
　その後、第２の絶縁層３２の他の面側に接着剤を塗布して接着剤層３６を形成し、さらに接着剤層３６上に補強フィルム３８をラミネートし、上部配線部５６を第１の絶縁層３４で被覆した後、加熱して接着剤層３６を硬化させて、第１の絶縁層３４を形成する（Ｓ８'）。その後、レーザを用いて第１の絶縁層３４の所定位置に上部配線部５６が露出するまで貫通孔８４（請求項１２における第２の貫通孔に相当）を形成し、そのスミア（削りかす）を除去する（Ｓ９'）。なお、第１の絶縁層３４を単一の層で形成する場合は、ポリイミド樹脂をキャスティングした後、加熱して硬化させることにより形成するのが好ましい。
　その後、第１の絶縁層３４、貫通孔８４および上部配線部５６に金属をスパッタリングして金属下地層８６（請求項１２における第２の金属下地層に相当）を形成する（Ｓ１０'）。その後、第２の絶縁層３２に樹脂製のドライフィルム８８をラミネートするとともに、金属下地層８６にも樹脂製のドライフィルム９０をラミネートし、下部配線部５２および連結配線部５４に対応するパターンのマスクを用いてドライフィルム９０を露光・現像し、金属下地層８６を所定パターンの樹脂層（ドライフィルム９０、請求項１２における第２の樹脂層に相当）で被覆する（Ｓ１１'）。
　その後、図９に示すとおり、ドライフィルム９０から露出している金属下地層８６に銅を主成分とする金属をめっきし、金属層９２（請求項１２における第３の金属層に相当）を形成する（Ｓ１２'）。その後、ドライフィルム８８およびドライフィルム９０を剥離し、金属層９２および金属下地層８６の上にドライフィルム９３'（請求項１２における第３の樹脂層に相当）をラミネートした後、金属層７９をソフトエッチングする（Ｓ１３'）。その結果、ポスト６０'が形成される。その後、ポスト６０'に半田をめっきして半田バンプ６２'を形成する（Ｓ１４'）。ソフトエッチングに使用するエッチング液種に指定は無いが、導体のエッチングレートが、３μｍ／ｍｉｎ以下のものを使用することが望ましく、エッチングレートが小さいほど、ポスト６０'の高さばらつきが生じにくい。
　その後、第２の絶縁層３２および半田バンプ６０'の上にドライフィルム９４（請求項１２における第４の樹脂層に相当）をラミネートし、ドライフィルム９３'を剥離する。そして、ドライフィルム９０で被覆されていた金属下地層８６をエッチングして除去する（Ｓ１５'）。その結果、金属下地層８６および金属層９２から構成される配線パターン５０の下部配線部５２および連結配線部５４が形成される。
　その後、ドライフォルム９４を剥離した後、第１の絶縁層３４、下部配線部５２および連結配線部５４に樹脂製のソルダーレジストをラミネートして第３の絶縁層４０を形成し、所定パターンのマスクを用いて第３の絶縁層４０を露光・現像する（Ｓ１６'）。その結果、絶縁層４０に開口部４２が形成され、下部配線部５２の一部が開口部４２から露出する（外部接続電極が形成される。）。
　第２の実施形態によれば、ポスト形成時にキャリア７３により平坦化されており、ソフトエッチングにより高さばらつきが生じることはなく、ポスト６０'の高さが均一に形成されているため、配線基板に設けられたポスト６０'と半導体チップの電極との間の接合不良の発生を抑制することができる。また、ポスト６０'の頂部６４は、第２の絶縁層３２の第１の絶縁層３４と反対側の面より低い位置にあり、接続に必要な半田の大部分が絶縁層３２の第１の絶縁層と反対側の面より低い位置にあるため、半田流れが生じても、隣接する端子の短絡が生じにくくなる。
［第３の実施形態］
　第３の実施形態は、下記の点で第２の実施形態と異なっており、その他の構成は第２の実施形態と同様の構成を有している。
　図１０に示すとおり、半導体装置３０"は、半田バンプ６２"の頂部が、第２の絶縁層３２の第１の絶縁層３４と反対側の面より高い位置にあり、第２の絶縁層３２の第１の絶縁層３４と反対側の面から突出した部分の径が、ポスト６０'の径よりも、大きくなっている。これにより、接続面積が増加するため信頼性が向上する。また、後述するようにポスト６０‘の径が小さくなっているため実装ずれにより半導体チップの端子と半導体装置３０の端子との接触不良を防止することが可能となる。また、本実施形態においては、貫通孔７２の第２の絶縁層３２の第１の絶縁層３４と反対側の面における径すなわちポスト６０'の上面の径が、半導体チップ２２の貫通電極２６の頂部の径より小さくなっている。これにより、実装時に半田バンプ６２"の半田が溶融して形成される、第２の絶縁層３２の第１の絶縁層３４と反対側の面とポスト６０'の頂部との段差部分に、半導体チップ２２の貫通電極２６が落ちることがない。
　半導体装置３０"は、第２の実施形態と同様に製造することができるが、半田バンプ６２"を形成する際に、めっき時間を増加させるとよい。
［第４の実施形態］
　第４の実施形態は、下記の点で第１の実施形態と異なっており、その他の構成は第１の実施形態と同様の構成を有している。
　図１１に示すとおり、半導体装置２００は、いわゆるＤＤＰ（Double Die Package）構造を有する半導体パッケージであって、２枚の同種類の半導体チップ３１０を積層してパッケージしたものである。
　半導体装置２００は、半導体チップ３１０よりサイズが大きいプリント基板３２０を有している。プリント基板３２０の表面には、ボンディングパッド３２２が形成されている。プリント基板３２０の裏面には、電極パッド３２４が形成され、電極パッド３２４には半田ボール３２６が形成されている。
　プリント基板３２０上には、接着剤層３３０を介して半導体チップ３１０が実装されている。半導体チップ３１０には、電極３１２が形成されている。電極３１２は、たとえば銅や金、半田などから構成されている。半導体チップ３１０は、電極３１２を上方に向けた状態でインターポーザ３００にフリップチップ接続されている。インターポーザ３００上には、接着剤層３４０を介してさらに半導体チップ３１０およびインターポーザ３００が積層されている。
　各インターポーザ３００の外側には、外部接続電極４０２が形成されている。各外部接続電極４０２は、ボンディングワイヤ３５０によりプリント基板３２０のボンディングパッド３２２に電気的に接続されている。
　半導体装置２００では、上述のように積層された半導体チップ３１０が、ボンディングワイヤ３５０とともに封止樹脂３６０により封止されている。
　図１２に示すとおり、インターポーザ３００でも第２の絶縁層３２がベースとなっている。第２の絶縁層３２上には第１の絶縁層３４が形成されている。
　ポスト６００は、第２の絶縁層３２を貫通した状態で、配線パターン５００の上部配線部５６０に立設されている。ポスト６００の上には、半田バンプ６２０が設けられている。ポスト６００、半田バンプ６２０および配線パターン５００は、第１の実施形態におけるポスト６０、半田バンプ６２および配線パターン５０と同様の材料で構成されている。また、ポスト６００および半田バンプ６２０は、第１の実施形態におけるポスト６０および半田バンプ６２と同様の形状を有している。
　インターポーザ３００でも、第２の絶縁層３２がポスト６００の側面を被覆しており、第２の絶縁層３２はポスト６００を保護する保護層として機能している。
　配線パターン５００の下部配線部５２０は、金属層４１２で被覆され、外部接続電極４０２を構成している。金属層４１２は、たとえばニッケルや金などが積層された構成を有している。
　インターポーザ３００も、第１の実施形態によるインターポーザ３０と同様に製造することができる。すなわち、第２の絶縁層３２の所定位置に第１の貫通孔を形成した後、第２の絶縁層３２の一の面にキャリアを貼付する。その後、第２の絶縁層３２に第１の金属下地層を形成した後、第１の金属下地層を、所定パターンの第１の樹脂層で被覆する。そして、第２の絶縁層の他の面の第１の樹脂層から露出している第１の金属下地層に銅を主成分とする第１の金属層を形成するとともに、第１の貫通孔に銅を主成分とする第２の金属層を充填する。その後、第１の樹脂層を除去し、第１の樹脂層で被覆されていた部分の第１の金属下地層を除去し、上部配線部５６０とポスト６００を形成する。その後、上部配線部５６０を被覆する第１の絶縁層３４を形成し、第１の絶縁層３４の所定位置に上部配線部５６０が露出するまで第２の貫通孔を形成する。そして、第１の絶縁層３４に第２の金属下地層を形成した後、第２の金属下地層を所定パターンの第２の樹脂層で被覆する。その後、第２の樹脂層から露出している第２の金属下地層に銅を主成分とする第３の金属層を形成する。その後、ポスト６００の頂部に半田バンプ６２０を形成した後、半田バンプ６２０と第２の絶縁層３２の上面を第３の樹脂層で被覆する。その後、第２の樹脂層および第３の樹脂層を除去した後、第２の樹脂層で被覆されていた部分の前記第２の金属下地層を除去し、連結配線部５４０および下部配線部５２０を形成する。その後、下部配線部５２０に金属をめっきして金属層４１２を形成する。
　なお、ＤＤＰ（Double Die Package）構造を有する半導体パッケージに使用するインターポーザに、第２，第３の実施形態によるインターポーザのポストと同様の構造を適用することもできる。
（１）サンプルの作製
　図１と同様の構成を有する半導体装置（ＴＳＶ構造）を製造して、サンプルとした。
　表１～３に示す特徴を有するインターポーザを半導体チップ積層体とコントローラとの積層体に実装して、パッケージサイズが１０ｍｍ角の、比較例および実施例１～１５に係る半導体装置を製造した。
　実施例に係るインターポーザは、上述のＳ１～Ｓ１６の製造方法により作成した。比較例に係るインターポーザは、キャリアを用いずに作成した。ポストの高さの設計に対する最大公差は、表１～３に示す通りであった。
　表中、ピラー（ポストと半田バンプの合計）の高さについて、ポストの先端部が第２の絶縁層と面一に形成され、半田バンプが第２の絶縁層の上面から突出してポストと同じ径で形成されているもの（図２に示す形状）を「Ａ」で示し、半田バンプの先端部が第２の絶縁層と面一に形成されているもの（図７に示す形状）を「Ｂ」で示し、ポストの先端部が第２の絶縁層の上面より低い位置にあり、半田バンプの先端が第２の絶縁層の上面から突出してポストより大きな径で形成されているもの（図１０に示す形状）を「Ｃ」で示した。また、比較例については、ポストの先端部が第２の絶縁層の上面から突出するように形成し、半田バンプをその上にポストと同じ径で形成した。
　ポストの高さの設計に対する最大公差とは、ポストの高さの設計との寸法差のことである。比較例ではこの公差を±５μｍとした。実施例１～１５では、±２μｍとした。
　テーパの有無については、図３に示すとおり、ポスト６０の側面とポスト６０に対して水平な線とのなす角をθとした場合、tanθが３０以下であるものをテーパ「有」り、tanθが３０より大きいものをテーパ「無」しとした。
　ピラーの先端の丸みについては、図３に示すように、半田バンプ６２の頂部の最も高い部分と最も低い部分との差Ｌが３μｍ以上であるものを丸み「有」り、Ｌが３μｍ未満であるものを丸み「無」しとした。
　ポストの根元の太りについては、図３に示すように、ポスト６０の付け根部分の位置とポスト６０の根元が太くなるように形成しなかった場合の付け根部分の位置との差Ｘが、３μｍ以上であるものを太り「有」り、Ｘが３μｍ未満であるものを太り「無」しとした。
　ポスト側面の凹凸については、ポスト側面の表面粗さをＪＩＳ　Ｂ　０６０１－２００１に従って測定した結果、算術平均粗さであるＲａが１μｍ以上であるものを凹凸「有」り、Ｒａが１μｍ未満であるものを凹凸「無」しとした。
　実装は、フリップチップボンダー使用して半導体チップ積層体とコントローラとの積層体とインターポーザ間に、厚さ３０μｍのＮＣＦ（Non-Conductive Film）を挟み、　２４０℃、０．５ＭＰａの圧力で１０秒間加圧することで行った。実装後、ＮＣＦを１８０℃、１時間の熱処理をすることで硬化させた。その後、モールド樹脂により封止し、１８０℃で４時間の熱処理をすることで硬化させた。
（２）サンプルの評価
（２．１）端子間間隙
　実施例１～１５、比較例についてそれぞれ１０個のサンプルについて、コントローラの端子とインターポーザの端子（ピラー）との間隔（オープン）の有無を、導通を確認することにより調査した。その結果を表１～３に示す。全てのサンプルで間隔が無いものを良品として「○」、１個以上間隔があるサンプルが含まれていた場合を不良品として「×」で示した。
（２．２）両端子の接触状態
　実施例１～１５、比較例についてそれぞれ１０個のサンプルについて、コントローラの端子とインターポーザの端子との接触面積を、両端子の接続部分まで研削して断面から観察することにより両端子の接触状態を調査した。その結果を表１～３に示す。最もずれていた端子について、接触面積が、貫通電極２６の９０％以上のサンプルしかなかった場合を良品として「○」、接触面積が、貫通電極２６の９０％未満ではあるが、実使用に問題ないレベルを許容品として「△」で示した。
（２．３）ＮＣＦの噛み込み
　実施例１～１５、比較例についてそれぞれ１０個のサンプルについて、コントローラの端子とインターポーザの端子との間にＮＣＦの噛み込みがあるかを、両端子の接続部分まで研削して断面から観察することにより調査した。その結果を表１～３に示す。噛み込みが存在しないサンプルしかなかった場合を良品として「○」、噛み込みが一部存在するが、実使用に問題ないレベルを許容品として「△」で示した。
（２．４）温度サイクル試験（ＴＣＴ）
　実施例１～１５、比較例についてそれぞれ１０個のサンプルについて、－６５℃の環境下に１０分、１５０℃の環境下に１０分曝すサイクルを１サイクルとして、これを繰り返し、電気抵抗値が１０％増加した時のサイクル数を調査した。１０個全てのサンプルで７００サイクル以上であったものを優良品として「◎」、１０個全てのサンプルで６００サイクル以上であったものを良品として「○」、１０個全てのサンプルで５００サイクル以上であったものを許容品として「△」で示した。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
　実施例１～１５では、ポストの高さの設計に対する最大公差が小さく、ポストの頂部が均一な高さにあるため、コントローラの端子とインターポーザの端子（ピラー）との間隔（オープン）が無く、両端子が良好に接続された。これに対して、比較例では、ポストの高さの設計に対する最大公差が大きく、ポストの頂部が不均一な高さにあるため、コントローラの端子とインターポーザの端子（ピラー）との間隔（オープン）が生じ、接続不良が生じた。
　また、実施例２～５，７～１０、１２～１５では、ポストがテーパ形状を有しており、ピラー先端の断面積が増加するため、コントローラの端子とインターポーザの端子との接触不良を良好に防止することができた。これに対して、比較例では、ポストがテーパ形状を有しておらず、ポストおよび半田バンプの先端部が第２の絶縁層から突出して形成されているため、コントローラの端子とインターポーザの端子との接触面積が小さくなった。
　また、実施例３～５，８～１０，１３～１５では、ピラーの先端が丸みを帯びているため、実装時にピラーがＮＣＦをかき分けることができ、コントローラの端子とインターポーザの端子との間にＮＣＦの噛み込みが発生しなかった。
　また、実施例４，５，９，１０，１４，１５では、ポストの根元の太りが形成されているため上部配線部との接続性が向上し、ＴＣＴ試験で良好な結果となった。さらに、実施例５，１０，１５では、ポストの側面に凹凸が形成されているため、第２の絶縁層との密着性が向上し、ＴＣＴ試験で優良な結果となった。
１０…半導体チップ積層体
１２…半導体チップ
１４…貫通孔
１６…貫通電極
２０…コントローラ
２２…半導体チップ
２４…貫通孔
２６…貫通電極
２８…アンダーフィル
３０，３０' ，３０"…インターポーザ
３２…第２の絶縁層
３４…第１の絶縁層
３６…接着剤層
３８…補強フィルム
４０…第３の絶縁層
４２…開口部
５０…配線パターン
５２…下部配線部
５４…連結配線部
５６…上部配線部
６０…ポスト
６２…半田バンプ
６４…頂部
６６…基部
７０…ドライフィルム
７２…貫通孔
７４…金属下地層
７６…ドライフィルム
７８，７９…金属層
８０，８２…ドライフィルム
８４…貫通孔
８６…金属下地層
８８，９０…ドライフィルム
９２…金属層
９３，９３' ，９４…ドライフィルム
１００…半導体装置
２００…半導体装置
３００…インターポーザ
３１０…半導体チップ
３１２…電極
３２０…プリント基板
３２２…ボンディングパッド
３２４…電極パッド
３２６…半田ボール
３３０，３４０…接着剤層
３５０…ボンディングワイヤ
３６０…封止樹脂
４１２…金属層

Claims (14)

  1. 　第１の絶縁層と、
    　前記第１の絶縁層に形成された配線パターンと、
    　前記第１の絶縁層の一方の面に設けられ、貫通孔を有する第２の絶縁層と、
    　前記貫通孔の少なくとも一部に充填されて前記配線パターン上の所定位置に立設され、半導体チップと接続される銅を主成分とした金属から構成されるポストとを有し、
    　前記ポストの頂部が、均一な高さにあることを特徴とする配線基板。
  2. 　前記ポストの頂部が、前記第２の絶縁層の前記第１の絶縁層と反対側の面と同じ高さにあることを特徴とする請求項１に記載の配線基板。
  3. 　前記ポストの頂部が、前記第２の絶縁層の前記第１の絶縁層と反対側の面より低い位置にあることを特徴とする請求項１に記載の配線基板。
  4. 　前記貫通孔の前記第２の絶縁層の前記第１の絶縁層と反対側の面における径が、前記半導体チップの端子の頂部の径より小さいことを特徴とする請求項３に記載の配線基板。
  5. 　前記ポストは、テーパ形状を有することを特徴とする請求項１から請求項４のいずれか一項に記載の配線基板。
  6. 　前記ポストの上には、半田バンプが設けられていることを特徴とする請求項１から請求項５のいずれか一項に記載の配線基板。
  7. 　前記半田バンプの頂部は、丸みを帯びていることを特徴とする請求項６に記載の配線基板。
  8. 　前記ポストの基部の径が、前記基部の直前部の径よりも大きいことを特徴とする請求項１から請求項７のいずれか一項に記載の配線基板。
  9. 　前記ポストの側面には、凹凸が形成されていることを特徴とする請求項１から請求項８のいずれか一項に記載の配線基板。
  10. 　第２の絶縁層の所定位置に第１の貫通孔を形成する工程と、
    　前記第２の絶縁層の一の面にキャリアを貼付する工程と、
    　前記第２の絶縁層に第１の金属下地層を形成する工程と、
    　前記第１の金属下地層を、所定パターンの第１の樹脂層で被覆する工程と、
    　前記第２の絶縁層の他の面の前記第１の樹脂層から露出している前記第１の金属下地層に銅を主成分とする第１の金属層を形成するとともに、前記第１の貫通孔に銅を主成分とする第２の金属層を充填する工程と、
    　前記第１の樹脂層を除去する工程と、
    　前記第１の樹脂層で被覆されていた部分の前記第１の金属下地層を除去し、配線パターンの一部とポストを形成する工程と、
    　前記配線パターンの一部を被覆する第１の絶縁層を形成する工程と、
    　前記第１の絶縁層の所定位置に前記配線パターンの一部が露出するまで第２の貫通孔を形成する工程と、
    　前記第１の絶縁層に第２の金属下地層を形成する工程と、
    　前記第２の金属下地層を所定パターンの第２の樹脂層で被覆する工程と、
    　前記第２の樹脂層から露出している前記第２の金属下地層に銅を主成分とする第３の金属層を形成する工程と、
    　前記ポストの頂部に半田バンプを形成する工程と、
    　前記半田バンプを第３の樹脂層で被覆する工程と、
    　前記第２の樹脂層および前記第３の樹脂層を除去する工程と、
    　前記第２の樹脂層で被覆されていた部分の前記第２の金属下地層を除去し、配線パターンの残り部分を形成する工程と、
    　前記配線パターンの残り部分の所定位置を第３の絶縁層で被覆する工程と、
    　を有することを特徴とする配線基板の製造方法。
  11. 　第２の絶縁層の所定位置に第１の貫通孔を形成する工程と、
    　前記第２の絶縁層の一の面にキャリアを貼付する工程と、
    　前記第２の絶縁層に第１の金属下地層を形成する工程と、
    　前記第１の金属下地層を、所定パターンの第１の樹脂層で被覆する工程と、
    　前記第２の絶縁層の他の面の前記第１の樹脂層から露出している前記第１の金属下地層に銅を主成分とする第１の金属層を形成するとともに、前記第１の貫通孔に銅を主成分とする第２の金属層を充填する工程と、
    　前記第１の樹脂層を除去する工程と、
    　前記第１の樹脂層で被覆されていた部分の前記第１の金属下地層を除去し、配線パターンの一部を形成する工程と、
    　前記配線パターンの一部を被覆する第１の絶縁層を形成する工程と、
    　前記第１の絶縁層の所定位置に前記配線パターンの一部が露出するまで第２の貫通孔を形成する工程と、
    　前記第１の絶縁層に第２の金属下地層を形成する工程と、
    　前記第２の金属下地層を所定パターンの第２の樹脂層で被覆する工程と、
    　前記第２の樹脂層から露出している前記第２の金属下地層に銅を主成分とする第３の金属層を形成する工程と、
    　前記第２の樹脂層を剥離する工程と、
    　前記第２の金属下地層および前記第３の金属層を第３の樹脂層で被覆する工程と、
    　前記第２の金属層を前記第２の絶縁層の一の面側からソフトエッチングにより所定位置まで除去してポストを形成する工程と、
    　前記ポストの頂部に半田バンプを形成する工程と、
    　前記半田バンプを第４の樹脂層で被覆する工程と、
    　前記第３の樹脂層を除去する工程と、前記第２の樹脂層で被覆されていた部分の前記第２の金属下地層を除去し、配線パターンの残り部分を形成する工程と、
    　前記第４の樹脂層を除去する工程と、
    　前記配線パターンの残り部分の所定位置を第３の絶縁層で被覆する工程と、
    　を有することを特徴とする配線基板の製造方法。
  12. 　第２の絶縁層の所定位置に貫通孔を形成する工程と、
    　前記第２の絶縁層の一面にキャリアを貼付する工程と、
    　前記第２の絶縁層の他の面に配線パターンの一部を形成し、前記貫通孔に金属層を形成する工程と、
    　前記配線パターンの一部を被覆する第１の絶縁層を形成する工程と、
    　前記第１の絶縁層の所定位置に前記配線パターンの一部が露出するまで第２の貫通孔を形成する工程と、
    　配線パターンの残り部分を形成する工程と、
    　を有することを特徴とする配線基板の製造方法。
  13. 　貫通電極を有する複数枚の半導体チップを、請求項１～９のいずれか一項に記載の配線基板上に積層したことを特徴とする半導体装置。
  14. 　複数枚の半導体チップを、１枚ごとに、請求項１～９のいずれか１項に記載の配線基板に実装したことを特徴とする半導体装置。
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