JP6625660B2 - 二層化された誘電体構造を有するパッケージ - Google Patents

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Description

本開示の実施形態は、概して集積回路（ＩＣ）アセンブリ用の材料の分野に関し、より具体的には多層パッケージに関する。
高周波伝送を用いる集積回路で信号インテグリティを維持するために、一部の集積回路は、低い誘電損失を有するエレクトロニクス基板誘電体材料を使用している。しかしながら、低誘電損失材料は、ビアのレーザ穿孔に対して、及び残渣若しくはデブリのデスミア処理に対して、より抵抗を示す傾向がある。これらの問題に対処するための以前のアプローチは、典型的に、新たな設備投資又は大いに低減された基板処理スループットを必要としていた。
添付の図面とともに以下の詳細な説明を参照することにより実施形態がたやすく理解されることになる。ここでの説明を容易にするため、同様の構成要素は似通った参照符号で指し示す。実施形態は、添付の図面の図への限定としてではなく、例として示されるものである。
一部の実施形態に従った集積回路（ＩＣ）アセンブリの一例の側断面図を模式的に示している。 一部の実施形態に従った誘電体フィルム構造の側断面図を模式的に例示している。 一部の実施形態に従った、ダイと結合された多層パッケージアセンブリの側断面図を模式的に例示している。 一部の実施形態に従った、様々な製造段階における多層パッケージアセンブリの側断面図を模式的に例示している。 一部の実施形態に従った、多層パッケージアセンブリを製造する方法のフロー図を模式的に例示している。 一部の実施形態に従った、誘電体フィルム構造を製造するための同時コーティングシステムを模式的に例示している。 一部の実施形態に従った、誘電体フィルム構造を製造するための直列コーティングシステムを模式的に例示している。 一部の実施形態に従った、誘電体フィルム構造を製造するためのラミネーションシステムを模式的に例示している。 一部の実施形態に従った、ここに記載される二層誘電体構造を有する多層パッケージアセンブリを含むコンピューティング装置を模式的に例示している。
本開示の一部の実施形態は、二層化された誘電体構造を有する多層パッケージ、並びに関連する技術及び構成を記述する。以下の記載においては、当業者が自身の仕事の内容を他の当業者に伝えるために一般に使用する用語を用いて、例示の実装例の様々な態様が説明される。しかしながら、当業者に明らかなように、本開示の実施形態は、記載される態様のうちの一部のみを用いて実施されてもよい。例示の実装例の完全なる理解を提供するために、説明目的で、具体的な数、材料及び構成が説明される。しかしながら、当業者に明らかなように、本開示の実施形態はそのような具体的な詳細事項を用いずに実施されてもよい。また、例示の実装例を不明瞭にしないよう、周知の機構は省略あるいは単純化されている。
以下の詳細な説明では、その一部を形成する添付の図面を参照する。図面においては、全体を通して同様の部分は似通った参照符号で指し示され、また、本開示に係る事項が実施され得る実施形態が例として示される。理解されるべきことには、他の実施形態が使用されてもよく、構造的又は論理的な変更が、本開示の範囲を逸脱することなく為され得る。本開示の目的では、“Ａ及び／又はＢ”なる言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的では、フレーズ“Ａ、Ｂ、及び／又はＣ”は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。
本明細書は、例えば、頂部／底部、内／外、上／下、及びこれらに類するものなど、視点に基づく記述を使用することがある。そのような記述は、単に説明を容易にするために使用されるものであり、ここに記載される実施形態の適用を特定の向きに限定することを意図するものではない。
本明細書は、“一実施形態において”、又は“実施形態において”、又は“一部の実施形態において”なる言い回しを使用することがあるが、これらは各々、同じ又は異なる実施形態の１つ以上を指すものであるとし得る。また、“有する”、“含む”、“持つ”、及びこれらに類する用語は、本開示の実施形態に関して使用されるとき、同義語である。
用語“と結合される”、及びその派生語が、ここで使用されることがある。“結合される”は、２つ以上の要素が直接的に、物理的又は電気的に接触していることを意味し得る。しかしながら、“結合される”はまた、２つ以上の要素が、なおも互いに協働あるいは相互作用しながら互いに間接的にコンタクトをとることを意味することもあり、また、互いに結合されると言われる要素間に１つ以上のその他の要素が結合又は接続されることを意味することもある。
図１は、一部の実施形態に従った集積回路（ＩＣ）アセンブリ１００の一例の側断面図を模式的に示している。一部の実施形態において、ＩＣパッケージアセンブリ１００は、パッケージアセンブリ１２１（“パッケージ基板”として参照されるときもある）と電気的且つ／或いは物理的に結合された１つ以上のダイ（以下、“ダイ１０２”）を含み得る。一部の実施形態において、パッケージアセンブリ１２１は、回路ボード１２２と電気的に結合され得る。
ダイ１０２は、相補型金属−酸化膜−半導体（ＣＭＯＳ）デバイスを形成することに関して使用されている例えば薄膜堆積、リソグラフィ、エッチング、及びこれらに類するものなどの半導体製造技術を用いて半導体材料（例えば、シリコン）から作製されるディスクリート（個別）プロダクトを表し得る。一部の実施形態において、ダイ１０２は、無線周波数（ＲＦ）ダイであるか、それを含むか、又はその一部であり得る。他の実施形態において、ダイは、プロセッサ、メモリ、システム・オン・チップ（ＳｏＣ）、又はＡＳＩＣであるか、それを含むか、又はその一部であり得る。
一部の実施形態において、ダイ１０２とパッケージアセンブリ１２１との接着を促進するため、及び／又はそれらの機構を保護するために、ダイ１０２とパッケージアセンブリ１２１との間にアンダーフィル材料１０８（“封入材”として参照されるときもある）を配され得る。アンダーフィル材料１０８は、電気絶縁材料からなり得るとともに、ダイ１０２及び／又はダイレベルインターコネクト構造１０６の少なくとも一部を封入し得る。一部の実施形態において、アンダーフィル材料１０８は、ダイレベルインターコネクト構造１０６と直に接触し得る。
ダイ１０２は、例えば、図示されるようにフリップチップ構成でパッケージアセンブリ１２１と直に結合されることを含め、多様な好適構成に従ってパッケージアセンブリ１２１に取り付けられることができる。フリップチップ構成では、能動回路を含むダイ１０２のアクティブ面Ｓ１が、ダイ１０２をパッケージアセンブリ１２１に電気的にも結合し得る例えばバンプ、ピラー又はその他の好適構造などのダイレベルインターコネクト構造１０６を用いて、パッケージアセンブリ１２１の表面に取り付けられる。ダイ１０２のアクティブ面Ｓ１はトランジスタデバイスを含むことができ、アクティブ面Ｓ１の反対側に非アクティブ面Ｓ２が配され得る。
ダイ１０２は、一般に、半導体基板１０２ａと、１つ以上のデバイス層（以下、“デバイス層１０２ｂ”）と、１つ以上のインターコネクト層（以下、“インターコネクト層１０２ｃ”）とを含み得る。半導体基板１０２ａは、一部の実施形態において、例えばシリコンなどのバルク半導体材料から実質的に構成され得る。デバイス層１０２ｂは、半導体基板１０２ａ上の、例えばトランジスタデバイスなどの能動デバイスが形成される領域を表し得る。デバイス層１０２ｂは、例えば、トランジスタデバイスのチャネルボディ及び／又はソース／ドレイン領域などの構造を含み得る。インターコネクト層１０２ｃは、デバイス層１０２ｂ内の能動デバイスへ又はから電気信号をルーティングするように構成されたインターコネクト構造を含み得る。例えば、インターコネクト層１０２ｃは、電気的な経路付け（ルーティング）及び／又は接触（コンタクト）を提供するためのトレンチ及び／又はビアを含み得る。
一部の実施形態において、ダイレベルインターコネクト構造１０６は、ダイ１０２とその他の電気デバイスとの間で電気信号をルーティングするように構成され得る。電気信号は、例えば、ダイ１０２の動作に関連して使用される入力／出力（Ｉ／Ｏ）信号及び／又は電源／グランド信号を含み得る。
一部の実施形態において、パッケージアセンブリ１２１は、無線通信のための集積コンポーネントを有する多層パッケージアセンブリを含み得る。無線通信は、例えば、ポータブル装置及び／又はワイヤレスディスプレイ間の短距離無線データ転送、又はピア装置間の高速無線通信を含み得る。一部の実施形態において、パッケージアセンブリ１２１は、１つ以上の二層誘電体構造１２３を含み得る。例えば、一部の実施形態において、パッケージアセンブリ１２１は、図２−９に関連して記載されるような１つ以上の二層誘電体構造を含む多層パッケージアセンブリとし得る。
パッケージアセンブリ１２１は、ダイ１０２へ又はから電気信号をルーティングするように構成された、例えばトレース、パッド、スルーホール、ビア、又はラインなどの、電気ルーティング機構（図１には図示せず）を含み得る。例えば、パッケージアセンブリ１２１は、パッケージアセンブリと集積されている無線通信用コンポーネントとダイ１０２との間、又はダイ１０２と回路ボード１２２との間、又はパッケージアセンブリ１２１と結合される別の電気コンポーネント（例えば、別のダイ、インターポーザ、無線通信用コンポーネント、等々）とダイ１０２との間で電気信号をルーティングするように構成され得る。
回路ボード１２２は、例えばエポキシラミネートなどの電気絶縁材料で構成されるプリント回路基板（ＰＣＢ）とし得る。例えば、回路ボード１２２は、ポリテトラフルオロエチレン、例えばＦＲ−４（Flame Retardant ４）、ＦＲ−１、コットン紙などのフェノール系コットン紙材料、例えばＣＥＭ−１若しくはＣＥＭ−３などのエポキシ材料、又は、エポキシ樹脂プリプレグ材を用いて重ね合わされた織ガラス材、などの材料からなる電気絶縁層を含み得る。回路ボード１２２を通じてダイ１０２の電気信号をルーティングするために、これらの電気絶縁層中に、例えばトレース、トレンチ又はビアなどのインターコネクト構造（図示せず）が形成され得る。回路ボード１２２は、他の実施形態において、その他の好適材料で構成されてもよい。一部の実施形態において、回路ボード１２２は、コンピューティング装置内のマザーボード又はその他のＰＣＢ（例えば、図９のＰＣＢ９４２）とし得る。
パッケージアセンブリ１２１と回路ボード１２２との間で電気信号を更にルーティングするように構成される対応するはんだジョイントを形成するよう、例えばはんだボール１１２などのパッケージレベルインターコネクトが、パッケージアセンブリ１２１及び／又は回路ボード１２２と結合され得る。他の実施形態において、パッケージアセンブリ１２１を回路ボード１２２に物理的且つ／或いは電気的に接続するためのその他の好適技術が使用されてもよい。
ＩＣアセンブリ１００は、他の実施形態において、例えば、フリップチップ及び／又はワイヤボンディング構成、インターポーザ、システム・イン・パッケージ（ＳｉＰ）及び／又はパッケージ・オン・パッケージ（ＰｏＰ）構成を含むマルチチップパッケージ構成の好適な組み合わせを含め、多様な他の好適構成を含んでいてもよい。一部の実施形態において、ダイ１０２とＩＣパッケージアセンブリ１００のその他のコンポーネントとの間で電気信号をルーティングするための他の好適技術が使用されてもよい。
図２は、一部の実施形態に従った誘電体フィルム構造２００の側断面図を模式的に例示している。様々な実施形態によれば、誘電体フィルム構造２００は、第１の誘電体層２０４及び第２の誘電体層２０６を有する二層化された誘電体構造とし得る誘電体構造２０２を含み得る。一部の実施形態において、第１の誘電体層２０４は誘電体構造２０２の底部層として参照されることがあり、第２の誘電体層２０６は誘電体構造２０２の頂部として参照されることがある。様々な実施形態において、犠牲カバーフィルム２０８が第１の誘電体層２０４を覆ってもよく、キャリアフィルム２１０が第２の誘電体層２０６と結合されてもよい。様々な実施形態において、犠牲カバーフィルム２０８は、例えばポリプロピレン（ＰＰ）などの材料で形成されることができ、キャリアフィルム２１０は、例えばポリエステル（例えば、ポリエチレンテレフタレート（ＰＥＴ））などの材料で形成されることができる。第１の誘電体層２０４及び第２の誘電体層２０６は、様々な実施形態において、ビルドアップ材料とし得る。
第１の誘電体層２０４は、第１の面２０５と、第１の面とは反対側の第２の面２０７とを有し、第１の誘電体層２０４の第１の面と第２の面との間の距離が、第１の厚さＴ１を規定する。第２の誘電体層２０６は、第１の面２０９と、第１の面とは反対側の第２の面２１１とを有し、第２の誘電体層２０６の第１の面と第２の面との間の距離が、第２の厚さＴ２を規定する。一部の実施形態において、第１の誘電体層２０４の第１の面２０５が、第２の誘電体層２０６の第２の面２１１と結合される。第１の誘電体層２０４の第１の厚さＴ１は、様々な実施形態において、およそ３ミクロン（マイクロメートル）とし得る。第１の厚さＴ１は、様々な実施形態において５ミクロン以下とすることができ、一部の実施形態において、１ミクロン以上から５ミクロン以下の範囲とし得る。第２の誘電体層２０６の第２の厚さＴ２は、一部の実施形態において、７ミクロンよりも大きいとし得る。一部の実施形態において、第１の厚さＴ１又は第２の厚さＴ２は、これらの値又は範囲とは異なっていてもよい。
一部の実施形態において、第２の誘電体層２０６は、１ギガヘルツ以上から５０ギガヘルツ以下の周波数範囲での動作のために、０．００３よりも小さい誘電正接を有する低損失誘電体層とし得る。第２の誘電体層２０６は、様々な実施形態において、１ギガヘルツ以上から５０ギガヘルツ以下の周波数範囲での動作のために、２以上から８以下の範囲内の誘電率ｋを有し得る。第１の誘電体層２０４は、１ギガヘルツ以上から５０ギガヘルツ以下の周波数範囲での動作のために、０．００５よりも大きい誘電正接を有する誘電体層とし得る。第１の誘電体層２０４は、様々な実施形態において、１ギガヘルツ以上から５０ギガヘルツ以下の周波数範囲での動作のために、２以上から８以下の範囲内の誘電率ｋを有し得る。一部の実施形態において、誘電正接は、空洞共振器摂動法を使用して決定され得る。
一部の実施形態において、第１の誘電体層２０４は、第１のタイプのポリマー又はオリゴマーから形成されることができ、あるいは１つ以上のポリマー及び／又は１つ以上のオリゴマーを有する第１の混合物から形成されてもよい。一部の実施形態において、第２の誘電体層２０６は、第２のタイプのポリマー又はオリゴマーから形成されることができ、あるいは１つ以上のポリマー及び／又は１つ以上のオリゴマーを有する第２の混合物から形成されてもよい。一部の実施形態において、第１の誘電体層２０４の（１つ以上の）ポリマー及び／又は（１つ以上の）オリゴマーは、第１の組の分子（第１の分子セット）で形成され、第２の誘電体層２０６の（１つ以上の）ポリマー及び／又は（１つ以上の）オリゴマーは、第２の組の分子（第２の分子セット）で形成される。一部の実施形態において、第１の誘電体層２０４は、第２の誘電体層２０６よりも極性の材料で形成され得る。一部の実施形態において、第１の分子セット内の分子は、第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有し得る。一部の実施形態において、第１及び／又は第２の分子セット内の分子は、ポリマー及び／又はオリゴマーの個々のモノマー分子とし得る。例えば、第１の誘電体層２０４は、アミド、酸、又はアルコール系ポリマーで形成され、第２の誘電体層２０６は、エステル、オレフィン、エーテル、フェニレン、又はフェニレンオキシド系ポリマーで形成され得る。一部の実施形態において、例えば、第１の誘電体層２０４はポリビニルアルコール、又はポリアミドで形成され、第２の誘電体層２０６はポリオレフィン、ポリイミド、又はポリフェニレンオキシドで形成され得る。一部の実施形態において、第１の誘電体層２０４の、より大きな極性は、デスミアプロセスにおける樹脂又はデブリの除去を容易にし得る。一部の実施形態において、第１の誘電体層２０４は、第２の誘電体層２０６との組み合わせで、単層の低損失誘電体構造と比較してレーザ穿孔プロセス中のエネルギーの吸収を増大させ、誘電体構造２０２内のマイクロビア開口の作製に要する時間又はエネルギーを低減させ得る。一部の実施形態において、第２の誘電体層２０６の第２の厚さＴ２に対して薄い第１の誘電体層２０４の第１の厚さＴ１は、誘電体構造２０２の望ましい全体的な電気的性能及び誘電損失特性を維持し得る。
一部の実施形態において、誘電体フィルム構造２００は、例えば図６−８に関して記述されるものなどの、同時コーティングシステム、直列（タンデム）コーティングシステム、又はラミネーションシステムを使用することによってなど、様々なシステム及び方法を使用して製造され得る。
図３は、様々な実施形態に従った、ダイ３０２と結合されたパッケージアセンブリ３０８を含むＩＣアセンブリ３００の側断面図を模式的に例示している。一部の実施形態において、インターコネクト構造３０６が、ダイ３０２をパッケージアセンブリ３０８に結合し得る。パッケージアセンブリ３０８は、図１に関して記述されたパッケージアセンブリ１２１の一実装例とし得る。一部の実施形態において、パッケージアセンブリ３０８は、Ｄ１、Ｄ２、及びＤ３として示される複数の誘電体構造３０９を含む多層パッケージアセンブリとし得る。これらの誘電体構造３０９は、例えば図２に関して記述された誘電体構造２０２などの二層誘電体構造とし得る。様々な実施形態において、これらの誘電体構造３０９は各々、第１の誘電体層２０４に関して記述されたように形成され得る第１の誘電体層３１２と、第２の誘電体層２０６に関して記述されたように形成され得る第２の誘電体層３１４とを含み得る。
様々な実施形態において、パッケージアセンブリ３０８は、パッケージアセンブリ３０８の最も外側の表面に形成された１つ以上のソルダーマスク層３１０、３３０を含み得る。該１つ以上のソルダーマスク層３１０、３３０は、例えば第１の金属層３１６及び／又は第４の金属層３２２のラインなどのパッケージアセンブリ３０８の導電機構と結合されたパッド間の電気接続（例えば、はんだバンプ、ピラー、又はボール）の形成を可能にする開口を有し得る。パッドは、例えばダイ（例えば、図１のダイ１０２）又はその他の電気アセンブリを受けるように構成され得る。一部の実施形態において、これら１つ以上のソルダーマスク層３１０、３３０は、パッケージアセンブリの無線通信の周波数における損失を低減するために、例えば液晶ポリマー（ＬＣＰ）又はそれに類する材料などの低損失誘電体材料からなり得る。一部の実施形態において、これら１つ以上のソルダーマスク層３１０、３３０は各々、約２５ミクロンの厚さを有し得る。これら１つ以上のソルダーマスク層３１０、３３０は、他の好適厚さを有していてもよく、及び／又は、他の実施形態において、例えばソルダーレジスト材料などの他の好適材料からなっていてもよい。一部の実施形態において、ソルダーマスク層３１０、３３０のうちの１つ以上が、例えば図２に関して記述されたものなどの二層誘電体構造で形成され得る。
一部の実施形態において、誘電体構造Ｄ１の第１の誘電体層３１２が、第１の金属層３１６の第１の面３３２と結合され、誘電体構造Ｄ１の第２の誘電体層３１４が、第２の金属層３１８の第１の面３３４と結合され得る。第２の金属層３１８の第２の面３３６が、第２の誘電体構造Ｄ２の第１の誘電体層３１２と結合され、第３の金属層３２０の第１の面３３８が、誘電体構造Ｄ２の第２の誘電体層３１４と結合され得る。第３の金属層３２０の第２の面３４０が、誘電体構造Ｄ３の第１の誘電体層３１２と結合され、第４の金属層３２２の第１の面３４２が、誘電体構造Ｄ３の第２の誘電体層３１４と結合され得る。第４の金属層３２２の第２の面３４４がソルダーマスク層３３０と結合され、第１の金属層３１６の第２の面３４６がソルダーマスク層３１０と結合され得る。一部の実施形態において、第１の金属層３１６、第２の金属層３１８、第３の金属層３２０、又は第４の金属層３２２のうちの１つ以上は、アンテナ層、及び／又は、例えば電力送達などの低周波（ＬＦ）信号、制御信号、クロック信号、リセット信号、及びこれらに類するものなどのためのルーティングを提供し得る。一部の実施形態において、これらの金属層のうちの１つ以上は、無線周波数（ＲＦ）グランドプレーンを提供することができ、又はＲＦ信号をルーティングすることができる。
一部の実施形態において、第１の金属層３１６の少なくとも一部が第２の金属層３１８の少なくとも一部と電気的に結合され得るように、誘電体構造Ｄ１を貫いて第１のビア３２４が延在する。様々な実施形態において、第２の金属層３１８の少なくとも一部が第３の金属層３２０の少なくとも一部と電気的に結合され得るように、誘電体構造Ｄ２を貫いて第２のビア３２６が延在し得る。様々な実施形態において、第３の金属層３２０の少なくとも一部が第４の金属層３２２の少なくとも一部と電気的に結合され得るように、誘電体構造Ｄ３を貫いて第３のビア３２８が延在し得る。一部の実施形態において、インターコネクト３０６は、ダイ３０２及び第４の金属層３２２と結合され得る。一部の実施形態において、第３のビア３２８は、インターコネクト３０６のうちの１つ以上と電気的に結合され得る。一部の実施形態において、第１のビア３２４、第２のビア３２６、又は第３のビア３２８のうちの１つ以上は、１５０ミクロン以下の最大直径を有するマイクロビアとし得る。
一部の実施形態において、より多数又は少数の誘電体構造３０９、金属層、ソルダーマスク層、インターコネクト構造、又はビアが使用され得る。
図４は、様々な実施形態に従った、様々な製造段階における多層パッケージアセンブリ４００の側断面図を模式的に例示している。誘電体フィルム構造４０２が金属被覆コア４０４に結合されることで、多層パッケージアセンブリ４０６が作り出され得る。一部の実施形態において、誘電体フィルム構造４０２は、図２に関して記述された誘電体フィルム構造２００の形態をとり得る。誘電体フィルム構造４０２は、第１の誘電体層４０８及び第２の誘電体層４１０を有する二層化された誘電体構造Ｄ１を含み得る。誘電体構造Ｄ１は、例えば、図２の誘電体構造２０２に関して記述されたものなどのようにして構築され得る。一部の実施形態において、誘電体フィルム構造４０２はまた、第１の誘電体層４０８を覆う犠牲カバーフィルムと、第２の誘電体層４１０と結合されたキャリアフィルム４１４とを含み得る。金属被覆コア４０４は、第１の金属層４１８と結合されたコア４１６を含み得る。一部の実施形態において、コア４１６はまた、更なる金属層４２０とも結合され得る。コア４１６は、例えば、ガラス（フィラー、クロス、ファイバ、等々）を有するＬＣＰなどの液晶ポリマー（ＬＣＰ）派生物若しくはプリプレグ材、ポリエーテルエーテルケトン（ＰＥＥＫ）、又は例えば味の素ビルドアップフィルム（ＡＢＦ）のエポキシ系材料などのビルドアップ層材料などの、低損失誘電特性を持つコア状材料で形成されることができ、一部の実施形態において、これらが他の強化材料で強化されてもよい。
一部の実施形態において、犠牲カバーフィルム４１２が除去され、そして、第１の誘電体層４０８が第１の金属層４１８と結合されることで、キャリアフィルム４１４が除去された後に多層パッケージアセンブリ４０６が生み出される。一部の実施形態において、多層パッケージアセンブリ４００は、コア４１６及び更なる金属層４２０が存在せずに第１の誘電体層４０８が例えば第１の金属層４１８などの金属層と結合された、コアレスパッケージアセンブリであってもよい。
一部の実施形態において、レーザ穿孔プロセスを用いて二層誘電体構造Ｄ１を貫く穴を開けることによって、第１階層ビア開口４２４が形成されて、多層パッケージアセンブリ４２２が生み出され得る。第１階層ビア開口４２４内に、典型的に残渣４２８が残ることになる。残渣４２８は、例えば、主として第１の誘電体層４０８からの樹脂又はデブリを含み得る。デスミアプロセスを用いて残渣４２８を除去することで、多層パッケージアセンブリ４３０が生み出され得る。多層パッケージアセンブリ４３０は、もはや、デスミア処理された第１階層ビア開口４３２を含んでおり、それ故に、デスミア処理された第１階層ビア開口４３２の底で、第１の金属層４１８の部分が露出され得る。デスミア処理された第１階層ビア開口４３２の中に、めっきプロセスを用いて例えば銅などの金属を堆積して、第２の金属層４３８及び第１階層ビア４４０を形成することで、多層パッケージアセンブリ４３６が生み出され得る。
一部の実施形態において、例えば、第２の二層誘電体構造Ｄ２を第２の金属層４３８に結合し、それに続いて、第２階層ビア開口を形成し、第２階層ビア開口をデスミア処理し、そして、金属めっきプロセスを実行することなどによって、更なる層を多層パッケージアセンブリ４００に追加することで、多層パッケージアセンブリ４４４が生み出され得る。一部の実施形態において、第２の二層誘電体構造Ｄ２は、第２の誘電体層４４８と結合された第１の誘電体層４４６を含むことができ、これらは、それぞれ、第１の誘電体層２０４及び第２の誘電体層２０６と同様の手法で構築され得る。様々な実施形態において、めっきプロセスを用いて、第３の金属層４５０及び第２階層ビア４５２を与え得る。多層パッケージアセンブリ４４４は、ダイを多層パッケージアセンブリ４４４に電気的に結合する例えばバンプ又はピラーなどのダイレベルインターコネクトを用いるなどの好適技術を用いて、例えば図１に関して記述されたダイ１０２などのダイと結合され得る。
図５は、様々な実施形態に従った、多層パッケージアセンブリ（例えば、図３のパッケージアセンブリ３０８又は図４の多層パッケージアセンブリ４４４）を製造する方法５００のフロー図を模式的に例示している。方法５００は、図２−３に関連して記述された技術に適合し得るものであり、その逆もまた然りである。
ブロック５０２にて、二層誘電体構造が用意され得る。二層誘電体構造は、例えば図２に関して記述された誘電体構造２０２などの誘電体構造とし得る。ブロック５０４にて、誘電体構造が金属層と結合され得る。誘電体構造は、例えば、図４に関して記述された金属被覆コア４０４の第１の金属層４１８と結合され得る。ブロック５０６にて、誘電体構造内にビア用の開口が形成され得る。一部の実施形態において、開口は、例えば、ＣＯ２レーザ穿孔プロセスによって形成されるマイクロビア用のものとし得る。様々な実施形態において、その他のプロセスを用いて開口を作り出してもよい。ブロック５０８にて、開口がデスミア処理され得る。ブロック５１０にて、開口を充填するように金属が堆積され得る。一部の実施形態において、金属は、別の金属層をも作り出し得るめっきプロセスで堆積され得る。決定ブロック５１２にて、多層パッケージアセンブリに更なる二層誘電体が追加されるべきかが決定され得る。決定ブロック５１２で更なる二層誘電体が追加されるべきと決定された場合、方法５００はブロック５０２に戻り得る。決定ブロック５１２で更なる二層誘電体は追加されないと判定された場合、方法５００はブロック５１４へと続き、多層パッケージアセンブリが完成され、あるいは更なる製造処理が実行され得る。
一部の実施形態において、ブロック５１４で様々なプロセスが実行され得る。例えば、一部の実施形態において、多層パッケージアセンブリの１つ以上の外側層にソルダーマスク層が形成され、外側金属層上にパッドが形成され、パッドを露出させるように開口が形成され、例えば金表面仕上げプロセスなどの表面仕上げプロセスが実行され、且つ／或いは、例えばパッドを使用するによってなどで１つ以上のダイが多層パッケージアセンブリと結合され得る。
図６は、様々な実施形態に従った、例えば図２に関して記述された誘電体フィルム構造２００などの誘電体フィルム構造を製造するための同時コーティングシステム６００を模式的に例示している。同時コーティングシステム６００は、例えばポリエステル（例えば、ＰＥＴ）キャリアフィルムを保持し得るキャリアフィルムロール６０２を含み得る。キャリアフィルムは、例えば第２の誘電体層２０６などの低損失誘電体層をキャリアフィルム上に付着させ得る第１のコーティングヘッド６０４を通り過ぎるように送られ得る。キャリアフィルムは、次いで、例えば第１の誘電体層２０４などの、レーザ穿孔及びスミア除去に合わせて工学設計された誘電体層を低損失誘電体層上に付着させ得る第２のコーティングヘッド６０６を通り過ぎるように送られ得る。次いで、これら２つの付着された誘電体層を備えたキャリアフィルムが乾燥機６０８を通り過ぎるように送られることで、これらの誘電体層がともに乾燥され、それらをキャリアフィルムに接合し得る。次いで、乾燥された誘電体層及びキャリアフィルムが、犠牲カバーフィルムロール６１０から送られる例えばポリプロピレン（ＰＰ）などの犠牲カバーフィルムでカバーされ、カバーされた誘電体フィルム構造が収集ロール６１２上に収集され得る。収集ロール６１２は、例えば誘電体フィルム構造２００などの誘電体フィルム構造を収集し得る。
図７は、様々な実施形態に従った、例えば誘電体フィルム構造２００などの誘電体フィルム構造を製造するための直列（タンデム）コーティングシステムを模式的に例示している。直列コーティングシステム７００は、例えばＰＥＴキャリアフィルムを保持し得るキャリアフィルムロール７０２を含み得る。キャリアフィルムは、例えば第２の誘電体層２０６などの低損失誘電体層をキャリアフィルム上に付着させるために使用され得る第１のコーティングヘッド７０４を通り過ぎるように送られ得る。フィルムは、次いで、第１の乾燥機７０８を通り過ぎるように送られ、第１のコーティングヘッド７０４によって付着された低損失誘電体層が乾燥され得る。フィルムは、次いで、例えば第１の誘電体層２０４などの、レーザ穿孔及びスミア除去に合わせて選択された誘電体層を低損失誘電体層上に付着させ得る第２のコーティングヘッド７１０を通り過ぎるように送られ得る。次いで、これら２つの付着された層を備えたキャリアフィルムが、第２の乾燥機７１２を通り過ぎるように送られ、第２のコーティングヘッド７１０によって塗布された誘電体層が乾燥され得る。次いで、乾燥された誘電体層及びキャリアフィルムが、犠牲カバーフィルム（例えば、犠牲カバーフィルムロール７１４から送られるＰＰなど）でカバーされ、カバーされた誘電体フィルム構造が収集ロール７１６上に収集され得る。収集ロール７１６は、例えば誘電体フィルム構造２００などの誘電体フィルム構造を収集し得る。
図８は、様々な実施形態に従った、例えば誘電体フィルム構造２００などの誘電体フィルム構造を製造するためのラミネーションシステム８００を模式的に例示している。ラミネーションシステム８００は、低損失誘電体層を付着させる頂部層コーティングシステム８０２と、レーザ穿孔及びスミア除去に合わせて設計された誘電体層を付着させる底部層コーティングシステム８０４と、これらの誘電体層を一緒にラミネートするラミネータ８０６とを含み得る。
一部の実施形態において、頂部層コーティングシステム８０２は、例えばＰＥＴキャリアフィルムを保持し得る第１のキャリアフィルムロール８０８を含み得る。このキャリアフィルムは、例えば第２の誘電体層２０６などの低損失誘電体層を当該キャリアフィルム上に付着させるために使用され得る第１のコーティングヘッド８１０を通り過ぎるように送られ得る。このフィルムは、次いで、第１の乾燥機８１２を通り過ぎるように送られ、第１のコーティングヘッド８１０によって付着された低損失誘電体層が乾燥され得る。乾燥された低損失誘電体層を備えたキャリアフィルムは、次いで、例えば第１の犠牲フィルムロール８１４から送られるＰＰなどの犠牲カバーフィルムでカバーされ、カバーされた低損失誘電体フィルム構造が第１の収集ロール８１６上に収集され得る。
一部の実施形態において、底部層コーティングシステム８０４は、例えばＰＥＴキャリアフィルムを保持し得る第２のキャリアフィルムロール８１８を含み得る。このキャリアフィルムは、例えば第１の誘電体層２０４などの、レーザ穿孔及びスミア除去に合わせて選択された誘電体層を当該キャリアフィルム上に付着させるために使用され得る第２のコーティングヘッド８２０を通り過ぎるように送られ得る。このフィルムは、次いで、第２の乾燥機８２２を通り過ぎるように送られ、第２のコーティングヘッド８２０によって付着された誘電体層が乾燥され得る。この乾燥された誘電体層を備えたキャリアフィルムは、次いで、例えば第２の犠牲フィルムロール８２４から送られるＰＰなどの犠牲フィルムでカバーされ、カバーされた誘電体フィルム構造が第２の収集ロール８２６上に収集され得る。
一部の実施形態において、ラミネータ８０６は、底部層ロール８２８からの第１の誘電体フィルム及び頂部層ロール８３０からの第２の誘電体フィルムを、ラミネーション装置を通じて送り得る。様々な実施形態において、底部層ロール８２８は、例えば第２の収集ロール８２６上に収集されたものなどの誘電体フィルム構造を含むことができ、頂部層ロール８３０は、例えば第１の収集ロール８１６上に収集されたものなどの誘電体フィルム構造を含むことができる。これらの誘電体フィルム層がラミネーション装置によってともにラミネートされる前に、これらの誘電フィルム層から犠牲フィルム層が除去され得る。一部の実施形態において、追加の装置が、ラミネートされた誘電体フィルム構造が第３の収集ロール８３２上に収集される前の、底部層からのキャリアフィルムの除去、及び底部層への犠牲カバーフィルムの貼り付けを容易にし得る。第３の収集ロール８３２は、例えば誘電体フィルム構造２００などの誘電体フィルム構造を収集し得る。
本開示の実施形態は、所望のように構成するのに適した如何なるハードウェア及び／又はソフトウェアを用いてシステムに実装されてもよい。図９は、一部の実施形態に従った、
ここに記載された二層誘電体構造（例えば、図１、３、又は４のパッケージアセンブリ１２１、３０８、４３６、又は４４４）を有する多層パッケージアセンブリ９０１を含むコンピューティング装置９００の一例を模式的に示している。パッケージアセンブリ９０１は、例えば誘電体構造２０２などの二層誘電体構造を有する基板９０４を含み得る。基板９０４は、例えば図１に関して記述されたダイ１０２と同様とし得るダイ９０２と結合され得る。一部の実施形態において、ダイ９０２は、コンピューティング装置９００のプロセッサを含み得る。一部の実施形態において、用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも指し得る。プロセッサは、様々な実施形態において、１つ以上の処理コアを含み得る。
一部の実施形態において、少なくとも１つの通信チップ９０６が、パッケージアセンブリ９０１と物理的且つ電気的に結合され得る。一部の実施形態において、通信チップ９０６は、パッケージアセンブリ９０１の一部とし得る（例えば、パッケージアセンブリ９０１のビルドアップ層の上の又はそれに埋め込まれた更なるダイとして）。様々な実施形態において、コンピューティング装置９００は、一部の実施形態ではハウジング９０８内にあるとし得る例えばプリント回路基板（ＰＣＢ）９４２などのボードを含み得る。一部の実施形態において、このボードはマザーボードとし得る。パッケージアセンブリ９０１又は通信チップ９０６は、一部の実施形態において、ＰＣＢ９４２上に配置されてもよい。コンピューティング装置９００の様々なコンポーネントは、一部の実施形態において、ＰＣＢ９４２の使用なしで互いに結合されてもよい。
コンピューティング装置９００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、ＰＣＢ９４２に物理的又は電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、“ＤＲＡＭ”としても参照されるダイナミックランダムアクセスメモリ９０９）、不揮発性メモリ（例えば、“ＲＯＭ” としても参照される読み出し専用メモリ９１０）、フラッシュメモリ（“ＦＬＡＳＨ”）９１２、入力／出力コントローラ９１４、デジタル信号プロセッサ（図示せず）、暗号プロセッサ（図示せず）、グラフィックスプロセッサ９１６、１つ以上のアンテナ９１８、ディスプレイ（図示せず）、タッチスクリーンディスプレイ９２０、タッチスクリーンコントローラ９２２、バッテリー９２４、オーディオコーデック（図示せず）、ビデオコーディック（図示せず）、チップセット（図示せず）、電力増幅器（図示せず）、グローバルポジショニングシステム（“ＧＰＳ”）デバイス９２８、方位計９４０、加速度計（図示せず）、ジャイロスコープ（図示せず）、スピーカ９３２、カメラ９３４、又は大容量記憶装置（例えば、ハードディスクドライブ、ソリッドステートドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々）（図示せず）を含み得る。一部の実施形態において、システム・オン・チップ（“ＳｏＣ”）を形成するように、様々なコンポーネントが他のコンポーネントとともに集積され得る。一部の実施形態において、例えばＤＲＡＭ９０９などの一部のコンポーネントが、パッケージアセンブリ９０１に埋め込まれてもよい。
通信チップ９０６は、コンピューティング装置９００への、及びそれからのデータの伝送のための無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ９０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、ＷｉＧｉｇ、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５補正）を含むＩＥＥＥ規格、ロングタームエボリューション（ＬＴＥ）プロジェクト及びその補正、更新及び／又は改正（例えば、アドバンストＬＴＥプロジェクト）、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（“３ＧＰＰ２”とも呼ばれている）、等々）を含む。ＩＥＥＥ８０２．１６準拠のブロードバンド・ワイヤレス・アクセス（ＢＷＡ）ネットワークは一般にＷｉＭＡＸネットワーク（ＷｉＭＡＸはワールドワイド・インターオペラビリティ・フォー・マイクロウェイブ・アクセスを表す頭文字である）と呼ばれており、これは、ＩＥＥＥ８０２．１６規格の適合性・相互運用性試験を合格した製品の証明マークとなっている。通信チップ９０６は、グローバル・システム・フォー・モバイル・コミュニケーション（ＧＳＭ（登録商標））、ジェネラル・パケット・ラジオ・サービス（ＧＰＲＳ）、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）、ハイ・スピード・パケット・アクセス（ＨＳＰＡ）、エボルブドＨＳＰＡ（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作してもよい。通信チップ９０６は、エンハンスト・データレート・フォー・ＧＳＭエボリューション（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥラジオ・アクセス・ネットワーク（ＧＥＲＡＮ）、ユニバーサル・テレストリアル・ラジオ・アクセス・ネットワーク（ＵＴＲＡＮ）、又はエボルブドＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作してもよい。通信チップ９０６は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタル・エンハンスト・コードレス・テレコミュニケーションズ（ＤＥＣＴ）、エボリューション・データ・オプティマイズド（ＥＶ−ＤＯ）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルに従って動作してもよい。通信チップ９０６は、他の実施形態において、その他の無線プロトコルに従って動作してもよい。
コンピューティング装置９００は複数の通信チップ９０６を含み得る。例えば、第１の通信チップ９０６は、例えばＷｉＧｉｇ、Ｗｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ９０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。
様々な実装例において、コンピューティング装置９００は、ラップトップ、ネットブック、ノートブック、ウルトラブック（登録商標）、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。コンピューティング装置９００は、一部の実施形態において、モバイルコンピューティング装置とし得る。更なる実装例において、コンピューティング装置９００は、データを処理するその他の如何なる電子装置であってもよい。
例
例１は、集積回路（ＩＣ）パッケージアセンブリであって、当該ＩＣパッケージアセンブリは、金属層と結合された誘電体構造を有し、前記誘電体構造は、第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層であり、当該第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、当該第１の誘電体層は第１の誘電正接を有する、第１の誘電体層と、第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層であり、当該第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、当該第２の誘電体層は第２の誘電正接を有する、第２の誘電体層とを含み、前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と結合され、前記金属層が前記第１の誘電体層の前記第２の面と結合され、前記第１の誘電正接は前記第２の誘電正接よりも大きく、前記第１の厚さは前記第２の厚さよりも小さい、ＩＣパッケージアセンブリを含み得る。
例２は、前記第１の厚さは、１ミクロン以上且つ５ミクロン以下である、例１の事項を含み得る。
例３は、前記第１の誘電体層は第１の分子セットで形成され、前記第２の誘電体層は第２の分子セットで形成され、且つ前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、例１乃至２の何れか一の事項を含み得る。
例４は、前記第１の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００５よりも大きい誘電正接を有する、例１乃至３の何れか一の事項を含み得る。
例５は、前記第２の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００３よりも小さい誘電正接を有する、例１乃至４の何れか一の事項を含み得る。
例６は、前記誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在するビア構造、を更に有する例１乃至５の何れか一の事項を含み得る。
例７は、前記金属層は第１の金属層であり、当該ＩＣパッケージアセンブリは更に、前記第２の誘電体層の前記第１の面と結合された第１の面を有する第２の金属層を有する、例１乃至６の何れか一の事項を含み得る。
例８は、前記誘電体構造は第１の誘電体構造であり、当該ＩＣパッケージアセンブリは更に第２の誘電体構造を有し、当該第２の誘電体構造は、第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層であり、当該第２の誘電体構造の当該第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、当該第２の誘電体構造の当該第１の誘電体層は第１の誘電正接を有する、第１の誘電体層と、第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層であり、当該第２の誘電体構造の当該第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、当該第２の誘電体構造の当該第２の誘電体層は第２の誘電正接を有する、第２の誘電体層とを含み、前記第２の誘電体構造の前記第１の誘電体層の前記第１の面が、前記第２の誘電体構造の前記第２の誘電体層の前記第２の面と結合され、前記第２の誘電体構造の前記第１の誘電体層の前記第２の面が、前記第２の金属層の第２の面と結合され、前記第２の誘電体構造の前記第１の誘電正接は、前記第２の誘電体構造の前記第２の誘電正接よりも大きく、且つ前記第２の誘電体構造の前記第１の厚さは、前記第２の誘電体構造の前記第２の厚さよりも小さい、例７の事項を含み得る。
例９は、前記ビア構造は、前記第１の誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在する第１のビア構造であり、且つ当該ＩＣパッケージアセンブリは更に、前記第２の誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在する第２のビア構造を有する、例８の事項を含み得る。
例１０は、前記第１のビア構造は、前記第２のビア構造と電気的に結合されている、例９の事項を含み得る。
例１１は、集積回路（ＩＣ）パッケージアセンブリを製造する方法であって、当該方法は、第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層を含む誘電体構造を設けることであり、該誘電体構造は第２の誘電体層を含み、該第２の誘電体層は、第１の面と該第１の面とは反対側の第２の面とを有する、設けることと、前記第１の誘電体層の前記第２の面に金属層を結合することとを有し、前記第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、前記第１の誘電体層は第１の誘電正接を有し、前記第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、前記第２の誘電体層は第２の誘電正接を有し、前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と結合され、前記第１の厚さは前記第２の厚さよりも小さく、且つ前記第１の誘電正接は前記第２の誘電正接よりも大きい、方法を含み得る。
例１２は、前記第１の誘電体層は、１ミクロン以上且つ５ミクロン以下の厚さを有する、１１の事項を含み得る。
例１３は、前記第１の誘電体層は第１の分子セットで形成され、前記第２の誘電体層は第２の分子セットで形成され、且つ前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、例１１乃至１２の何れか一の事項を含み得る。
例１４は、前記第１の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００５よりも大きい誘電正接を有する、例１１乃至１３の何れか一の事項を含み得る。
例１５は、前記第２の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００３よりも小さい誘電正接を有する、例１１乃至１４の何れか一の事項を含み得る。
例１６は、前記誘電体構造を貫くビア用の開口を形成すること、を更に有する例１１乃至１５の何れか一の事項を含み得る。
例１７は、前記開口を形成することは、レーザ穿孔プロセスを実行することを含む、例１６の事項を含み得る。
例１８は、前記開口をデスミア処理すること、を更に有する例１６乃至１７の何れか一の事項を含み得る。
例１９は、前記開口を充填するように金属を堆積すること、を更に有する例１６乃至１８の何れか一の事項を含み得る。
例２０は、前記誘電体構造は第１の誘電体構造であり、前記金属層は第１の金属層であり、当該方法は更に、前記第１の誘電体構造の前記第２の誘電体層に第２の金属層を結合することと、前記第２の金属層に第２の誘電体構造の第１の誘電体層を結合することとを有し、前記第２の誘電体層の前記第１の誘電体層は、第１の面と該第１の面とは反対側の第２の面とを有し、前記第２の誘電体構造の前記第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、前記第２の誘電体構造の前記第１の誘電体層は第１の誘電正接を有し、前記第２の誘電体構造は、第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層を含み、前記第２の誘電体構造の前記第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、前記第２の誘電体構造の前記第２の誘電体層は第２の誘電正接を有し、前記第２の誘電体構造の前記第１の誘電体層の前記第１の面が、前記第２の誘電体構造の前記第２の誘電体層の前記第２の面と結合され、前記第２の誘電体構造の前記第１の誘電体層の前記第２の面が、前記第２の金属層の第２の面と結合され、前記第２の誘電体構造の前記第１の誘電正接は、前記第２の誘電体構造の前記第２の誘電正接よりも大きく、且つ前記第２の誘電体構造の前記第１の厚さは、前記第２の誘電体構造の前記第２の厚さよりも小さい、例１９の事項を含み得る。
例２１は、コンピューティング装置であって、回路ボードと、前記回路ボードと結合された集積回路（ＩＣ）パッケージアセンブリとを有し、前記ＩＣパッケージアセンブリは、金属層と結合された誘電体構造を有し、前記誘電体構造は、第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層であり、当該第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、当該第１の誘電体層は第１の誘電正接を有する、第１の誘電体層と、第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層であり、当該第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、当該第２の誘電体層は第２の誘電正接を有する、第２の誘電体層とを含み、前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と結合され、前記金属層が前記第１の誘電体層の前記第２の面と結合され、前記第１の誘電正接は前記第２の誘電正接よりも大きく、且つ前記第１の厚さは前記第２の厚さよりも小さい、コンピューティング装置を含み得る。
例２２は、前記第１の誘電体層は、１ミクロン以上且つ５ミクロン以下の厚さを有する、例２１の事項を含み得る。
例２３は、前記第１の誘電体層は第１の分子セットで形成され、前記第２の誘電体層は第２の分子セットで形成され、且つ前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、例２１乃至２２の何れか一の事項を含み得る。
例２４は、前記ＩＣパッケージアセンブリは更に、前記誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在するビア構造を有する、例２１乃至２３の何れか一の事項を含み得る。
例２５は、当該コンピューティング装置は、前記回路ボードと結合してディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、グローバルポジショニングシステムデバイス、方位計、スピーカ、又はカメラを含んだモバイルコンピューティング装置である、例２１乃至２４の何れか一の事項を含み得る。
例２６は、集積回路（ＩＣ）パッケージアセンブリを製造するシステムであって、当該システムは、第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層を含む誘電体構造に金属層を結合する手段と、前記誘電体構造を貫いてビア用の開口を形成する手段とを有し、前記誘電体構造は第２の誘電体層を含み、該第２の誘電体層は、第１の面と該第１の面とは反対側の第２の面とを有し、前記金属層を結合する手段は、前記第１の誘電体層の前記第２の面に前記金属層を結合し、前記第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、前記第１の誘電体層は第１の誘電正接を有し、前記第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、前記第２の誘電体層は第２の誘電正接を有し、前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と結合され、前記第１の厚さは前記第２の厚さよりも小さく、且つ前記第１の誘電正接は前記第２の誘電正接よりも大きい、システムを含み得る。
例２７は、前記第１の誘電体層は、１ミクロン以上且つ５ミクロン以下の厚さを有する、２６の事項を含み得る。
例２８は、前記第１の誘電体層は第１の分子セットで形成され、前記第２の誘電体層は第２の分子セットで形成され、且つ前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、例２６乃至２７の何れか一の事項を含み得る。
例２９は、前記第１の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００５よりも大きい誘電正接を有する、例２６乃至２８の何れか一の事項を含み得る。
例３０は、前記第２の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００３よりも小さい誘電正接を有する、例２６乃至２９の何れか一の事項を含み得る。
例３１は、前記開口を形成することは、レーザ穿孔プロセスを実行することを含む、例２６乃至３０の何れか一の事項を含み得る。
例３２は、前記開口をデスミア処理する手段、を更に有する例２６乃至３１の何れか一の事項を含み得る。
例３３は、前記開口を充填するように金属を堆積する手段、を更に有する例２６乃至３２の何れか一の事項を含み得る。
例３４は、前記誘電体構造は第１の誘電体構造であり、前記金属層は第１の金属層であり、当該システムは更に、前記第１の誘電体構造の前記第２の誘電体層に第２の金属層を結合する手段と、前記第２の金属層に第２の誘電体構造の第１の誘電体層を結合する手段とを有し、前記第２の誘電体層の前記第１の誘電体層は、第１の面と該第１の面とは反対側の第２の面とを有し、前記第２の誘電体構造の前記第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、前記第２の誘電体構造の前記第１の誘電体層は第１の誘電正接を有し、前記第２の誘電体構造は、第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層を含み、前記第２の誘電体構造の前記第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、前記第２の誘電体構造の前記第２の誘電体層は第２の誘電正接を有し、前記第２の誘電体構造の前記第１の誘電体層の前記第１の面が、前記第２の誘電体構造の前記第２の誘電体層の前記第２の面と結合され、前記第２の誘電体構造の前記第１の誘電体層の前記第２の面が、前記第２の金属層の第２の面と結合され、前記第２の誘電体構造の前記第１の誘電正接は、前記第２の誘電体構造の前記第２の誘電正接よりも大きく、且つ前記第２の誘電体構造の前記第１の厚さは、前記第２の誘電体構造の前記第２の厚さよりも小さい、例３３の事項を含み得る。
様々な実施形態は、以上では論理積（及び）形態で記述された実施形態の選言的（又は）実施形態を含め（例えば、“及び”は“及び／又は”であってもよい）、上述の実施形態の好適な組み合わせを含み得る。また、一部の実施形態は、実行されるときに上述の実施形態のうちの何れかのアクションを生じさせる命令を格納して有する１つ以上の製造品（例えば、非一時的なコンピュータ読み取り可能媒体）を含み得る。さらには、一部の実施形態は、上述の実施形態の様々な操作を実行するのに好適な手段を有する装置又はシステムを含み得る。
例示した実装例の以上の説明は、要約書に記載した事項も含めて、網羅的であることや、本開示の実施形態を開示そのままの形態に限定することを意図したものではない。具体的な実施形態及び例が例示目的でここに記載されているが、当業者が認識するように、本開示の範囲内で様々な均等な変更が可能である。

Claims (25)

  1. 集積回路（ＩＣ）パッケージアセンブリであって、
    当該ＩＣパッケージアセンブリは、金属層と結合された誘電体構造を有し、
    前記誘電体構造は、
    第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層であり、当該第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、当該第１の誘電体層は第１の誘電正接を有する、第１の誘電体層と、
    第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層であり、当該第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、当該第２の誘電体層は第２の誘電正接を有する、第２の誘電体層と
    を含み、
    前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と、これらの間の境界面に沿ったトレースを有さずに直に結合され、前記金属層が前記第１の誘電体層の前記第２の面と結合され、前記第１の誘電正接は前記第２の誘電正接よりも大きく、前記第１の厚さは前記第２の厚さよりも小さい、
    ＩＣパッケージアセンブリ。
  2. 前記第１の厚さは、１ミクロン以上且つ５ミクロン以下である、請求項１に記載のＩＣパッケージアセンブリ。
  3. 前記第１の誘電体層は第１の分子セットで形成され、前記第２の誘電体層は第２の分子セットで形成され、且つ
    前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、
    請求項１に記載のＩＣパッケージアセンブリ。
  4. 前記第１の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００５よりも大きい誘電正接を有する、請求項１乃至３の何れか一項に記載のＩＣパッケージアセンブリ。
  5. 前記第２の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００３よりも小さい誘電正接を有する、請求項１乃至３の何れか一項に記載のＩＣパッケージアセンブリ。
  6. 前記誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在するビア構造、を更に有する請求項１乃至３の何れか一項に記載のＩＣパッケージアセンブリ。
  7. 前記金属層は第１の金属層であり、当該ＩＣパッケージアセンブリは更に、前記第２の誘電体層の前記第１の面と結合された第１の面を有する第２の金属層を有する、請求項６に記載のＩＣパッケージアセンブリ。
  8. 前記誘電体構造は第１の誘電体構造であり、当該ＩＣパッケージアセンブリは更に第２の誘電体構造を有し、当該第２の誘電体構造は、
    第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層であり、当該第２の誘電体構造の当該第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、当該第２の誘電体構造の当該第１の誘電体層は第１の誘電正接を有する、第１の誘電体層と、
    第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層であり、当該第２の誘電体構造の当該第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、当該第２の誘電体構造の当該第２の誘電体層は第２の誘電正接を有する、第２の誘電体層と
    を含み、
    前記第２の誘電体構造の前記第１の誘電体層の前記第１の面が、前記第２の誘電体構造の前記第２の誘電体層の前記第２の面と結合され、
    前記第２の誘電体構造の前記第１の誘電体層の前記第２の面が、前記第２の金属層の第２の面と結合され、
    前記第２の誘電体構造の前記第１の誘電正接は、前記第２の誘電体構造の前記第２の誘電正接よりも大きく、且つ
    前記第２の誘電体構造の前記第１の厚さは、前記第２の誘電体構造の前記第２の厚さよりも小さい、
    請求項７に記載のＩＣパッケージアセンブリ。
  9. 前記ビア構造は、前記第１の誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在する第１のビア構造であり、且つ
    当該ＩＣパッケージアセンブリは更に、前記第２の誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在する第２のビア構造を有する、
    請求項８に記載のＩＣパッケージアセンブリ。
  10. 前記第１のビア構造は、前記第２のビア構造と電気的に結合されている、請求項９に記載のＩＣパッケージアセンブリ。
  11. 集積回路（ＩＣ）パッケージアセンブリを製造する方法であって、当該方法は、
    第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層を含む誘電体構造を設けることであり、該誘電体構造は第２の誘電体層を含み、該第２の誘電体層は、第１の面と該第１の面とは反対側の第２の面とを有する、設けることと、
    前記第１の誘電体層の前記第２の面に金属層を結合することと
    を有し、
    前記第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、
    前記第１の誘電体層は第１の誘電正接を有し、
    前記第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、
    前記第２の誘電体層は第２の誘電正接を有し、
    前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と、これらの間の境界面に沿ったトレースを有さずに直に結合され、
    前記第１の厚さは前記第２の厚さよりも小さく、且つ
    前記第１の誘電正接は前記第２の誘電正接よりも大きい、
    方法。
  12. 前記第１の誘電体層は、１ミクロン以上且つ５ミクロン以下の厚さを有する、請求項１１に記載の方法。
  13. 前記第１の誘電体層は第１の分子セットで形成され、
    前記第２の誘電体層は第２の分子セットで形成され、且つ
    前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、
    請求項１１に記載の方法。
  14. 前記第１の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００５よりも大きい誘電正接を有する、請求項１１乃至１３の何れか一項に記載の方法。
  15. 前記第２の誘電体層は、１ギガヘルツ以上且つ５０ギガヘルツ以下の範囲での動作のために、０．００３よりも小さい誘電正接を有する、請求項１１乃至１３の何れか一項に記載の方法。
  16. 前記誘電体構造を貫くビア用の開口を形成すること、を更に有する請求項１１乃至１３の何れか一項に記載の方法。
  17. 前記開口を形成することは、レーザ穿孔プロセスを実行することを含む、請求項１６に記載の方法。
  18. 前記開口をデスミア処理すること、を更に有する請求項１６に記載の方法。
  19. 前記開口を充填するように金属を堆積すること、を更に有する請求項１６に記載の方法。
  20. 前記誘電体構造は第１の誘電体構造であり、前記金属層は第１の金属層であり、当該方法は更に、
    前記第１の誘電体構造の前記第２の誘電体層に第２の金属層を結合することと、
    前記第２の金属層に第２の誘電体構造の第１の誘電体層を結合することと
    を有し、
    前記第２の誘電体構造の前記第１の誘電体層は、第１の面と該第１の面とは反対側の第２の面とを有し、
    前記第２の誘電体構造の前記第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、
    前記第２の誘電体構造の前記第１の誘電体層は第１の誘電正接を有し、
    前記第２の誘電体構造は、第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層を含み、
    前記第２の誘電体構造の前記第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、
    前記第２の誘電体構造の前記第２の誘電体層は第２の誘電正接を有し、
    前記第２の誘電体構造の前記第１の誘電体層の前記第１の面が、前記第２の誘電体構造の前記第２の誘電体層の前記第２の面と結合され、
    前記第２の誘電体構造の前記第１の誘電体層の前記第２の面が、前記第２の金属層の第２の面と結合され、
    前記第２の誘電体構造の前記第１の誘電正接は、前記第２の誘電体構造の前記第２の誘電正接よりも大きく、且つ
    前記第２の誘電体構造の前記第１の厚さは、前記第２の誘電体構造の前記第２の厚さよりも小さい、
    請求項１９に記載の方法。
  21. コンピューティング装置であって、
    回路ボードと、
    ダイと、
    前記ダイと結合された第１の面と、前記回路ボードと結合された、前記第１の面とは反対側の第２の面と、を含む集積回路（ＩＣ）パッケージアセンブリと
    を有し、
    前記ＩＣパッケージアセンブリは、金属層と結合された誘電体構造を有し、
    前記誘電体構造は、
    第１の面と該第１の面とは反対側の第２の面とを有する第１の誘電体層であり、当該第１の誘電体層の前記第１の面と前記第２の面との間の距離が第１の厚さを規定し、当該第１の誘電体層は第１の誘電正接を有する、第１の誘電体層と、
    第１の面と該第１の面とは反対側の第２の面とを有する第２の誘電体層であり、当該第２の誘電体層の前記第１の面と前記第２の面との間の距離が第２の厚さを規定し、当該第２の誘電体層は第２の誘電正接を有する、第２の誘電体層と
    を含み、
    前記第１の誘電体層の前記第１の面が前記第２の誘電体層の前記第２の面と、これらの間の境界面に沿ったトレースを有さずに直に結合され、
    前記金属層が前記第１の誘電体層の前記第２の面と結合され、
    前記第１の誘電正接は前記第２の誘電正接よりも大きく、且つ
    前記第１の厚さは前記第２の厚さよりも小さい、
    コンピューティング装置。
  22. 前記第１の誘電体層は、１ミクロン以上且つ５ミクロン以下の厚さを有する、請求項２１に記載のコンピューティング装置。
  23. 前記第１の誘電体層は第１の分子セットで形成され、前記第２の誘電体層は第２の分子セットで形成され、且つ
    前記第１の分子セット内の分子は、前記第２の分子セット内の分子よりも大きい電気的な分子双極子モーメントを有する、
    請求項２１に記載のコンピューティング装置。
  24. 前記ＩＣパッケージアセンブリは更に、前記誘電体構造の前記第１の誘電体層及び前記第２の誘電体層を貫いて延在するビア構造を有する、請求項２１に記載のコンピューティング装置。
  25. 当該コンピューティング装置は、前記回路ボードと結合してディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、グローバルポジショニングシステムデバイス、方位計、スピーカ、又はカメラを含んだモバイルコンピューティング装置である、請求項２１に記載のコンピューティング装置。
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