KR20190114723A - 다중-칩 모듈을 포함한 전자 카드 - Google Patents

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KR20190114723A
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첸-후아 유
치엔-? 리
지운 이 우
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Abstract

방법은 제 1 패키지를 제 2 패키지에 본딩하여 제 3 패키지를 형성하는 단계를 포함한다. 제 1 패키지는 복수의 패키지 컴포넌트, 및 복수의 패키지 컴포넌트를 내부에 캡슐화하는 캡슐화 재료를 포함하는 집적 팬아웃(InFO) 패키지이다. 복수의 패키지 컴포넌트는 디바이스 다이를 포함한다. 방법은 인쇄 회로 기판(PCB) 내의 리세스에 제 3 패키지의 적어도 일부분을 배치시키는 단계를 더 포함한다. 리세스는 PCB의 상단 표면으로부터 PCB의 상단 표면과 하단 표면 사이의 중간 레벨까지 연장된다. 와이어 본딩은 제 3 패키지를 PCB에 전기적으로 접속시키기 위해 수행된다.

Description

다중-칩 모듈을 포함한 전자 카드{ELECTRONICS CARD INCLUDING MULTI-CHIP MODULE}
우선권 주장 및 상호 참조
본 출원은 다음의 가출원된 미국 특허 출원: 2018년 3월 29일자로 출원되고, 발명의 명칭이 "ON RECESSED PCB"인 출원 일련 번호 제62/649,772호의 이익을 주장하며, 이 출원은 본원에 참조에 의해 통합된다.
기술 분야
본 발명은 반도체 패키지에 관한 것이고, 보다 구제적으로는 다중-칩 모듈을 포함한 전자 카드에 관한 것이다.
오늘날의 고성능 컴퓨팅(High Performance Computing; HPC) 시스템은 메인 시스템에 접속된 복수의 독립적인 카드 또는 보드를 포함할 수 있다. 독립적인 카드 또는 보드는 케이블 와이어를 통해 연결된다. 카드 또는 보드는 웨이퍼를 절단(sawing)하여 디바이스 다이를 형성하고 디바이스 다이를 패키징하여 패키지를 형성함으로써 형성된다. 패키지는 인쇄 회로 기판의 표면에 실장되어, 그 다음에 카드 또는 보드를 형성하기 위해 조립된다. 복수의 카드 또는 보드가 전기적으로 상호 연결되도록 복수의 카드 또는 보드는 시스템의 랙(rack)에 조립된다. 이 시스템은 제한된 대역폭 및 성능을 가지므로 고주파 애플리케이션에서의 그 사용은 제한된다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 8 및 도 9는 일부 실시예에 따른 전자 카드의 형성에서의 중간 단계의 상면도 및 단면도를 예시한다.
도 10 내지 도 13은 일부 실시예에 따른 전자 카드의 형성에서의 중간 단계의 상면도 및 단면도를 예시한다.
도 14 내지 도 18, 도 19a, 도 19b, 및 도 20은 일부 실시예에 따른 전자 카드의 형성에서의 중간 단계의 상면도 및 단면도를 예시한다.
도 21 내지 도 23은 일부 실시예에 따른 전자 카드의 형성에서의 중간 단계의 상면도 및 단면도를 예시한다.
도 24 및 도 25는 일부 실시예에 따른 재구성된 웨이퍼의 단면도를 예시한다.
도 26은 일부 실시예에 따른 전자 카드를 형성하기 위한 공정 흐름을 예시한다.
이하의 개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 많은 상이한 실시예 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
패키지 또는 전자 카드 및 이를 형성하는 방법은 다양한 실시예에 따라 제공된다. 다수의 패키지 컴포넌트가 재구성된 웨이퍼에 집적되며, 이는 웨이퍼 레벨에서 함께 본딩되어 예를 들어 패키지 또는 전자 카드를 형성한다. 따라서, 결과의 패키지의 집적도가 향상되고, 시스템이 본딩된 웨이퍼에 집적될 수 있다. 패키지 또는 전자 카드를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예의 몇몇의 변형이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1 내지 도 9는 본 발명개시의 일부 실시예에 따른 전자 카드(또는 패키지)의 형성에 있어서의 중간 단계의 단면도 및 상면도를 예시한다. 도 1 내지 도 9에 도시된 단계들은 또한 도 26에 도시된 공정 흐름에 개략적으로 반영된다.
도 1은 패키지 컴포넌트(100)를 패키지 컴포넌트(200)에 정렬시키기 위해 정렬이 수행되고 있는 패키지 컴포넌트(100) 및 패키지 컴포넌트(200)를 예시한다. 본 발명개시의 일부 실시예에 따르면, 패키지 컴포넌트(100 및 200)는 웨이퍼 레벨에 있고, 이는 패키지 컴포넌트(100 및 200)가 웨이퍼로서 형성됨을 의미하고, 디바이스들을 포함하는 개별(동일한) 패키지로 절단되지 않는다. 패키지 컴포넌트(100 및 200)의 크기는 반도체 웨이퍼의 크기와 동일하거나 또는 그 크기에 가깝다. 예를 들어, 패키지 컴포넌트(100 및 200)는 4인치 웨이퍼, 6인치 웨이퍼, 12인치 웨이퍼 또는 그 이상일 수 있다. 일부 실시예에 따른 패키지 컴포넌트(100 및 200)는 멀티 칩 모듈 또는 재구성된 웨이퍼로 지칭된다. 패키지 컴포넌트(100 및 200)는 또한 시스템을 형성하기 위한 상이한 유형의 디바이스 다이 및 패키지를 포함하기 때문에 시스템 온 웨이퍼(system-on-wafer) 패키지로서 지칭된다. 예를 들어, 패키지 컴포넌트(100 및 200)는 개별적으로 또는 조합하여, 병렬 연산을 위한 복수의 코어 칩 및 저장을 위한 복수의 상이한 유형의 메모리를 포함할 수 있는, 인공 지능 시스템을 형성할 수 있다.
패키지 컴포넌트(100)는 그 내부에 패키지 컴포넌트(102)를 포함하고, 이는 캡슐화 재료(인캡슐런트)(104)에 의해 캡슐화된다. 상호접속 구조물(106)은 패키지 컴포넌트(102) 및 캡슐화 재료(104) 상에 형성되고, 패키지 컴포넌트(102) 내의 집적 회로 디바이스에 전기적으로 접속하는데 사용된다. 상호접속 구조물(106)은 또한 패키지 컴포넌트(102)를 상호접속시킨다. 도 1에서, 상호접속 구조물(106)은 개략적으로 도시되고, 상호접속 구조물(106)의 상세는 도 24를 참조하여 발견될 수 있다. 패키지 컴포넌트(100)는 본딩을 위한 전기 커넥터(108)를 더 포함한다. 본 발명개시의 일부 실시예에 따르면, 전기 커넥터(108)는 솔더 영역, 금속 필라, 금속 패드 등을 포함한다.
패키지 컴포넌트(200)는 그 내부에 패키지 컴포넌트(202)를 포함하고, 이는 캡슐화 재료(인캡슐런트)(204)에 의해 캡슐화된다. 상호접속 구조물(206)은 패키지 컴포넌트(202) 및 캡슐화 재료(204) 상에 형성되고, 패키지 컴포넌트(202) 내의 집적 회로 디바이스에 전기적으로 접속하는데 사용된다. 상호접속 구조물(206)은 또한 패키지 컴포넌트(202)를 상호접속시킨다. 도 1에서, 상호접속 구조물(206)은 개략적으로 도시되고, 상호접속 구조물(206)의 상세는 도 24에 도시된 것과 유사하다. 따라서, 후속 단락에서 상호접속 구조물(106)의 세부에 대한 논의는 상호접속 구조물(206)에도 적용된다. 패키지 컴포넌트(200)는 본딩을 위한 전기 커넥터(208)를 더 포함한다. 본 발명개시의 일부 실시예에 따르면, 전기 커넥터(208)는 솔더 영역, 금속 필라, 금속 패드 등을 포함한다.
본 발명개시의 일부 실시예에 따르면, 패키지 컴포넌트(102 및 202)는 디바이스 다이(예를 들어, 로직 다이 및 메모리 다이), 시스템 온 칩 다이, 패키지, 고 대역폭 메모리(High Bandwidth Memory; HBM) 패키지, 디지털 다이, 아날로그 다이, 표면 실장 수동 디바이스 등 중 어느 것일 수 있다. 패키지 컴포넌트(102)의 일부는 서로 상이한 구조를 가질 수 있는 반면, 일부 다른 패키지 컴포넌트(102)는 서로 동일할 수 있다. 패키지 컴포넌트(202)의 일부는 서로 상이한 구조 및 기능을 가질 수도 있는 반면, 일부 다른 패키지 컴포넌트(202)는 서로 동일할 수 있다. 패키지 컴포넌트(102 및 202)는 상기 언급된 바와 같은 다수의 유형의 다이를 포함할 수 있고, 이들은 상호접속 구조물(106 및 206)을 통해 상호접속되어(함께 본딩된 후에) 집적 시스템을 형성한다. 패키지 컴포넌트(102)의 크기, 두께 및 집적도는 서로 상이할 수 있다. 패키지 컴포넌트(202)의 크기, 두께 및 집적도는 서로 상이할 수 있으며, 패키지 컴포넌트(102)의 크기, 두께 및 집적도와는 상이할 수 있다.
도 24는 패키지 컴포넌트(100)의 일부분의 단면도를 예시한다. 패키지 컴포넌트(200)는 또한 본 발명개시의 일부 실시예에 따라 패키지 컴포넌트(100)와 유사한 구조를 가질 수 있다. 따라서, 패키지 컴포넌트(100)의 설명은 패키지 컴포넌트(200)에도 적용될 수 있다. 따라서, 패키지 컴포넌트(200)의 세부는 별도로 도시 및 논의되지 않으며, 패키지 컴포넌트(100)의 세부를 참조하여 발견될 수 있다. 본 발명개시의 일부 실시예에 따르면, 도시된 예에서, 패키지 컴포넌트(102)는 웨이퍼로부터 절단된 개별 디바이스 다이를 포함한다. 패키지 컴포넌트(102)는 고 대역폭 메모리(HBM) 스택을 더 포함할 수 있다. 캡슐화 재료(104)는 몰딩 컴파운드, 몰딩 언더필, 언더필 등을 포함할 수 있으며, 이는 베이스 재료에 혼합된 입자를 포함할 수 있다. 충전재 입자는 SiO2, Al2O3, 실리카 등과 같은 유전체 재료(들)의 입자일 수 있고, 구형(spherical) 형상을 가질 수 있다. 또한, 구형 충전재 입자는 동일한 또는 상이한 직경을 가질 수 있다. 베이스 재료는 폴리머, 수지, 에폭시 등을 포함할 수 있다.
상호접속 구조물(106)은 유전체 층(109A 및 109B)을 포함한 복수의 유전체 층(109)을 포함한다. 유전체 층(109B)은 폴리이미드, 폴리벤조옥사졸(PBO), ABF(Ajinomoto Build-up Film), 프리프레그[그 내부에 충전재 및/또는 파이버(fiber)를 가짐], 솔더 레지스트 등과 같은 폴리머로 형성될 수 있다. 유전체 층(109A)은 PBO, 폴리이미드 등의 유기 재료 및/또는 무기 유전체 재료로 형성될 수 있다. 상호접속 구조물(106)은 패키지 컴포넌트(102) 내의 디바이스에 전기적으로 접속하기 위해 유전층(109) 내에 형성된 재배선 라인(Redistribution Line; RDL)(110)(110A 및 110B를 포함함)을 더 포함한다. RDL(110)은 구리, 알루미늄, 니켈, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 또는 이들의 다중 층으로 형성될 수 있다. RDL(110)은 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등으로 형성될 수 있는, 글루(glue) 층(또한, 배리어 층으로 지칭됨)을 포함하거나 포함하지 않을 수 있다. 글루 층은 RDL의 오버레이 부분보다 얇을 수 있다. 예를 들어, 글루 층의 두께는 대응하는 RDL의 두께의 약 5 % 내지 약 10 %일 수 있다.
본 발명개시의 일부 실시예에 따르면, 유전체 층(109B) 내에 형성된 RDL(110B)는 유전체 층(109A) 내에 형성된 RDL(110A)보다 두껍고 넓다. 본 발명개시의 일부 실시예에 따르면, RDL(110A)은 국부적 접속을 위해 사용되고, 이웃하는 패키지 컴포넌트(102) 간의 신호 라우팅을 위해 사용될 수 있다. RDL(110B)은 전력 라인, 접지 라인 등과 같은 글로벌 라인으로서 사용되거나, 또는 서로 가깝지 않은 패키지 컴포넌트(102)를 접속시키는 신호 라인으로서 사용될 수 있다. 전기 커넥터(108)는 패키지 컴포넌트(100)의 표면 상에 형성된다. 본 발명개시의 일부 실시예에 따르면, 전기 커넥터(108)는 솔더 영역을 포함한다. 본 발명개시의 다른 실시예에 따르면, 전기 커넥터(108)는 금속 범프, 금속 패드 또는 금속 범프 및 금속 범프 상부의 솔더 영역을 포함한다.
패키지 컴포넌트(100)의 형성은 다음과 같이 간략하게 논의된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(402)로서 예시된다. 패키지 컴포넌트(200)는 패키지 컴포넌트(100)의 형성과 유사한 공정을 사용하여 형성될 수 있고, 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(403)으로 예시된다. 본 발명개시의 일부 실시예에 따라, 패키지 컴포넌트(100)의 형성은, 캐리어 상에 이형 필름(release film)을 코팅하는 단계(예를 들어, 광-열 변환(Light-To-Heat-Conversion; LTHC) 코팅), 다이-부착 필름(접착 필름)을 통해 캐리어 상에 패키지 컴포넌트(102)를 배치시키는 단계, 캡슐화 재료(104) 내에 패키지 컴포넌트(102)를 캡슐화하는 단계, 및 패키지 컴포넌트(102)의 전기 커넥터(예를 들어, 금속 필러)가 노출되도록 캡슐화 재료의 과잉 부분을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish; CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정을 수행하는 단계를 포함한다.
이어서, 상호접속 구조물(106)이 패키지 컴포넌트(102) 및 캡슐화 재료(104) 상에 형성된다. 본 발명개시의 일부 실시예에 따르면, 상호접속 구조물(106)의 형성은 유전체 층 및 대응하는 RDL을 층별로 형성하는 단계를 포함한다. 예를 들어, 유전체 층 및 RDL의 대응하는 층의 형성은 유전체 층을 퇴적하는 단계, 유전체 층을 패터닝하여 개구부(개구부를 통해 하부 전도성 피처가 노출됨)를 형성하는 단계, 금속 시드 층을 퇴적하는 단계, 패터닝된 마스크를 형성하는 단계, 패터닝된 마스크에서 RDL를 도금하는 단계, 패터닝된 마스크를 제거하는 단계, 이전에 패터닝된 마스크에 의해 덮인 금속 시드 층의 부분을 에칭하는 단계를 포함한다. 전기 커넥터(108)는 도금 및/또는 솔더볼 배치를 통해 형성된다. 상호접속 구조물(106)의 형성 후에, 캐리어는 예를 들어 이형 필름을 분해하기 위해 이형 필름 상에 레이저 빔을 투사함으로써 분리될 수 있다. 따라서, 패키지 컴포넌트(100)가 형성된다.
도 2는 패키지 컴포넌트(100) 내의 패키지 컴포넌트(102) 및 캡슐화 재료(104)의 상면도를 예시한다. 본 발명개시의 일부 실시예에 따르면, 일부 패키지 컴포넌트(102)의 크기는 서로 상이할 수 있지만, 일부 패키지 컴포넌트(102)는 동일한 크기를 가질 수 있다. 또한, 일부 패키지 컴포넌트(102)의 형상은 서로 상이할 수 있지만, 일부 패키지 컴포넌트(102)는 동일한 형상을 가질 수 있다.
도 3은 일부 실시예에 따른 패키지 컴포넌트(100)의 트리밍을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(402)로서 예시된다. 트리밍 단계에서, 패키지 컴포넌트(100)의 에지 부분(에지 부분은 그 내부에 능동 디바이스 및 RDL을 포함하지않음)이 패키지 컴포넌트(100)의 크기를 줄이기 위해 제거된다. 트리밍 단계는 패키지 컴포넌트(100)의 형상 및 두께에 따라 커팅 블레이드, 레이저 빔, 라우터 등을 통해 수행될 수 있다. 트리밍 단계 후에, 패키지 컴포넌트(102) 및 RDL 모두는 상이한 패키지로 분리되지 않고 동일한 웨이퍼 내에 남아 있다. 패키지 컴포넌트(100)가 패키지 컴포넌트(200)보다 작은 일부 실시예에 따르면, 트리밍이 수행되거나 수행되지 않을 수 있다.
도 4는 패키지 컴포넌트(200) 내의 패키지 컴포넌트(202) 및 캡슐화 재료(204)의 상면도를 예시한다. 본 발명개시의 일부 실시예에 따르면, 패키지 컴포넌트(202)의 크기는 서로 상이할 수 있지만, 일부 패키지 컴포넌트(202)는 동일한 크기를 가질 수 있다. 또한, 일부 패키지 컴포넌트(202)의 형상은 서로 상이할 수 있지만, 일부 다른 패키지 컴포넌트(202)는 동일한 형상을 가질 수 있다. 본드 패드(214)는 패키지 컴포넌트(200)의 표면 위와 주변 영역 내에 형성된다. 일부 본드 패드(214)는 패키지 컴포넌트(202)에 전기적으로 접속된다. 일부 다른 본드 패드(214)는 패키지 컴포넌트(202)에 전기적으로 접속되지 않고, 패키지 컴포넌트(100)가 패키지 컴포넌트(200)에 본딩되면 패키지 컴포넌트(102)(도 9)에 전기적으로 접속될 것이다. 일부 본드 패드(214)(예를 들어, 전력 및 접지 패드)는 패키지 컴포넌트(202)에 접속될 수도 있고, 패키지 컴포넌트(100)가 패키지 컴포넌트(200)에 본딩되면 패키지 컴포넌트(102)에 또한 전기적으로 접속될 것이다.
도 5a 및 도 5b는 패키지 컴포넌트(100)를 패키지 컴포넌트(200)에 본딩하는 단계에 있어서의, 각각 단면도 및 상면도를 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(406)으로서 예시된다. 본딩은 솔더 본딩, 금속 대 금속 직접 본딩, 하이브리드 본딩 등을 통해 달성될 수 있다. 본 발명의 일부 실시예에 따르면, 본딩은 레이저 애블레이션(laser ablation)을 사용하여 수행된다. 예를 들어, 레이저 빔은 전형적인 레이저 빔의 크기보다 훨씬 큰 크기로 생성된다. 레이저 빔 생성기(도시되지 않음)는 작은 레이저 빔을 원하는 더 큰 크기로 확대하도록 구성될 수 있다. 패키지 부품(100)은 복수의 서브 영역으로 분할되고, 레이저 애블레이션은 복수의 서브 영역 중 하나에 각각 투사된 다수의 레이저 샷을 포함한다. 레이저가 패키지 컴포넌트(100)의 서브 영역 중 하나에 투사될 때, 각각의 서브 영역의 바로 아래에 놓인 솔더 영역은 리플로우된다. 따라서, 패키지 컴포넌트(100 및 200)를 서브 영역마다 본딩함으로써 패키지 컴포넌트(100) 전체가 패키지 컴포넌트(200)에 본딩되어 패키지(20)를 형성한다. 전기 커넥터(108 및 208)는 리플로우된 솔더 영역, 함께 본딩된 솔더 영역 및 금속 필러, 또는 함께 본딩된 금속 범프일 수 있는 전기 커넥터(22)를 형성하기 위해 연결될 수 있다. 본딩 후에, 언더필(24)은 패키지 컴포넌트(100 및 200) 사이의 갭으로 디스펜싱된 후에 경화될 수 있다.
도 5b는도 5a에 도시된 패키지(20)의 상면도를 예시한다. 도 5a 및 5b에 도시된 바와 같이, 패키지 컴포넌트(200)의 에지 영역 상에 형성될 수 있는 본드 패드(214)는 패키지 컴포넌트(100)에 의해 덮이지 않는다. 패키지 컴포넌트(100)의 트리밍은, 원래 형성된 재구성된 웨이퍼(100 및 200)가 동일한 크기인 경우, 본드 패드(214)를 덮는 패키기 컴포넌트(100)의 부분을 제거한다. 패키지 컴포넌트(102)가 패키지 컴포넌트(200) 내의 대응하는 패키지 컴포넌트(202)와 중첩되는 것으로 도시되어 있지만, 패키지 컴포넌트(102)의 레이아웃 및 크기는 패키지 컴포넌트(202)의 레이아웃 및 크기와 완전히 상이할 수 있고 관련되지는 않는다. 일부 패키지 컴포넌트(102)는 다수의 패키지 컴포넌트(202)에 중첩되고 본딩될 수 있고, 그 반대일 수도 있다.
도 6은 패키지 컴포넌트(300)의 단면도를 예시한다. 본 발명개시의 일부 실시예에 따르면, 패키지 컴포넌트(300)는 인쇄 회로 기판(Printed Circuit Board; PCB)이고, 따라서 이하에서 PCB(300)로 지칭되지만, 패키지 컴포넌트(300)는 다른 유형일 수도 있다. 본 발명개시의 일부 실시예에 따르면, PCB(300)는 PCB(300)의 상단 표면으로부터 PCB(300)의 중간 레벨까지 연장되는 웨이퍼 크기의 리세스(302)를 포함한다. 본 발명개시의 다른 실시예에 따르면, 리세스(302)는 형성되지 않는다. 본드 패드(314)는 PCB(300)의 상단 표면 상에 형성되고, 리세스(302)를 둘러싸는 링에 정렬되도록 배열될 수 있다. 전기 커넥터(316)는 PCB(300)의 측면(도 7b에서와 같이 우측)에 정렬되어 형성된다. 전기 커넥터(316)는 본드 패드(314)에 전기적으로 접속되고, PCB(300)의 에지까지 연장될 수 있다.
본 발명개시의 일부 실시예에 따르면, 금속 플레이트(306)는 PCB(300)의 상단 표면에 접착된다. 금속 플레이트(306)는 (형성될 때) 리세스(302) 내에 위치될 수 있다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(408)으로서 예시된다. 금속 플레이트(306)는 구리, 알루미늄, 스테인리스 스틸 등으로 형성될 수 있고 열을 재분배 및 전도하는데 사용된다. 금속 플레이트(306)는 열 계면 재료(Thermal Interface Material; TIM)(304)를 통해 PCB(300)에 접착될 수 있다. TIM(308)은 금속 플레이트(306) 위에 형성될 수 있다. TIM(304 및 308)은 약 1 W/k*m보다 높거나, 약 5 W/k*m보다 높거나, 약 20 W/k*m보다 높거나, 약 50 W/k*m 보다 높거나, 또는 그 이상의 열 전도 값을 가질 수 있다. 접착제(310)는 리세스(302) 내에 디스펜싱되고, 리세스(302)의 측벽을 따라 링으로 디스펜싱될 수 있다.
본 발명개시의 일부 실시예에 따르면, PCB(300)는 개략적으로 도시된 도전성 트레이스(320A 및 320B를 포함)를 포함하고, 도전성 라인 및 비아를 포함할 수 있다. 도전성 트레이스(320)는 구리, 알루미늄, 티타늄, 텅스텐 등으로 형성될 수 있다. 도전성 트레이스(320)는 그 조합으로 PCB(300)를 관통하는 복수의 층들을 포함할 수 있다. 도전성 트레이스(320)는 본드 패드(314)에 전기적으로 접속될 수 있는, 신호, 전력, 전기 접지 등을 라우팅하기 위한 능동 트레이스(320A)를 포함할 수 있다. 도전성 트레이스(320)는 또한 전기적 기능을 갖지 않은 트레이스(320B)를 포함할 수 있으며, 최종 패키지 내의 패키지 컴포넌트(100 및 200) 내의 모든 디바이스 및 회로와 전기적으로 분리된다. 트레이스(320B)는 본 발명개시의 일부 실시예에 따라 전기적으로 플로팅(floating)될 수 있으며, 더미 트레이스로 지칭된다. 도전성 트레이스(320B)는 패키지 컴포넌트(100 및 200)에서 발생된 열을 PCB(300)의 하단측으로 전도하는데 사용된다. PCB(300)는 도전성 트레이스가 상단측 상에 형성되지만 하단측에는 형성되지 않는 단면일 수 있다. PCB(300)는 또한, 도 6에 도시된 바와 같이 도전성 트레이스가 상단측 및 하단측 모두에 형성되는 양면으로 형성될 수 있다.
도 7a 및 도 7b는 패키지(20)를 PCB(300)에 접착하는 단계에 있어서의, 각각 단면도 및 상면도를 예시한다. 접착은 예를 들어 TIM(308) 및 접착제(310)를 통해 달성된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(410)으로서 예시된다. 본 발명개시의 일부 실시예에 따르면, 패키지(20)는 리세스(302)(도 6) 내에 위치된다. 패키지 컴포넌트(200)의 상단 표면은 PCB(300)의 상단 표면과 동일하거나, 그보다 높거나, 또는 그보다 낮은 레벨일 수 있다. 도 7b에 도시된 바와 같이, 패키지(20)의 크기 및 형상은, 패키지(20)가 PCB(300) 상에 고정되도록, 리세스(302)의 각각의 크기 및 형상에 핏(fit)된다.
도 8은 패키지(20)를 PCB(300)에 전기적으로 접속하는 것을 예시한다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(412)으로서 예시된다. 본 발명개시의 일부 실시예에 따라, 와이어 본딩이 수행되어, 본드 패드(214)가 본드 패드(314)에 전기적으로 접속되도록, 본드 패드(214 및 314) 상에 와이어 본드(26)를 형성한다. 따라서, 패키지(20)는 전기 커넥터(316)에 전기적으로 접속된다.
도 9를 참조하면, TIM(28)은 패키지(20)의 상단에 코팅 또는 배치되고, 기계적 지지체(30) 및 냉각 시스템(32)이 PCB(300) 상에 장착된다. 각각의 공정은 도 26에 도시된 공정 흐름에서 각각 공정(414 및 416)으로서 예시된다. 기계적 지지체(30)는 예를 들어 금속 프레임일 수 있다. 냉각 시스템(32)은 핀을 갖는 금속 플레이트, 냉각제(예를 들어, 물, 오일 또는 냉각 공기)를 전도시키기 위한 도관을 내부에 갖는 금속 플레이트 등을 포함할 수 있다. 따라서, 패키지(34)가 형성된다. 패키지(34)는 또한 전자 카드일 수 있다. 패키지(34)는 전기 커넥터(316)가 랙의 전기 커넥터에 접촉한 채로, 랙의 슬롯으로 전기 커넥터(316)를 갖는 단부를 삽입하는데 사용될 수 있다. 대안적으로, 핀(도시되지 않음)이 패키지(34)의 커넥터로서 장착될 수 있다. 각각의 공정은 도 26에 도시된 공정 흐름에서 공정(418)으로서 예시된다.
도 10 내지 도 13는 본 개시의 일부 실시예에 따른 패키지의 형성에서의 중간 단계의 단면도를 예시한다. 달리 특정되지 않는 한, 이들 실시예에서의 컴포넌트의 재료 및 형성 방법은 도 1 내지 도 9에 도시된 실시예에서 동일한 참조 번호로 표시되는 동일한 컴포넌트와 본질적으로 동일하다. 따라서, 도 10 내지 도 13(및 도 14 내지 도 23)에 도시된 컴포넌트의 재료 및 형성 공정에 관한 상세는 도 1 내지 도 9에 도시된 실시예에 대한 논의에서 찾을 수 있다.
도 10은 본 발명개시의 일부 실시예에 따른 PCB(300)를 예시한다. 도 10에 도시된 PCB(300)는, 리세스(330)가 PCB(300)의 하단 표면으로부터 리세스(302)가 연장되는 중간 레벨까지 연장되는 것을 제외하고, 도 6에 도시된 PCB(300)와 유사하다. 리세스(330)는 PCB(300)를 관통하는 연속적인 리세스를 형성하도록 리세스(302)에 연결된다. 리세스(330)는 상부 또는 하부에서 볼 때 리세스(302)보다 작다. 리세스(330)의 하부에서 본 형상은 원형, 직사각형이거나 또는 다른 형상을 가진다. 접착제(310)는 리세스(302) 내에 디스펜싱된다. 본 발명개시의 일부 실시예에 따르면, 도 10의 PCB(300)는 능동 도전성 트레이스(320)를 포함하고, 더미 도전성 트레이스를 포함하거나 포함하지 않을 수 있다.
도 11을 참조하면, 패키지(20)는 예를 들어 접착제(310)를 통해 PCB(300)에 접착된다. 패키지(20)의 형성은 도 1 내지 도 5a/5b 및 도 24를 참조하여 논의되었으며, 상세는 여기에서 반복되지 않는다. 리세스(302)(도 10)가 형성될 때, 적어도 패키지(20)의 하단부는 리세스(302) 내로 연장된다. 예를 들어, 패키지 컴포넌트(200)는 리세스(302) 내에 완전히 또는 부분적으로 있을 수 있다. 이어서, 와이어 본딩이 본드 패드(214 및 314) 상에 수행되어, 본드 패드(114 및 314)가 본드 와이어(26)를 통해 전기적으로 접속되도록 한다. 패키지(20)의 하단은 리세스(330)에 노출된다. TIM(28)은 패키지(20)의 상단에 디스펜싱된다.
도 12는 기계적 지지체(30) 및 냉각 시스템(32)의 장착을 예시한다. 냉각 시스템(32)은 패키지(20)의 상단에 디스펜싱되거나 배치되는 TIM(28)과 접촉한다. 이어서, 도 13에 도시된 바와 같이, 냉각 시스템(36)은 예를 들어 TIM(28)을 통해 패키지(20)에 부착된다. 냉각 시스템(38)의 측벽을 리세스(330)와 마주보는 PCB(300)의 측벽에 연결하기 위해 추가의 접착제가 디스펜싱될 수 있다. 냉각 시스템(36)은 또한 핀을 포함할 수 있거나, 냉각제를 전도하기 위한 도관을 그 내부에 포함할 수 있다. 본 발명개시의 일부 실시예에 따르면, 지지 시스템(40)은 냉각 시스템(36)의 하단에 부착된다. 지지 시스템(40)은 패키지(34)가 큰 크기를 가지고, 따라서 지지체가 그 하중으로 인한 문제를 피해야하기 때문에, 사용하는 동안에 수평으로 배치된다. 패키지(34)가 수직 방향으로 있을 때 사용되는 경우 지지 시스템(40)은 장착되지 않는다.
도 14 내지 도 20은 본 발명개시의 일부 실시예에 따른 패키지(34)의 형성을 예시한다. 이들 실시예는, 패키지 컴포넌트(200)가 디바이스 다이(및 디바이스 다이를 포함하는 패키지 컴포넌트)를 포함하지 않는다는 점을 제외하고, 도 1 내지 도 9에 도시된 실시예와 유사하다. 도 14는 패키지 컴포넌트(100)를 패키지 컴포넌트(200)에 정렬시키는 단계를 예시한다. 도 15는 예를 들어 도 3에 도시된 것과 본질적으로 동일한 방법 및 재료를 사용하여 형성되는 패키지 컴포넌트(100)의 상면도를 예시한다. 도 24는, RDL(110) 및 대응하는 유전체 층(109)이 예시된, 본 발명의 일부 실시예에 따른 패키지 컴포넌트(100)의 일부 상세를 예시한다.
도 16은, 패키지 컴포넌트(200)의 주변 영역 내에 형성된 본드 패드(214)를 도시하는, 본 발명의 일부 실시예에 따른 패키지 컴포넌트(200)의 상면도를 예시한다. 주변 영역에 의해 둘러싸인 내부 영역은 그 내부에 RDL을 포함한다. 도 25는 패지지 컴포넌트(200)의 일부 부분의 일부 상세를 예시한다. 본 발명개시의 일부 실시예에 따르면, 패키지 컴포넌트(200)는 블랭크(blank) 기판(220) 위에 형성된 RDL(110A 및 110B 포함) 및 대응하는 유전체 층(109A 및 109B 포함)을 포함한다. 유전체 층(222)은 유전체 층(222) 위에 형성된 RDL(110)을 갖는 블랭크 기판(220) 위에 형성될 수 있다. RDL(110) 및 유전체 층(109)의 세부는 도 24를 참조하여 논의된 바와 동일할 수 있고, 따라서 여기에서 반복되지 않는다.
일부 실시예에 따라 트랜지스터 및 다이오드와 같은 능동 소자는 블랭크 기판(220) 상에 형성되지 않는다. 또한, 일부 실시예에 따른 패키지 컴포넌트(200)는 유전체 층(109) 내의 저항기, 캐패시터, 인덕터 등과 같은 수동 디바이스를 포함하지 않거나 포함할 수 있다. 블랭크 기판(220)은 예를 들어 실리콘일 수 있는, 동질의(homogenous) 재료로 형성될 수 있다. 대안적으로, 블랭크 기판(220)은 예를 들어 실리콘 산화물로 형성될 수 있는 유전체 기판일 수 있다. 패키지 컴포넌트(200)는 전기적 라우팅을 위해 사용된다.
이어서, 패키지 컴포넌트(100)는 패키지 컴포넌트(200)에 본딩되어, 결과적으로 도 17에 도시된 바와 같은 패키지(20)가 된다. 언더필(24)은 패키지 컴포넌트(100 및 200) 사이의 갭으로 디스펜싱된다. 패키지(20)의 상면도는 도 18에 또한 도시된다.
도 18을 참조하면, 패키지(20)는 도 6에 도시된 것과 본질적으로 동일할 수 있는 PCB(300)에 접착된다. 도 19a는 도 18에 도시된 구조물의 단면도를 예시한다. TIM(304 및 308) 및 금속 플레이트(306)는 도 6에 도시된 바와 유사하게, PCB(300) 내의 리세스(302)(도 6) 내에 배치될 수 있다. 패키지(20)는 접착제(310)(도 6) 및 TIM(308)을 통해 PCB(300)에 접착된다.
이어서, 와이어 본드(26)는 도 19a의 상면도에 또한 도시된 바와 같이 패키지(20)를 PCB(300)에 전기적으로 접속시키도록 형성된다. 도 20은 기계적 지지체(30) 및 냉각 시스템(32)의 장착을 예시한다. 구조체, 재료 및 장착 방법은 도 9를 참조하여 논의된 것과 본질적으로 동일할 수 있다. 따라서, 패키지(전자 카드)(34)가 형성된다. 후속 단계에서, 바람직하다면 핀(도시되지 않음)이 전기 커넥터(316)에 접속되도록 장착될 수 있거나, 또는 패키지(34)가 전기적 접속부로서 사용되는 전기 커넥터(316)와 함께 랙의 슬롯으로 삽입될 수 있다.
도 21 내지 도 23은 본 발명개시의 일부 실시예에 따른 패키지(34)의 형성을 예시한다. 이들 실시예는, 패키지 컴포넌트(200)가 도 25에 도시된 구조물를 가지며 내부에 디바이스 다이 및 능동 트랜지스터를 포함하지 않고, 개구부(330)(도 23)가 PCB(300) 내에 형성되는 것을 제외하고, 도 1 내지도 9에 도시된 실시예와 유사하다. 도 21을 참조하면, 예를 들어 도 3에 도시된 것과 본질적으로 동일한 방법 및 재료를 사용하여 패키지 컴포넌트(100)가 형성된다. 패키지 컴포넌트(100)는 패키지 컴포넌트(200)에 정렬되고, 이는 도 16 및 도 25를 참조하여 설명되고 예시된다. 패키지 컴포넌트(100)는 패키지 컴포넌트(200)에 본딩되어, 도 22에 도시된 바와 같은 패키지(20)를 형성한다.
도 22를 더욱 참조하면, 패키지 컴포넌트(300)가 제공된다. 패키지 컴포넌트(300)의 구조물은 논의되었던 바와 같이 도 10에 도시된 것과 유사하다. 따라서, 상세한 설명은 여기서 반복되지 않는다. 패키지(20)는 예를 들어 접착제(310)를 통해 PCB(300)에 접착된다. 이어서, 와이어 본딩 공정이 본드 패드(214 및 314) 상에 수행되어, 본드 패드(214 및 314)가 본드 와이어(26)를 통해 전기적으로 접속되도록 한다. 패키지(20)의 하단은 PCB(300) 내의 리세스(300)를 통해 노출된다. 이어서, 기계적 지지체(30) 및 냉각 시스템(32)이 예를 들어 TIM(28)을 통해 PCB(300) 상에 장착된다. 냉각 시스템(32)은 패키지(20)의 상단에 디스펜싱되는 TIM(28)과 접촉한다. 이어서, 냉각 시스템(36)은 예를 들어 TIM(28)을 통해 패키지(20)에 부착된다. 냉각 시스템(38)의 측벽을 리세스(330)와 마주보는 PCB(300)의 측벽에 연결하기 위해 추가의 접착제(도시되지 않음)가 디스펜싱될 수 있다. 냉각 시스템(36)은 핀을 포함할 수 있거나, 냉각제를 전도하기 위한 도관을 그 내부에 포함할 수 있다. 본 발명개시의 일부 실시예에 따르면, 지지 시스템(40)은 냉각 시스템(36)의 하단에 부착된다. 본 발명개시의 다른 실시예에 따르면, 최종 패키지(34)가 수직으로 장착되어야하는 경우에 지지 시스템(40)은 장착되지 않는다. 도 23은 도 22에 도시된 컴포넌트들이 집적된 후의 패키지(34)를 예시한다.
상기 예시된 실시예에서, 일부 공정 및 피처는 본 발명개시의 일부 실시예에 따라 논의된다. 다른 피처 및 공정이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조물이 포함될 수 있다. 테스트 구조물은 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 재배선 층 내에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조물뿐만 아니라 중간 구조물에 대해서도 수행될 수 있다. 추가적으로, 여기에 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 노운-굿-다이의 중간 검증을 통합하는 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 일부 유리한 특징을 가진다. 다중 패키지 컴포넌트를 재구성된 웨이퍼에 집적함으로써, 집적도가 향상될 수 있고, 재구성된 웨이퍼를 함께 본딩함으로써 시스템이 집적될 수 있다. 다중 패키지 컴포넌트의 접속 라인이 짧고, 따라서 각 시스템의 성능이 향상된다. 이는 병렬 컴퓨팅을 위해 다수의 상이한 유형의 칩이 필요한 인공 지능 애플리케이션과 같은 일부 성능이 요구되는(performance-demanding) 애플리케이션에서 시스템을 사용할 수 있게 한다. 리세스된 PCB의 사용은 패키지의 안정성을 향상시키고 최종 패키지의 두께를 감소시킨다. 또한, PCB의 후면 개구부는 양면에서의 열 발산을 가능하게 한다.
본 발명개시의 일부 실시예에 따르면, 방법은 제 1 패키지를 제 2 패키지에 본딩하여 제 3 패키지를 형성하는 단계 - 제 1 패키지는 InFO 패키지이고, InFO 패키지는 디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트, 및 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는(encapsulating) 제 1 캡슐화 재료를 포함함 - ; 제 3 패키지의 적어도 일부분을 PCB 내의 제 1 리세스에 배치시키는 단계 - 제 1 리세스는 PCB의 상단 표면으로부터 PCB의 상단 표면과 하단 표면 사이의 중간 레벨까지 연장됨 - ; 및 제 3 패키지를 PCB에 전기적으로 접속시키기 위해 와이어 본딩을 수행하는 단계를 포함한다. 일실시예에 있어서, 상기 방법은 제 2 패키지를 형성하는 단계를 더 포함하고, 제 2 패키지를 형성하는 단계는 블랭크 기판 위에 복수의 재배선 라인을 형성하는 단계를 포함하고, 복수의 재배선 라인은 블랭크 실리콘 기판과 제 1 패키지 사이에 있다. 일실시예에 있어서, 상기 방법은 제 2 패키지를 형성하는 단계를 더 포함하고, 제 2 패키지를 형성하는 단계는, 제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및 제 2 복수의 패키지 컴포넌트 위에 있고 제 2 복수의 패키지 컴포넌트에 전기적으로 접속되는 복수의 재배선 라인을 형성하는 단계를 포함하고, 제 2 복수의 패키지 컴포넌트는 추가의 디바이스 다이를 포함한다. 일실시예에 있어서, 제 2 패키지는 미절단된 웨이퍼이다. 일실시예에 있어서, 제 1 패키지를 형성하는 단계는 제 1 복수의 패키지 컴포넌트를 제 1 캡슐화 재료 내에 캡슐화하는 단계, 및 제 1 캡슐화 재료의 에지 부분을 트리밍하는 단계를 포함한다. 일실시예에 있어서, PCB는 PCB의 하단 표면으로부터 중간 레벨까지 연장되는 제 2 리세스를 더 포함하고, 상기 방법은 제 3 패키지에 냉각 시스템을 부착하는 단계를 더 포함하고, 냉각 시스템은 제 2 리세스로 연장된다. 일실시예에 있어서, 상기 방법은 TIM을 통해 PCB에 금속 플레이트를 접착하는 단계를 더 포함하며, PCB는 TIM가 더미 금속 피처와 중첩된 채로, PCB를 관통하는 더미 금속 피처를 포함한다.
본 개시의 일부 실시예에 따르면, 방법은 제 1 웨이퍼를 재구성하는 단계로서, 제 1 복수의 패키지 컴포넌트를 제 1 캡슐화 재료 내에 캡슐화하는 단계 - 제 1 복수의 패키지 컴포넌트는 상이한 유형의 디바이스 다이를 포함함 - , 제 1 캡슐화 재료 및 제 1 복수의 패키지 컴포넌트와 중첩되는 제 1 복수의 RDL을 형성하는 단계, 및 제 1 복수의 RDL 위에 있고 제 1 복수의 RDL에 전기적으로 접속되는 제 1 전기 커넥터를 형성하는 단계를 포함하는, 상기 제 1 웨이퍼를 재구성하는 단계; 제 2 웨이퍼를 재구성하는 단계; 제 1 웨이퍼를 제 2 웨이퍼에 본딩하여 패키지를 형성하는 단계; 패키지를 인쇄 회로 기판에 접착하는 단계; 및패키지 상의 제 1 도전성 피처를 인쇄 회로 기판 상의 제 2 도전성 피처에 전기적으로 접속시키는 단계를 포함한다. 일실시예에 있어서, 제 2 웨이퍼를 재구성하는 단계는, 제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및 제 2 복수의 패키지 컴포넌트에 접속하는 제 2 복수의 RDL을 형성하는 단계를 포함한다. 일실시예에 있어서, 상기 방법은 제 1 웨이퍼를 제 2 웨이퍼에 본딩하기 전에 제 1 웨이퍼의 에지 부분을 트리밍하는 단계를 더 포함한다. 일실시예에 있어서, 트리밍하는 단계 후에, 제 1 캡슐화 재료에 의해 캡슐화된 모든 디바이스 다이는 제 1 웨이퍼 내에 남아 있고, 모든 디바이스 다이는 인쇄 회로 기판에 부착될 때 패키지 내에 있다. 일실시예에 있어서, 제 2 웨이퍼를 재구성하는 단계는, 블랭크 실리콘 기판 위에 제 2 복수의 RDL을 형성하는 단계를 포함하고, 제 2 복수의 RDL은 블랭크 실리콘 기판과 제 1 웨이퍼 사이에 있다. 일실시예에 있어서, 제 2 웨이퍼를 재구성하는 단계는, 제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및 제 2 복수의 패키지 컴포넌트에 전기적으로 접속하는 제 2 복수의 RDL을 형성하는 단계를 포함한다. 일싱시예에 있어서, 상기 방법은, 제 1 웨이퍼와 제 2 웨이퍼 사이에 언더필을 디스펜싱하는 단계를 더 포함한다. 일실시예에 있어서, 상기 방법은, 패키지의 하단으로부터 냉각 시스템을 부착하는 단계를 더 포함하고, 냉각 시스템의 일부분은 인쇄 회로 기판으로 연장된다.
본 발명개시의 일부 실시예에 따르면, 패키지는, 제 1 웨이퍼로서, 제 1 디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트, 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 1 인캡슐런트, 및 제 1 복수의 패키지 컴포넌트를 상호접속시키는 제 1 재배선 라인을 포함하는, 상기 제 1 웨이퍼; 제 1 웨이퍼에 본딩된 제 2 웨이퍼로서, 제 2 디바이스 다이를 포함하는 제 2 복수의 패키지 컴포넌트, 제 2 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 2 인캡슐런트, 및 제 2 복수의 패키지 컴포넌트를 상호접속시키는 제 2 재배선 라인을 포함하는, 상기 제 2 웨이퍼; 인쇄 회로 기판 - 제 2 웨이퍼가 인쇄 회로 기판에 접착됨 - ; 및 제 2 웨이퍼 상의 제 1 본드 패드를 인쇄 회로 기판 상의 본드 패드에 접속시키는 전기 접속부를 포함한다. 일실시예에 있어서, 제 2 웨이퍼는 인쇄 회로 기판으로 연장된다. 일실시예에 있어서, 실질적으로 제 2 웨이퍼의 전체는 인쇄 회로 기판 내측에 있다. 일실시예에 있어서, 패키지는 인쇄 회로 기판의 일측면 상의 전기 커넥터를 더 포함하고, 전기 커넥터는 소켓에 삽입되도록 구성된다. 일실시예에 있어서, 패키지는, 인쇄 회로 기판으로 연장되는 냉각 시스템을 더 포함하고, 냉각 시스템은 제 2 웨이퍼의 후면에 부착된다. 패키지는, 제 1 웨이퍼로서, 제 1 디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트, 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 1 인캡슐런트, 및 제 1 복수의 패키지 컴포넌트를 상호접속시키는 제 1 재배선 라인을 포함하는, 상기 제 1 웨이퍼; 제 1 웨이퍼에 본딩된 제 2 웨이퍼로서, 제 2 디바이스 다이를 포함하는 제 2 복수의 패키지 컴포넌트, 제 2 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 2 인캡슐런트, 및 제 2 복수의 패키지 컴포넌트를 상호접속시키는 제 2 재배선 라인을 포함하는, 상기 제 2 웨이퍼; 인쇄 회로 기판 - 제 2 웨이퍼가 인쇄 회로 기판에 접착됨 - ; 및 제 2 웨이퍼 상의 제 1 본드 패드를 인쇄 회로 기판 상의 본드 패드에 접속시키는 전기 접속부를 포함한다. 일실시예에 있어서, 제 2 웨이퍼는 인쇄 회로 기판으로 연장된다. 일실시예에 있어서, 실질적으로 제 2 웨이퍼의 전체는 인쇄 회로 기판 내측에 있다. 일실시예에 있어서, 패키지는 인쇄 회로 기판의 일측면 상의 전기 커넥터를 더 포함하고, 전기 커넥터는 소켓에 삽입되도록 구성된다. 일실시예에 있어서, 패키지는, 인쇄 회로 기판으로 연장되는 냉각 시스템을 더 포함하고, 냉각 시스템은 제 2 웨이퍼의 후면에 부착된다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 방법에 있어서,
제 1 패키지를 제 2 패키지에 본딩하여 제 3 패키지를 형성하는 단계 - 상기 제 1 패키지는 집적 팬아웃(Integrated Fan-Out; InFO) 패키지이고, 상기 InFO 패키지는,
디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트, 및
상기 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는(encapsulating) 제 1 캡슐화 재료를 포함함 - ;
상기 제 3 패키지의 적어도 일부분을 인쇄 회로 기판(Printed Circuit Board; PCB) 내의 제 1 리세스에 배치시키는 단계 - 상기 제 1 리세스는 상기 PCB의 상단 표면으로부터 상기 PCB의 상기 상단 표면과 하단 표면 사이의 중간 레벨까지 연장됨 - ; 및
상기 제 3 패키지를 상기 PCB에 전기적으로 접속시키기 위해 와이어 본딩을 수행하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 2 패키지를 형성하는 단계
를 더 포함하고,
상기 제 2 패키지를 형성하는 단계는, 기판 위에 복수의 재배선 라인을 형성하는 단계를 포함하고, 상기 복수의 재배선 라인은 상기 기판과 상기 제 1 패키지 사이에 있는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제 2 패키지를 형성하는 단계
를 더 포함하고,
상기 제 2 패키지를 형성하는 단계는,
제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및
상기 제 2 복수의 패키지 컴포넌트 위에 있고 상기 제 2 복수의 패키지 컴포넌트에 전기적으로 접속되는 복수의 재배선 라인을 형성하는 단계 - 상기 제 2 복수의 패키지 컴포넌트는 추가의 디바이스 다이를 포함함 - 를 포함하는 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 제 2 패키지는 미절단된(un-sawed) 웨이퍼인 것인 방법.
실시예 5. 실시예 1에 있어서,
상기 제 1 패키지를 형성하는 단계
를 더 포함하고,
상기 제 1 패키지를 형성하는 단계는,
상기 제 1 복수의 패키지 컴포넌트를 상기 제 1 캡슐화 재료 내에 캡슐화하는 단계, 및
상기 제 1 캡슐화 재료의 에지 부분을 트리밍(trimming)하는 단계를 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 PCB는 상기 PCB의 상기 하단 표면으로부터 상기 중간 레벨까지 연장되는 제 2 리세스를 더 포함하는 것이고, 상기 방법은,
상기 제 3 패키지에 냉각 시스템을 부착하는 단계 - 상기 냉각 시스템은 상기 제 2 리세스로 연장됨 -
를 더 포함하는 방법.
실시예 7. 실시예 1에 있어서,
열 계면 재료(Thermal Interface Material; TIM)를 통해 상기 PCB에 금속 플레이트를 접착하는 단계
를 더 포함하며, 상기 PCB는 상기 TIM가 더미 금속 피처와 중첩된 채로, 상기 PCB를 관통하는 상기 더미 금속 피처를 포함하는 것인 방법.
실시예 8. 방법에 있어서,
제 1 웨이퍼를 재구성하는 단계로서,
제 1 복수의 패키지 컴포넌트를 제 1 캡슐화 재료 내에 캡슐화하는 단계 - 상기 제 1 복수의 패키지 컴포넌트는 상이한 유형의 디바이스 다이를 포함함 - ,
상기 제 1 캡슐화 재료 및 상기 제 1 복수의 패키지 컴포넌트와 중첩되는 제 1 복수의 재배선 라인(Redistribution Line; RDL)을 형성하는 단계, 및
상기 제 1 복수의 RDL 위에 있고 상기 제 1 복수의 RDL에 전기적으로 접속되는 제 1 전기 커넥터를 형성하는 단계를 포함하는, 상기 제 1 웨이퍼를 재구성하는 단계;
제 2 웨이퍼를 재구성하는 단계;
상기 제 1 웨이퍼를 상기 제 2 웨이퍼에 본딩하여 패키지를 형성하는 단계;
상기 패키지를 인쇄 회로 기판에 접착하는 단계; 및
상기 패키지 상의 제 1 도전성 피처를 상기 인쇄 회로 기판 상의 제 2 도전성 피처에 전기적으로 접속시키는 단계
를 포함하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제 2 웨이퍼를 재구성하는 단계는,
제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및
상기 제 2 복수의 패키지 컴포넌트에 접속하는 제 2 복수의 RDL을 형성하는 단계를 포함하는 것인 방법.
실시예 10. 실시예 8에 있어서,
상기 제 1 웨이퍼를 상기 제 2 웨이퍼에 본딩하기 전에 상기 제 1 웨이퍼의 에지 부분을 트리밍하는 단계
를 더 포함하는 방법.
실시예 11. 실시예 10에 있어서,
상기 트리밍하는 단계 후에, 상기 제 1 캡슐화 재료에 의해 캡슐화된 모든 디바이스 다이는 상기 제 1 웨이퍼 내에 남아 있고, 상기 모든 디바이스 다이는 상기 인쇄 회로 기판에 부착될 때 상기 패키지 내에 있는 것인 방법.
실시예 12. 실시예 8에 있어서,
상기 제 2 웨이퍼를 재구성하는 단계는, 기판 위에 제 2 복수의 RDL을 형성하는 단계를 포함하고, 상기 제 2 복수의 RDL은 상기 기판과 상기 제 1 웨이퍼 사이에 있는 것인 방법.
실시예 13. 실시예 8에 있어서,
상기 제 2 웨이퍼를 재구성하는 단계는,
제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및
상기 제 2 복수의 패키지 컴포넌트 위에 있고, 상기 제 2 복수의 패키지 컴포넌에 전기적으로 접속하는 제 2 복수의 RDL을 형성하는 단계를 포함하는 것인 방법.
실시예 14. 실시예 8에 있어서,
상기 제 1 웨이퍼와 상기 제 2 웨이퍼 사이에 언더필을 디스펜싱(dispensing)하는 단계
를 더 포함하는 방법.
실시예 15. 실시예 8에 있어서,
상기 패키지의 하단으로부터 냉각 시스템을 부착하는 단계
를 더 포함하고, 상기 냉각 시스템의 일부분은 상기 인쇄 회로 기판으로 연장되는 것인 방법.
실시예 16. 패키지에 있어서,
제 1 웨이퍼로서,
제 1 디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트,
상기 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 1 인캡슐런트(encapsulant), 및
상기 제 1 복수의 패키지 컴포넌트를 상호접속시키는 제 1 재배선 라인을 포함하는, 상기 제 1 웨이퍼;
상기 제 1 웨이퍼에 본딩된 제 2 웨이퍼로서,
제 2 디바이스 다이를 포함하는 제 2 복수의 패키지 컴포넌트,
상기 제 2 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 2 인캡슐런트, 및
상기 제 2 복수의 패키지 컴포넌트를 상호접속시키는 제 2 재배선 라인을 포함하는, 상기 제 2 웨이퍼;
인쇄 회로 기판 - 상기 제 2 웨이퍼가 상기 인쇄 회로 기판에 접착됨 - ; 및
상기 제 2 웨이퍼 상의 제 1 본드 패드를 상기 인쇄 회로 기판 상의 본드 패드에 접속시키는 전기 접속부
를 포함하는 패키지.
실시예 17. 실시예 16에 있어서,
상기 제 2 웨이퍼는 상기 인쇄 회로 기판으로 연장되는 것인 패키지.
실시예 18. 실시예 16에 있어서,
실질적으로 상기 제 2 웨이퍼의 전체는 상기 인쇄 회로 기판 내측에 있는 것인 패키지.
실시예 19. 실시예 16에 있어서,
상기 인쇄 회로 기판의 일측면 상의 전기 커넥터로서, 소켓에 삽입되도록 구성된 상기 전기 커넥터
를 더 포함하는 패키지.
실시예 20. 실시예 16에 있어서,
상기 인쇄 회로 기판으로 연장되는 냉각 시스템으로서, 상기 제 2 웨이퍼의 후면에 부착되는 상기 냉각 시스템
을 더 포함하는 패키지.

Claims (10)

  1. 방법에 있어서,
    제 1 패키지를 제 2 패키지에 본딩하여 제 3 패키지를 형성하는 단계 - 상기 제 1 패키지는 집적 팬아웃(Integrated Fan-Out; InFO) 패키지이고, 상기 InFO 패키지는,
    디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트, 및
    상기 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는(encapsulating) 제 1 캡슐화 재료를 포함함 - ;
    상기 제 3 패키지의 적어도 일부분을 인쇄 회로 기판(Printed Circuit Board; PCB) 내의 제 1 리세스에 배치시키는 단계 - 상기 제 1 리세스는 상기 PCB의 상단 표면으로부터 상기 PCB의 상기 상단 표면과 하단 표면 사이의 중간 레벨까지 연장됨 - ; 및
    상기 제 3 패키지를 상기 PCB에 전기적으로 접속시키기 위해 와이어 본딩을 수행하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 패키지를 형성하는 단계
    를 더 포함하고,
    상기 제 2 패키지를 형성하는 단계는, 기판 위에 복수의 재배선 라인을 형성하는 단계를 포함하고, 상기 복수의 재배선 라인은 상기 기판과 상기 제 1 패키지 사이에 있는 것인 방법.
  3. 제 1 항에 있어서,
    상기 제 2 패키지를 형성하는 단계
    를 더 포함하고,
    상기 제 2 패키지를 형성하는 단계는,
    제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및
    상기 제 2 복수의 패키지 컴포넌트 위에 있고 상기 제 2 복수의 패키지 컴포넌트에 전기적으로 접속되는 복수의 재배선 라인을 형성하는 단계 - 상기 제 2 복수의 패키지 컴포넌트는 추가의 디바이스 다이를 포함함 - 를 포함하는 것인 방법.
  4. 제 3 항에 있어서,
    상기 제 2 패키지는 미절단된(un-sawed) 웨이퍼인 것인 방법.
  5. 제 1 항에 있어서,
    상기 제 1 패키지를 형성하는 단계
    를 더 포함하고,
    상기 제 1 패키지를 형성하는 단계는,
    상기 제 1 복수의 패키지 컴포넌트를 상기 제 1 캡슐화 재료 내에 캡슐화하는 단계, 및
    상기 제 1 캡슐화 재료의 에지 부분을 트리밍(trimming)하는 단계를 포함하는 것인 방법.
  6. 제 1 항에 있어서,
    상기 PCB는 상기 PCB의 상기 하단 표면으로부터 상기 중간 레벨까지 연장되는 제 2 리세스를 더 포함하는 것이고, 상기 방법은,
    상기 제 3 패키지에 냉각 시스템을 부착하는 단계 - 상기 냉각 시스템은 상기 제 2 리세스로 연장됨 -
    를 더 포함하는 방법.
  7. 제 1 항에 있어서,
    열 계면 재료(Thermal Interface Material; TIM)를 통해 상기 PCB에 금속 플레이트를 접착하는 단계
    를 더 포함하며, 상기 PCB는 상기 TIM가 더미 금속 피처와 중첩된 채로, 상기 PCB를 관통하는 상기 더미 금속 피처를 포함하는 것인 방법.
  8. 방법에 있어서,
    제 1 웨이퍼를 재구성하는 단계로서,
    제 1 복수의 패키지 컴포넌트를 제 1 캡슐화 재료 내에 캡슐화하는 단계 - 상기 제 1 복수의 패키지 컴포넌트는 상이한 유형의 디바이스 다이를 포함함 - ,
    상기 제 1 캡슐화 재료 및 상기 제 1 복수의 패키지 컴포넌트와 중첩되는 제 1 복수의 재배선 라인(Redistribution Line; RDL)을 형성하는 단계, 및
    상기 제 1 복수의 RDL 위에 있고 상기 제 1 복수의 RDL에 전기적으로 접속되는 제 1 전기 커넥터를 형성하는 단계를 포함하는, 상기 제 1 웨이퍼를 재구성하는 단계;
    제 2 웨이퍼를 재구성하는 단계;
    상기 제 1 웨이퍼를 상기 제 2 웨이퍼에 본딩하여 패키지를 형성하는 단계;
    상기 패키지를 인쇄 회로 기판에 접착하는 단계; 및
    상기 패키지 상의 제 1 도전성 피처를 상기 인쇄 회로 기판 상의 제 2 도전성 피처에 전기적으로 접속시키는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 제 2 웨이퍼를 재구성하는 단계는,
    제 2 복수의 패키지 컴포넌트를 제 2 캡슐화 재료 내에 캡슐화하는 단계, 및
    상기 제 2 복수의 패키지 컴포넌트에 접속하는 제 2 복수의 RDL을 형성하는 단계를 포함하는 것인 방법.
  10. 패키지에 있어서,
    제 1 웨이퍼로서,
    제 1 디바이스 다이를 포함하는 제 1 복수의 패키지 컴포넌트,
    상기 제 1 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 1 인캡슐런트(encapsulant), 및
    상기 제 1 복수의 패키지 컴포넌트를 상호접속시키는 제 1 재배선 라인을 포함하는, 상기 제 1 웨이퍼;
    상기 제 1 웨이퍼에 본딩된 제 2 웨이퍼로서,
    제 2 디바이스 다이를 포함하는 제 2 복수의 패키지 컴포넌트,
    상기 제 2 복수의 패키지 컴포넌트를 내부에 캡슐화하는 제 2 인캡슐런트, 및
    상기 제 2 복수의 패키지 컴포넌트를 상호접속시키는 제 2 재배선 라인을 포함하는, 상기 제 2 웨이퍼;
    인쇄 회로 기판 - 상기 제 2 웨이퍼가 상기 인쇄 회로 기판에 접착됨 - ; 및
    상기 제 2 웨이퍼 상의 제 1 본드 패드를 상기 인쇄 회로 기판 상의 본드 패드에 접속시키는 전기 접속부
    를 포함하는 패키지.
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DE (1) DE102018127067A1 (ko)
TW (1) TWI736866B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220131547A (ko) * 2020-03-09 2022-09-28 퀄컴 인코포레이티드 패키지들의 콘택-콘택 커플링을 포함하는 디바이스

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217563B2 (en) 2019-10-24 2022-01-04 Apple Inc. Fully interconnected heterogeneous multi-layer reconstructed silicon device
US11594498B2 (en) * 2020-04-27 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
US20240145432A1 (en) * 2021-03-08 2024-05-02 Tesla, Inc. Cooled system-on-wafer with means for reducing the effects of electrostatic discharge and/or electromagnetic interference
US11935761B2 (en) 2021-08-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of forming thereof
CN114759012B (zh) * 2022-06-14 2022-08-26 之江实验室 基于tsv工艺晶上系统与pcb板互连结构及制造方法
US11705437B1 (en) * 2023-01-19 2023-07-18 Zhejiang Lab Interconnection structure of system on wafer and PCB base on TSV process and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228595B1 (ko) * 1995-10-04 1999-11-01 요시토미 마사오 반도체장치 및 그 제조방법
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
KR20130084493A (ko) * 2012-01-17 2013-07-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20150235936A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US7763963B2 (en) * 2005-05-04 2010-07-27 Stats Chippac Ltd. Stacked package semiconductor module having packages stacked in a cavity in the module substrate
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
CN102169875B (zh) 2010-02-26 2013-04-17 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
EP2535926A3 (en) * 2011-06-17 2015-08-05 BIOTRONIK SE & Co. KG Semiconductor package
US9721920B2 (en) 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
KR102134133B1 (ko) * 2013-09-23 2020-07-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9527723B2 (en) * 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
US9881908B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
US9773757B2 (en) * 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
US10062648B2 (en) * 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100228595B1 (ko) * 1995-10-04 1999-11-01 요시토미 마사오 반도체장치 및 그 제조방법
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
KR20130084493A (ko) * 2012-01-17 2013-07-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20150235936A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220131547A (ko) * 2020-03-09 2022-09-28 퀄컴 인코포레이티드 패키지들의 콘택-콘택 커플링을 포함하는 디바이스

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