KR20230086556A - 웨이퍼-폼 패키지의 형성에서의 트리밍 프로세스 및 절단 프로세스 - Google Patents

웨이퍼-폼 패키지의 형성에서의 트리밍 프로세스 및 절단 프로세스 Download PDF

Info

Publication number
KR20230086556A
KR20230086556A KR1020220061542A KR20220061542A KR20230086556A KR 20230086556 A KR20230086556 A KR 20230086556A KR 1020220061542 A KR1020220061542 A KR 1020220061542A KR 20220061542 A KR20220061542 A KR 20220061542A KR 20230086556 A KR20230086556 A KR 20230086556A
Authority
KR
South Korea
Prior art keywords
wafer
reconstructed wafer
reconstructed
device dies
trimming
Prior art date
Application number
KR1020220061542A
Other languages
English (en)
Inventor
마오-옌 창
유-치아 라이
쿠오-룽 판
챙-시우안 웅
시우-젠 린
칭-후아 시에
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230086556A publication Critical patent/KR20230086556A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
    • H01L2023/4043—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink heatsink to have chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2105—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Dicing (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)

Abstract

방법은 캐리어 위에 복수의 디바이스 다이를 배치하는 단계; 캡슐화제에 복수의 디바이스 다이를 캡슐화하는 단계; 및 복수의 디바이스 다이 및 캡슐화제 위에 재배선 구조를 형성하는 단계를 포함하는 재구성된 웨이퍼를 형성하는 단계를 포함한다. 재배선 구조는 복수의 유전 층 및 복수의 유전 층 내의 복수의 재배선 라인을 포함한다. 방법은 재구성된 웨이퍼에 대해 트리밍 프로세스를 수행하는 단계를 더 포함한다. 트리밍 프로세스는 재구성된 웨이퍼에 대한 곡선 에지를 형성한다. 재구성된 웨이퍼에 대해 절단 프로세스가 수행되어 재구성된 웨이퍼가 직선 에지를 포함한다.

Description

웨이퍼-폼 패키지의 형성에서의 트리밍 프로세스 및 절단 프로세스{TRIMMING AND SAWING PROCESSES IN THE FORMATION OF WAFER-FORM PACKAGES}
우선권 주장 및 상호참조
본 출원은 2021년 12월 7일에 출원된 출원 번호 63/286,616의 " Specific Trimming Process in Wafer-Form Package Chamber Application"라는 명칭의 가출원된 미국 특허 출원의 이익을 주장하고, 이 출원은 본 명세서에 참조로 포함된다.
웨이퍼-폼 패키지는 인공 지능(AI) 애플리케이션과 같은 고성능 애플리케이션에 사용된다. 웨이퍼-폼 패키지에서, 다수의 디바이스 다이는 재구성된 웨이퍼로 패키징될 수 있으며, 여기서 재배선 라인은 디바이스 다이를 상호 연결하기 위해 형성된다. 재구성된 웨이퍼는 디바이스 다이를 서로 분리하기 위해 따로 절단되지 않고 패키징된다.
본 개시의 양상은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징부는 축척에 맞게 그려지지 않는다는 점에 주목한다. 실제로, 다양한 특징부의 치수는 논의의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 9, 도 10a, 도 10b, 도 11 내지 도 12, 도 13a, 도 13b 및 도 13c는 일부 실시예에 따른 웨이퍼-폼 패키지 형성에서 중간 단계의 단면도 및 평면도를 도시한다.
도 14 내지 도 20은 일부 실시예에 따른 웨이퍼-폼 패키지의 형성에서의 중간 단계의 단면도를 도시한다.
도 21 및 도 22는 일부 실시예에 따른 트리밍 프로세스의 평면도 및 사시도를 도시한다.
도 23은 일부 실시예에 따른 트리밍 프로세스에 의해 형성된 웨이퍼 측벽 상의 트리밍 마크(트레이스)를 도시한다.
도 24는 일부 실시예에 따른 절단 프로세스의 평면도를 도시한다.
도 25는 일부 실시예에 따른 절단 프로세스에 의해 형성된 웨이퍼 측벽 상의 절단 마크(트레이스)를 도시한다.
도 26 및 27은 일부 실시예에 따른 웨이퍼-폼 패키지를 형성하기 위한 프로세스 흐름을 도시한다.
다음 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 구체적인 예는 본 개시를 단순화하기 위해 아래에 설명된다. 물론, 이러한 예는 단지 예시에 불과할 뿐 제한하려는 의도는 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징 및 제2 특징 사이에 추가적인 특징부가 형성될 수 있는 실시예 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순하고 명확하게 하기 위한 것이고, 그 자체가 설명되는 다양한 실시예 및/또는 구성 사이에 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에,”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 설명한 대로 한 요소 또는 특징부와 다른 요소 또는 특징부 간의 관계를 설명하기 쉽게 설명하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 중이거나 동작 중인 디바이스의 상이한 배향을 포함하고자 한다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 본 명세서에서 사용된 공간적으로 상대적인 기술어구도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따른 웨이퍼-폼 패키지 및 이를 형성하는 방법이 제공된다. 재구성된 웨이퍼를 형성하고 트리밍함으로써 재구성된 웨이퍼의 일부 에지 부분이 제거되고 아마도 챔퍼가 형성될 수 있다. 곡선 에지도 트리밍 프로세스에서 형성된다. 재구성된 웨이퍼는 또한 일부 에지 부분을 제거하고 직선 에지를 형성하기 위해 절단된다. 절단 프로세스 및 트리밍 프로세스를 모두 수행함으로써, 절단 프로세스에 의해 재구성된 웨이퍼의 크기가 줄어들고, 트리밍 프로세스를 통해 품질 체크 문제가 감소될 수 있다. 일부 실시예의 일부 변형이 논의된다. 본 명세서에서 논의된 실시예는 본 개시의 주제를 만들거나 사용할 수 있도록 하는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예의 고려된 범위 내에서 만들어질 수 있는 수정을 용이하게 이해할 것이다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는 데 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5 내지 도 6, 도 7a, 도 7b, 도 8 내지 도 9, 도 10a, 도 10b, 도 11 내지 도 12, 도 13a, 도 13b, 및 도 13c는 본 개시의 일부 실시예에 따른 웨이퍼-폼 패키지의 형성에서의 중간 단계의 단면도를 예시한다. 해당 프로세스는 또한 도 26에 도시된 프로세스 흐름에 개략적으로 반영된다.
도 1을 참조하면, 캐리어(20)가 제공되고, 릴리즈 막(22)이 캐리어(20) 상에 코팅된다. 캐리어(20)는 투명한 물질로 형성되며, 유리 캐리어, 세라믹 캐리어, 유기 캐리어 등일 수 있다. 릴리즈 막(22)은 캐리어(20)의 상부 표면과 물리적으로 접촉한다. 릴리즈 막(22)은 LTHC(Light-To-Heat-Conversion) 코팅 물질로 형성될 수 있다. 릴리즈 막(22)은 코팅을 통해 캐리어(20) 상에 도포될 수 있다. 본 개시의 일부 실시예에 따르면, LTHC 코팅 물질은 빛/방사선(레이저 빔과 같은)의 열 하에 분해될 수 있고, 캐리어(20)를 그 위에 배치 및 형성된 구조로부터 릴리즈할 수 있다. 접착 막인 다이-부착 막(24)은 캐리어(20) 상에 배치된다.
도 1은 DAF(24) 상에 배치되고 이에 부착되는 패키지 구성요소(26)의 배치를 추가로 도시한다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 본 개시의 일부 실시예에 따르면, 패키지 구성요소(26)는 로직 다이(예: 컴퓨팅 다이), 메모리 다이(예: 동적 랜덤 액세스 메모리(DRAM) 다이 또는 정적 랜덤 액세스 메모리(SRAM) 다이), 포토닉 다이, 패키지(이미 패키징된 디바이스 다이 포함), 입출력(IO) 다이, 디지털 다이, 아날로그 다이, 표면 실장 수동 디바이스, 고대역폭 메모리(HBM) 블록과 같은 다이 스택 등을 포함한다. 패키지 구성요소(26)는 모두 동일한 구조를 갖는 동일한 유형일 수 있거나, 전술한 바와 같이 복수의 상이한 유형의 패키지 구성요소를 포함할 수 있다.
본 개시의 일부 실시예에 따르면, 패키지 구성요소(26)는 실리콘 기판, 게르마늄 기판, 또는 예를 들어 GaAs, InP, GaN, InGaAs, InAIAs, 등으로 형성된 III-V족 화합물 반도체 기판일 수 있는 반도체 기판(28)을 포함한다. 트랜지스터, 다이오드, 저항, 커패시터, 인덕터 등과 같은 집적 회로 디바이스(미도시)는 기판(28)의 표면 또는 그 위에 형성될 수 있다. 유전 층에 형성되는 금속 라인 및 비아와 같은 상호 연결 구조는 집적 회로 디바이스 위에 형성되고 집적 회로 디아비스에 전기적으로 결합된다. 전도성 필라(30)는 대응하는 패키지 구성요소(26)의 표면에 형성되고, 상호 연결 구조를 통해 패키지 구성요소(26) 내의 집적 회로 디바이스에 전기적으로 결합된다. 보호 층(32)은 금속 필라(30)를 덮도록 형성된다. 보호 층(32)은 폴리이미드(Polyimide), PBO(Polybenzoxazole) 등과 같은 폴리머로 형성될 수 있다.
도 2를 참조하면, 패키지 구성요소(26)를 캡슐화하고 패키지 구성요소(26) 사이의 갭을 채우기 위해 캡슐화제(36)가 분배된다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(204)로서 예시된다. 캡슐화제(36)는 그 이후에 경화된다. 캡슐화제(36)는 몰딩 화합물, 몰딩 언더필, 에폭시, 및/또는 수지를 포함할 수 있다. 일부 실시예에 따르면, 캡슐화제(36)는 베이스 물질 및 베이스 물질 내의 충전제 입자를 포함한다. 베이스 물질은 폴리머, 수지, 에폭시 등을 포함할 수 있다. 충전제 입자는 실리콘 산화물, 알루미늄 산화물 등으로 형성될 수 있고, 이는 구 형상을 가질 수 있다. 또한, 구 형상 충전제 입자는 동일하거나 상이한 직경을 가질 수 있다.
캡슐화제(36)를 분배한 후, CMP(Chemical Mechanical Polishing) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스를 수행하여 캡슐화제(36), 보호 층(32) 및 전도성 필라(30)를 평탄화한다. 결과적으로 전도성 필라(30)가 노출된다.
후속 프로세스에서, 상호 연결 구조(38)는 상호 연결 구조(38)의 하부 및 상부의 형성을 각각 도시하는 도 3 및 도 4a에 도시된 바와 같이 캡슐화제(36) 위에 형성된다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. 본 개시의 일부 실시예에 따르면, 상호 연결 구조(38)는 유전 층(40A) 및 유전 층(40A) 위의 유전 층(40B)을 포함하며, 이는 집합적으로 유전 층(40)으로 지칭된다. 유전 층(40A, 40B)의 경계는 도시되어 있지 않다. 각각의 유전 층(40B)은 임의의 유전 층(40A)보다 더 두꺼울 수 있다.
본 개시의 일부 실시예에 따르면, 유전 층(40A)은 PBO, 폴리이미드, BCB 등과 같은 감광성 폴리머로 형성되고, 유전 층(40B)은 몰딩 화합물, 몰딩 언더필, 실리콘 산화물, 실리콘 질화물 등과 같은 비감광성 물질로 형성된다. 대안적인 실시예에 따르면, 유전 층(40A, 40B) 모두는 감광성 물질로 형성된다. 예를 들어, 모든 유전 층(40)은 PBO, 폴리이미드, BCB 등과 같은 감광성 물질로 형성될 수 있다. 유전 층(40A, 40B) 각각의 형성은 유전 층(40)을 유동성 형태로 분배하는 단계 이후, 유전 층(40)을 경화하는 단계를 포함할 수 있다.
RDL(42A)은 유전 층(40A)에 형성되고, RDL(42B)은 유전 층(40B)에 형성된다. RDL(42A 및 42B)은 집합적으로 RDL(42)이라고 지칭된다. 일부 실시예에 따르면, RDL(42B)은 RDL(42A)보다 더 두껍고 및/또는 더 넓으며, 장거리 전기 라우팅에 사용될 수 있는 반면, RDL(42A)은 단거리 전기 라우팅에 사용될 수 있다. 전기 커넥터(44)는 상호 연결 구조(38)의 표면에 형성된다. 전기 커넥터(44) 및 RDL(42A, 42B)은 패키지 구성요소(26)에 전기적으로 연결되고 상호 연결된다. 설명 전체에 걸쳐, 릴리즈 막(22) 위의 구성요소는 집합적으로 재구성된 웨이퍼(46)로 지칭된다.
유전 층(40A) 및 RDL(42A)의 예시적인 형성 프로세스는 예로서 다음과 같이 논의된다. 먼저, 유전 층(40A) 중 제1 유전 층(40A)이 연마된 캡슐화제(36) 및 패키지 구성요소(26) 상에 퇴적되고, 이후 패터닝되어 개구를 형성하고, 이를 통해 패키지 구성요소(26)의 금속 필라(30)가 노출된다. 패터닝 프로세스는 유전 층(40)을 노광하고 유전 층(40A)을 현상하는 것을 포함하는 포토 리소그래피 프로세스를 통해 이루어질 수 있다. 다음으로, 예를 들어 물리적 기상 증착(PVD)을 통해 금속 시드 층이 퇴적된다. 이후 포토레지스트일 수 있는 도금 마스크는 패터닝된 유전 층(40A) 상에 형성되고 패터닝된다. 이후 도금 마스크의 개구에 RDL을 형성하기 위해 도금 프로세스가 수행된다. 이후 도금 마스크가 제거되고, 이어서 하부 금속 시드 층이 에칭된다. 따라서, 대응하는 유전 층(40A)의 라인 부분 및 유전 층(40A)으로 연장되는 비아 부분을 포함하는 RDL 층이 형성된다. 이러한 프로세스는 복수의 유전 층(40A) 및 대응하는 RDL(42A)을 형성하기 위해 반복될 수 있다.
유전 층(40B) 및 RDL(42B)의 예시적인 형성 프로세스는 예로서 다음과 같이 논의된다. 먼저, 금속 시드 층이 퇴적되고, 이어서 포토레지스트일 수 있는 제1 도금 마스크의 형성 및 패터닝이 뒤따른다. 이후 RDL을 도금하기 위해 제1 도금 프로세스가 수행된다. 이후 제1 도금 마스크가 제거된다. 다음으로, 금속 시드 층을 에칭하지 않고 포토레지스트일 수 있는 제2 도금 마스크를 형성한다. 그런 다음 RDL에 비아를 도금하기 위해 제2 도금 프로세스가 수행된다. 이후 제2 도금 마스크가 제거되고, RDL로 덮이지 않은 하부 금속 시드 층의 에칭이 뒤따른다. 따라서 RDL 층 및 비아 위에 있는 층이 형성된다. 다음으로, 유전 층(40B)(예: 몰딩 화합물)이 배치되고 경화된다. 이후 비아의 상부 표면이 유전 층의 상부 표면과 수평이 되도록 평탄화 프로세스가 수행된다. 이러한 프로세스는 복수의 유전 층(40B) 및 대응하는 RDL(42B)을 형성하기 위해 반복될 수 있다.
캡슐화제(36) 및 유전 층(40)은 유동가능하기 때문에, 분배될 때 재구성된 웨이퍼(46)의 경계 근처 영역에서 캡슐화제(36) 및 유전 층(40)이 옆으로 유동하여 경사지고 굽은 측벽을 형성한다. 일부 실시예에 따르면, 유전 층(40A)은 캡슐화제(36)(도 3)의 측벽을 덮고, 캡슐화제(36)는 완전히 덮일 수 있거나, 대부분의 측벽이 덮인 상태에서 노출된 끝 부분을 가질 수 있다. 유전 층(40B)은 유전 층(40A)(도 4a)의 측벽을 덮고, 유전 층(40A)은 완전히 덮일 수 있거나, 대부분의 측벽이 덮인 상태에서 노출된 끝 부분을 가질 수 있다.
도 4b는 재구성된 웨이퍼(46)의 평면도를 도시하며, 여기에서 예시적인 패키지 구성요소(26)는 개략적으로 도시되는 반면 RDL(42)은 도시되지 않는다. 설명 전체에 걸쳐, 재구성된 웨이퍼(46)의 에지 부분은 재구성된 웨이퍼(46)의 내부 부분을 둘러싸는 링을 형성하는 에지 부분(46E)으로 지칭된다. 에지 부분(46E)은 또한 도 4a에 표시되어 있다.
후속 프로세스에서, 캐리어(20)는 재구성된 웨이퍼(46)로부터 디본딩(de-bonding)된다. 디본딩은 예를 들어 릴리즈 막(22) 상에 광 빔(레이저 빔과 같은)을 투사함으로써 수행될 수 있고 광 빔은 투명 캐리어(20)를 통해 투과한다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(208)로서 예시된다. 따라서 릴리즈 막(22)이 분해되고, 재구성된 웨이퍼(46)가 캐리어(20)로부터 릴리즈된다. DAF(24)는 클리닝 프로세스 또는 그라인딩 프로세스에서 제거될 수 있다. 결과로 초래된 재구성된 웨이퍼(46)는 도 5에 도시된다.
일부 실시예에 따르면, 재구성된 웨이퍼(46)는 뒤집히고, 프레임(52)에 의해 고정되는 테이프(50) 상에 배치된다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(210)로서 예시된다. 일부 실시예에 따르면, 전기 커넥터(44)는 테이프(50)와 접촉한다. 대안적인 실시예에 따르면, 패키지 구성요소(26) 및 캡슐화제(36)는 테이프(50)와 접촉한다.
도 6을 참조하면, 관통-홀(54)은 재구성된 웨이퍼(46)를 관통하도록 형성된다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 관통-홀(54)은 레이저 드릴, 드릴 비트를 이용한 드릴링 등을 통해 형성될 수 있다. 예를 들어, 도 6은 레이저 빔 생성기(41) 및 생성된 레이저 빔(43)을 개략적으로 예시한다. 특징부(42, 43)는 또한 드릴링 비트를 나타낼 수도 있다. 일부 실시예에 따르면, 패키지 구성요소(26)는 복수의 행 및 복수의 열을 포함하는 어레이로 분배된다. 복수의 수평 간격 및 복수의 수직 간격은 각각 행과 열을 서로 분리한다. 일부 관통-홀(54)은 도 8에 도시된 바와 같이 에지에 가깝다. 일부 다른 관통 홀(54)은 또한 재구성된 웨이퍼(46)의 내부 부분 및 수평 간격 및 수직 간격의 중첩 영역에 위치될 수 있다.
도 7a는 재구성된 웨이퍼(46)의 에지 부분을 트리밍하기 위한 트리밍 프로세스를 예시한다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. 도 21 및 도 22는 각각 트리밍 프로세스의 평면도 및 사시도를 도시한다. 도 21을 참조하면, 재구성된 웨이퍼(46) 및 하부 테이프(50)(미도시)는 척 테이블(56) 상에 배치된다. 재구성된 웨이퍼(46) 또한 회전하도록 척 테이블(56)이 회전한다. 에지 트리밍 블레이드(58)는 회전 축을 향해 이동되고, 회전하는 재구성된 웨이퍼(46) 상에 측방향으로 가압된다. 그 결과, 재구성된 웨이퍼(46)의 에지 부분이 트리밍되고, 재구성된 웨이퍼(46)의 에지는 둥글고 원에 맞다. 트리밍 프로세스에 의해 제거된 재구성된 웨이퍼(46)의 부분은 에지 부분(46E) 내에 있을 수 있다. 예를 들어, 도 4b에 도시된 바와 같이, 재구성된 웨이퍼(46)의 에지는 트리밍 프로세스에 의해 도 4b에 도시된 바와 같이 점선 원(47)으로 리세스될 수 있다. 도 8은 트리밍된 재구성된 웨이퍼(46)의 예시적인 평면도를 도시하며, 여기서 트리밍 프로세스에 의해 생성된 재구성된 웨이퍼(46)의 측벽은 측벽(46TSW)으로 도시된다.
다시 도 7a를 참조하면, 에지 트리밍 블레이드(58)가 측방향으로 가압되는 동안, 이는 회전되지 않고 그대로 유지된다. 도 21 및 도 22에 도시된 바와 같이 척 테이블(56)은 도 7a에 도시되어 있지 않다는 것이 인식된다. 일부 실시예에 따르면, 에지 트리밍 블레이드(58)는 경사진 측벽을 갖는다. 그 결과, 트리밍된 재구성된 웨이퍼(46)의 측벽(46TSW) 또한 경사진다. 설명 전체에 걸쳐, 측벽(46TSW)은 또한 재구성된 웨이퍼(46)의 챔퍼로도 지칭된다. 대안적인 실시예에 따르면, 에지 트리밍 블레이드(58)는 수직 내부 측벽을 갖는다. 그 결과, 트리밍된 재구성된 웨이퍼(46)의 측벽(46TSW) 또한 수직이다.
일부 실시예에 따르면, 도 7a에 도시된 바와 같이, 트리밍 프로세스 이후, 유전 층(40A, 40B) 모두의 에지 부분이 부분적으로 제거되고, 캡슐화제(36)의 일부 측벽은 생성되고 노출된다. 대안적인 실시예에 따르면, 트리밍 프로세스 이후, 유전 층(40B)의 에지 부분은 부분이 제거되지만 유전 층(40A)을 노출하기에 충분하지 않다. 따라서, 트리밍 프로세스 이후, 유전 층(40B)은 유전 층(40A)이 측면으로부터 노출되는 것을 여전히 완전히 방지한다. 대안적인 실시예에 따르면, 트리밍 프로세스 이후, 유전 층(40A 및 40B 모두)의 에지 부분은 제거되는 부분을 갖지만, 유전 층 캡슐화제(36)를 노출하기에 충분하지 않다. 도 6의 점선(53)은 트리밍 프로세스가 종료되는 가능한 위치를 예시하기 위해 도 6에 도시되어 있다.
도 23은 트리밍 프로세스의 결과로 생성된 측벽(46TSW)의 정면도를 예시한다. 재구성된 웨이퍼(46)가 트리밍 프로세스에서 회전되기 때문에, 측벽(46TSW)에 마크/트레이스(60)가 남고, 마크(60)는 측벽(46TSW) 상의 미세 오목부 및/또는 미세 돌출부이다. 예를 들어, 일부 트레이스(60)는 에지 트리밍 블레이드(58)(도 21 및 도 22)의 표면에 있는 그릿(grit)의 결과이며, 그릿은 재구성된 웨이퍼(46)를 연마하는 데 사용된다. 트레이스(60)는 수평적이고 서로 평행하며, 재구성된 웨이퍼(46)의 상부 표면에 평행하다. 또한, 트레이스(60)에 평행하지 않은 다른 방향으로 연장되는 트레이스가 없을 수 있다. 한편, 도 7a를 참조하면, 재구성된 웨이퍼(46)의 원래 측벽인 측벽(46OSW)은 내부에 트레이스를 갖지 않는다.
대안적인 실시예에 따르면, 도 7b에 도시된 바와 같이, 캐리어(20)로부터 릴리즈된 재구성된 웨이퍼(46)는 도 7a에 도시된 바와 같은 배향과 반대 배향으로 테이프(50) 상에 배치된다. 따라서, 전기 커넥터(44)보다는 캡슐화제(36)의 하부 표면이 테이프(50)와 접촉한다. 다음으로, 트리밍 프로세스가 재구성된 웨이퍼(46) 상에서 수행된다. 다시, 트리밍 프로세스는 도 21 및 도 22를 참조하여 논의된대로 동일한 프로세스를 사용하여 수행될 수 있다. 트리밍 프로세스 이후, 유전 층(40B)이 노출되거나 노출되지 않을 수 있다. 캡슐화제(36) 또한 노출될 수도 노출되지 않을 수도 있다. 도 8은 트리밍된 재구성된 웨이퍼(46)의 예시적인 평면도를 도시한다.
도 9는 재구성된 웨이퍼(46)의 일부 에지 부분을 제거하기 위한 에지-절단 프로세스를 예시한다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(216)로서 예시된다. 도시된 예에서 관통-홀(54)은 도 9에 도시된 바와 같은 단면에 있지 않을 수 있기 때문에(관통-홀이 도9에 도시된 바와 같은 단면에 있을 수도 있지만) 관통-홀(54)은 점선으로 도시되어 있다. 도 24는 에지 절단 프로세스의 평면도를 도시한다. 에지-절단 프로세스에서, 재구성된 웨이퍼(46)는 정지 상태로 유지되고 회전되지 않는다. 재구성된 웨이퍼(46)를 절단하기 위해 절단 블레이드(62)가 사용된다. 절단 블레이드(62)는 축(63)을 중심으로 회전하고, 그러는 동안 화살표(65)로 표시된 방향으로 이동한다. 그 결과, 에지 트리밍 블레이드(58)의 왼쪽에 있는 좌측 에지-피스가 제거된다.
일부 실시예에 따르면, 재구성된 웨이퍼의 상단 에지-피스, 하단 에지-피스 및 우측 에지-피스를 제거하기 위해 3개 이상의 에지-절단 프로세스가 수행될 수 있다. 결과로 초래된 재구성된 웨이퍼(46)의 평면도가 도 13a에 도시된다. 재구성된 웨이퍼(46)의 에지 부분을 제거함으로써, 복수의 재구성된 웨이퍼(46)가 더 큰 시스템을 형성하기 위해 나란히 위치될 때, 복수의 재구성된 웨이퍼(46)는 더 가깝게 배치될 수 있고, 복수의 재구성된 웨이퍼를 상호 연결하는 상호 연결 라인은 더 짧을 수 있다. 에지-절단 프로세스에 의해 생성된 측벽(46SSW)은 도 9 및 13a에 도시된다. 일부 실시예에 따르면, 도 13a에 도시된 바와 같이, 측벽(46SSW) 중 2개는 서로 평행하고, 2개의 다른 측벽(46SSW)에 수직이다.
절단 프로세스 후 결과로 초래된 재구성된 웨이퍼(46)는 또한 도 10a 또는 10b에 도시된다. 도 10a는 도 7a에 도시된 바와 같이 패키지 구성요소(26)를 위로 향하게 하여 트리밍 프로세스가 수행되는 구조를 도시한다. 도 10b는 도 7b에 도시된 바와 같이 패키지 구성요소(26)를 아래로 향하게 하여 트리밍 프로세스가 수행되는 구조를 도시한다.
도 25는 에지-절단 프로세스의 결과로 형성된 측벽(46SSW)의 정면도를 예시한다. 재구성된 웨이퍼(46)는 에지-절단 프로세스에서 정지 상태로 유지되기 때문에, 측벽(46SSW)에 남아 있는 마크/트레이스(64)가 있고, 이러한 트레이스(64)는 측벽(46OSW) 상의 오목부 또는 돌출부이다. 트레이스(64)는 에지 블레이드(62)의 표면에 있는 그릿의 결과이고, 그릿은 재구성된 웨이퍼(46)를 절단하는 데 사용된다. 일부 트레이스(64)는 수직일 수 있고, 재구성된 웨이퍼(46)의 상부 표면에 수직이다. 일부 다른 트레이스(64)는 경사질 수 있고, 개략적으로 도시된 경사진 라인(64')과 평행할 수 있다.
도 23 및 도 25를 비교하면, 트레이스(60, 64)가 상이한 방향으로 연장되는 것이 관찰된다. 도 13a는 트리밍 프로세스에 의해 야기된 측벽(46TSW) 및 에지-절단 프로세스에 의해 형성된 측벽(46OSW) 모두가 도시된 재구성된 웨이퍼(46)의 평면도를 예시한다. 측벽(46TSW)은 중심(46C)을 갖는 원에 맞고 중심(46C)은 또한 트리밍 프로세스가 수행될 때 재구성된 웨이퍼(46)의 회전 중심이다. 측벽(46SSW)은 평면도에서 직선 측벽이다. 측벽(46SSW)은 또한 도 13b에 도시된 바와 같이 단면도에서 볼 때 직선 및 수직 측벽이다.
절단 프로세스가 트리밍 프로세스 후에 수행되는 것으로 예시되어 있지만, 대안적인 실시예에 따르면, 절단 프로세스는 트리밍 프로세스 전에 수행될 수 있고, 결과로 초래된 재구성된 웨이퍼(46)는 도 10a 또는 도 10b에 도시된 것과 본질적으로 동일하다는 것이 인식된다.
다음으로, 도 13a에 도시된 바와 같은 평면도를 갖는 재구성된 웨이퍼(46)는 테이프(50)로부터 제거된다. 이어서, 도 11을 참조하면, 재구성된 웨이퍼(46)는 뒤집히고, 프레임(70)에 고정된 테이프(68)에 다시 장착된다. 패키지 구성요소(26)는 테이프(68)와 접촉할 수 있다. 일부 실시예에 따르면, 프리-솔더 페이스트(미도시)가 후속 본딩 프로세스를 위해 전기 커넥터(44) 상에 도포될 수 있다.
도 11을 더 참조하면, 복수의 패키지 구성요소(72, 74)가 재구성된 웨이퍼(46)에 본딩된다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(218)로서 예시된다. 디바이스 다이(72)는 전압 조정 모듈(VRM)일 수 있는 전력 모듈을 포함할 수 있다. 전력 모듈은 전력 조절을 위한 PWM(펄스 폭 변조) 회로 및/또는 기타 유형의 전력 관리 회로를 포함할 수 있다. 전력 모듈은 하부 패키지 구성요소(26)에 조정된 전력을 제공할 수 있다. 전력 모듈은 또한 전력 관리 및 전력 저장을 위해 패키지 구성요소(26)의 IPD 다이에 연결될 수 있다. 전력 모듈은 예를 들어 연결 라인(이 연결 라인은 전력 모듈 위에 있을 수 있고, 전력 모듈에 연결될 수 있음)을 통해 전력원(예: AC 전력원)을 수신할 수 있다. 전력원 및 연결 라인은 도시되지 않는다.
다른 패키지 구성요소에 대한 결과적인 시스템 패키지의 신호 연결에 사용되는 커넥터(74)도 또한 재구성된 웨이퍼(46)에 본딩된다. 커넥터(74)는 어댑터, 소켓 등을 포함할 수 있다. 커넥터(74)는 복수의 핀, 핀 홀 등과 같은 복수의 신호 경로를 포함할 수 있고, 재구성된 웨이퍼(46) 및 다른 시스템 사이의 병렬 또는 직렬 신호 전송을 위한 버스로 사용될 수 있다. 예를 들어, 전도성 와이어는 커넥터(74)에 연결될 수 있고, 재구성된 웨이퍼(46)를 다른 시스템에 연결하는 데 사용된다.
도 12를 참조하면, 언더필(76)은 재구성된 웨이퍼(46) 및 디바이스 다이(72) 사이의 갭에 분배될 수 있다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(220)로서 예시된다. 결과적인 구조는 웨이퍼-폼 패키지(80)로 지칭된다. 언더필(76)은 커넥터(74)의 설계에 따라 커넥터(74)와 재구성된 웨이퍼(46) 사이의 갭으로 분배될 수 있다(또는 분배되지 않을 수 있다). 이후 테이프(68) 및 프레임(70)은 웨이퍼-폼 패키지(80)로부터 분리될 수 있다.
도 13a는 웨이퍼-폼 패키지(80)의 평면도를 도시하며, 재구성된 웨이퍼(46) 및 그 안의 패키지 구성요소(26)는 개략적으로 도시되지만 다른 특징부는 도시되지 않는다. 화살표(82A)는 트리밍된 부분이 남아 있는 단면을 나타내며 단면은 트리밍 프로세스에 의해 생성된 측벽(46TSW) 중 하나와 교차한다. 재구성된 웨이퍼(46)의 각각의 단면도는 도 7a 또는 도 7b에서 찾을 수 있다. 단면(82B)은 에지-절단 프로세스에 의해 형성된 측벽(46SSW)으로 연장된다. 단면(82B) 연장의 연장 방향은 X-방향으로 도시된다.
도 13b 및 도 13c는 일부 실시예에 따른 웨이퍼-폼 패키지(80)의 단면도를 예시한다. 도 13b는 도 13a의 단면(82B)을 따라 얻어진 단면도를 도시하고, 도 13c는 X-방향 및 Y-방향에 평행하지도 수직하지도 않을 수 있는 도 13a의 단면(82A)을 도시한다. 방열판(84)은 열전도율이 좋은 접착 막인 열 인터페이스 물질(TIM)(81)을 통해 재구성된 웨이퍼(46)에 부착될 수 있다. 각각의 프로세스는 도 26에 도시된 바와 같이 프로세스 흐름(200)에서 프로세스(222)로서 예시된다. 방열판(84)은 구리, 알루미늄, 스테인리스 스틸, 니켈 등과 같은 금속 물질로 형성될 수 있다. 나사(88) 및 볼트(86)는 재구성된 웨이퍼(46) 및 방열판(84)을 고정하기 위해 함께 사용된다.
도 14 내지 도 20은 대안적인 실시예에 따른 웨이퍼-폼 패키지(80)의 형성에서의 중간 단계의 단면도를 도시한다. 대응하는 프로세스는 또한 도 27에 도시된 바와 같이 프로세스 흐름(300)에 개략적으로 반영된다. 이 실시예는 재구성된 웨이퍼(46)가 테이프에 장착될 때 수행되는 대신 트리밍 프로세스가 재구성된 웨이퍼(46)가 캐리어(20) 상에 여전히 있을 때 수행된다는 점을 제외하고는 선행 실시예와 유사하다. 달리 명시되지 않는 한, 이 실시예에서 구성요소의 물질 및 형성 프로세스는 본질적으로 선행 실시예에서 유사한 참조 번호로 표시된 유사한 구성요소와 동일하다. 따라서, 도 14 내지 도 20에 도시된 구성요소의 물질 및 형성 프로세스에 관한 세부사항을 선행 실시예의 논의에서 찾을 수 있다.
이 실시예의 초기 프로세스는 도 1 내지 도 3, 도 4a 및 도 4b에 도시된 것과 본질적으로 동일하다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(302, 304, 306)로서 예시된다. 따라서 재구성된 웨이퍼(46)가 캐리어(20) 상에 형성된다. 결과적인 재구성된 웨이퍼(46)는 도 14에 도시되며, 이 구조는 도 4a에 도시된 구조와 동일하다.
다음으로, 도 15에 도시된 바와 같이, 하부 캐리어(20)와 함께 재구성된 웨이퍼(46)가 척 테이블(56)(도 21 및 22에 도시됨) 상에 배치하고, 트리밍 프로세스가 수행된다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(308)로서 예시된다. 트리밍 프로세스는 도 21 및 도 22 및 도 7a 및 7b를 참조하여 논의된 것과 본질적으로 동일하고, 세부 사항은 본 명세서에서 반복되지 않는다. 일부 실시예에 따르면, 도 15에 도시된 바와 같이, 재구성된 웨이퍼(46)의 에지를 넘어 측방향으로 연장하는 DAF(24)의 부분이 제거되고, 유전 층(40B, 40A)의 일부 에지 부분 및 가능하게는 캡슐화제(36) 또한 제거된다. 트리밍 프로세스의 일부 정지 위치는 점선(53)을 사용하여 도 14에 도시된다. 도 16은 결과적인 구조를 도시한다. 따라서 트리밍된 측벽(46TSW)이 생성된다.
일부 실시예에 따르면, 캡슐화제(36)는 트리밍 프로세스 후에 노출되지 않는다. 유전 층(40B)의 원래 측벽은 부분적으로 제거될 수 있고, 각각의 트리밍 위치는 점선(53A)으로 표시된다. 따라서, 트리밍된 재구성된 웨이퍼(46)의 측벽은 상부 부분 및 하부 부분을 갖는다. 트리밍된 측벽(46TSW)의 하부 부분에는 도 23에 도시된 바와 같이 수평 트레이스가 있다. 재구성된 웨이퍼(46)의 상부 부분(46OSW)은 트리밍되지 않고 트레이스가 없다. 대안적인 실시예에 따르면, 유전 층(40A)은 부분적으로 트리밍되고, 대응하는 트리밍 위치는 점선(53B) 또는 점선(53C)으로 도시된다. 따라서 트리밍된 재구성된 웨이퍼(46)의 측벽 전체는 내부에 수평 트레이스를 포함하는 트리밍된 측벽(46TSW)일 수 있다.
후속 프로세스에서, 캐리어(20)는 재구성된 웨이퍼(46)로부터 디본딩된다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(310)로서 예시된다. 디본딩은 예를 들어 릴리즈 막(50) 상에 (레이저 빔과 같은) 광 빔을 투사함으로써 수행될 수 있고, 광 빔은 투명 캐리어(20)를 투과한다. 따라서 릴리즈 막(22)이 분해되고, 재구성된 웨이퍼(46)가 캐리어(20)로부터 릴리즈된다. DAF(24)는 클리닝 프로세스 또는 그라인딩 프로세스에서 제거될 수 있다. 일부 실시예에 따르면, 재구성된 웨이퍼(46)는 뒤집히고, 도 17에 도시된 바와 같이 프레임(52)에 부착된 테이프(50) 상에 배치된다. 전기 커넥터(44)는 테이프(50)와 접촉한다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(312)로서 예시된다.
도 18을 참조하면, 관통-홀(54)은 재구성된 웨이퍼(46)를 관통하기 위해 형성된다. 관통-홀(54)은 레이저 드릴, 드릴 비트를 이용한 드릴링 등을 통해 형성될 수 있다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(314)로서 예시된다.
도 19는 재구성된 웨이퍼(46)의 일부 에지 부분을 제거하기 위한 에지-절단 프로세스를 도시하며, 이러한 절단 프로세스는 또한 도 24에도 도시된다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(316)로서 예시된다. 에지-절단 프로세스에서, 재구성된 웨이퍼(46)는 정지 상태로 유지되고 회전되지 않는다. 수평 축에 대해 회전되는 절단 블레이드(62)는 재구성된 웨이퍼(46)를 절단하는 데 사용된다. 도 20은 에지-절단 프로세스 후의 재구성된 웨이퍼(46)의 단면도를 도시하며, 여기서 단면도는 도 13a(관통-홀(54) 또한 도시되는 것이 제외됨)의 단면도(82B)로부터 얻어진다. 측벽(46SSW)의 트레이스는 도 25에 도시된 바와 같은 트레이스를 가질 수 있다.
관련된 후속 프로세스, 구조 및 물질은 도 11, 도 12, 도 13a, 도 13b 및 도 13c에 도시된 것과 본질적으로 동일하다. 각각의 프로세스는 도 27에 도시된 바와 같이 프로세스 흐름(300)에서 프로세스(318, 320, 322)로서 예시된다. 결과적인 구조는 또한 도 13a, 도 13b 및 도 13c에 도시된 것과 본질적으로 동일하다. 이 프로세스, 구조 및 물질의 세부사항은 본 명세서에서 반복되지 않으며, 선행 실시예를 참조하여 찾을 수 있다.
전술한 실시예에서, 재구성된 웨이퍼의 트리밍 및 절단은 실시예의 개념을 논의하기 위한 예시로서 사용된다. 다른 실시예에 따르면, 에지 트리밍 및 에지 절단된 웨이퍼는 캡슐화제에 몰딩된 개별 디바이스 다이를 갖는 대신에 절단되지 않은 반도체 웨이퍼를 가질 반도체 웨이퍼와 같이 상이한 유형의 웨이퍼일 수 있다. 다르게 말하면, 절단되지 않은 반도체 웨이퍼의 디바이스 다이 내의 반도체 기판은 전체 웨이퍼에 걸쳐 연속적으로 연장된다.
위에 예시된 실시예에서, 일부 프로세스 및 특징부는 3차원(3D) 패키지를 형성하기 위해 본 개시의 일부 실시예에 따라 논의된다. 다른 특징부와 프로세스 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조가 포함될 수 있다. 예를 들어, 테스트 구조는 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 또는 재배선 층에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 최종 구조뿐만 아니라 중간 구조에 대해서도 수행될 수 있다. 추가적으로, 본 명세서에 개시된 구조 및 방법은 수율을 증가시키고 비용을 감소시키기 위해, 공지된 양호한 다이의 중간 검증을 포함하는 테스트 방법과 함께 사용될 수 있다.
본 개시의 실시예는 일부 유리한 특징을 갖는다. 웨이퍼-폼 패키지를 포함한 대형 시스템의 점유 면적을 줄이기 위해 웨이퍼-폼 패키지 내 웨이퍼의 에지를 절단하여 웨이퍼끼리 더 가깝게 배치할 수 있도록 하고, 웨이퍼-폼 패키지를 상호연결하는 연결 라인이 단축될 수 있다. 그러나, 절단 프로세스는 챔퍼를 생성하지도 않고 웨이퍼-폼 패키지의 절단되지 않은 부분의 복수의 유전 층의 측벽을 노출시키지도 않는다. 이는 품질 검사 문제를 야기할 수 있다. 본 개시의 일부 실시예에 따르면, 트리밍 프로세스 및 에지-절단 프로세스 모두가 수행된다. 트리밍 프로세스과 에지 절단 프로세스에서 생성된 트레이스 또한 그들의 상이한 연장 방향 때문에 구별 가능하다.
본 개시의 일부 실시예에 따르면, 방법은 캐리어 위에 복수의 디바이스 다이를 배치하는 단계; 캡슐화제에 복수의 디바이스 다이를 캡슐화하는 단계; 및 복수의 디바이스 다이 및 캡슐화제 위에 재배선 구조를 형성하는 단계 - 재배선 구조는 복수의 유전 층 및 복수의 유전 층 내의 복수의 재배선 라인을 포함함-를 포함하는 재구성된 웨이퍼를 형성하는 단계; 재구성된 웨이퍼에 대해 트리밍 프로세스를 수행하는 단계 -트리밍 프로세스는 재구성된 웨이퍼에 대한 곡선 에지를 형성함-; 및 재구성된 웨이퍼에 대해 절단 프로세스를 수행하여 재구성된 웨이퍼가 직선 에지를 포함하도록 하는 단계를 포함한다.
일 실시예에서, 트리밍 프로세스 및 절단 프로세스 모두 후에, 재구성된 웨이퍼는 교대로 위치되는 복수의 곡선 에지 및 복수의 직선 에지를 포함한다. 일 실시예에서, 방법은 재구성된 웨이퍼를 캐리어로부터 디본딩하는 단계; 및 재구성된 웨이퍼를 테이프 상에 배치하는 단계를 더 포함하고, 트리밍 프로세스 및 절단 프로세스는 재구성된 웨이퍼가 테이프 상에 있을 때 수행된다. 일 실시예에서, 방법은 재구성된 웨이퍼를 캐리어로부터 디본딩하는 단계 - 트리밍 프로세스는 재구성된 웨이퍼가 캐리어 상에 있을 때 수행됨-; 및 재구성된 웨이퍼를 테이프 상에 배치하는 단계 - 절단 프로세스는 재구성된 웨이퍼가 테이프 상에 있을 때 수행됨-를 더 포함한다. 일 실시예에서, 방법은 재구성된 웨이퍼를 관통하는 복수의 관통-홀을 형성하는 단계를 더 포함한다.
일 실시예에서, 트리밍 프로세스는 곡선 에지 상에 원형 챔퍼를 형성한다. 일 실시예에서, 방법은 재구성된 웨이퍼에 추가적인 복수의 디바이스 다이를 본딩하는 단계; 및 재구성된 웨이퍼에 방열판을 부착하는 단계를 더 포함한다. 일 실시예에서, 트리밍 프로세스는 재구성된 웨이퍼의 곡선 에지 상에 제1 복수의 트레이스를 생성하고, 절단 프로세스는 절단 프로세스에 의해 생성된 직선 에지 상에 제2 복수의 트레이스를 생성하고, 제1 복수의 트레이스는 제2 복수의 트레이스의 제2 방향과 상이한 방향으로 연장된다. 일 실시예에서, 트리밍 프로세스는 재구성된 웨이퍼를 회전시키고, 트리밍 프로세스에 사용되는 트리밍 블레이드를 정지 상태로 유지함으로써 수행된다.
일 실시예에서, 절단 프로세스는 재구성된 웨이퍼가 정지된 상태에서 수행되고, 절단 블레이드는 재구성된 웨이퍼를 절단하기 위해 직선으로 이동된다. 일 실시예에서 복수의 유전 층은 캡슐화제 전체를 덮고, 트리밍 프로세스 후에 캡슐화제의 측벽이 노출된다. 일 실시예에서, 트리밍 프로세스는 경사진 에지를 가지는 트리밍 블레이드를 이용하여 수행되고, 절단 프로세스는 수직 에지를 가지는 절단 블레이드를 사용하여 수행된다.
본 개시의 일부 실시예에 따르면, 패키지는 복수의 디바이스 다이; 내부에 복수의 디바이스 다이를 캡슐화하는 캡슐화제; 복수의 디바이스에 전기적으로 연결되고 복수의 디바이스 다이 위에 있는 재배선 구조; 복수의 곡선 에지 - 복수의 곡선 에지 각각은 재구성된 웨이퍼의 대응하는 측면도에서 볼 때 직선임-; 및 복수의 직선 에지 - 복수의 곡선 에지 및 복수의 직선 에지는 교대로 위치됨-를 포함하는 재구성된 웨이퍼를 포함한다.
일 실시예에서, 복수의 곡선 에지는 복수의 챔퍼를 형성한다. 일 실시예에서, 복수의 곡선 에지는 재구성된 웨이퍼의 상부 표면에 평행한 수평 트레이스를 갖는다. 일 실시예에서, 복수의 직선 에지는 수평 트레이스의 연장 방향과 상이한 연장 방향으로 연장하는 트레이스를 갖는다. 일 실시예에서, 재배선 구조는 재배선 구조는 유전 층을 포함하고, 재구성된 웨이퍼의 에지 영역에서, 유전 층은 캡슐화제의 상부 표면보다 낮은 레벨까지 연장되고, 복수의 곡선 에지 중 하나는 캡슐화제의 노출된 부분의 측벽을 포함한다.
본 개시의 일부 실시예에 따르면, 패키지는 복수의 디바이스 다이; 내부에 복수의 디바이스 다이를 캡슐화하는 캡슐화제; 복수의 디바이스 다이에 전기적으로 연결되고 복수의 디바이스 다이 위에 있는 재배선 구조; 및 재구성된 웨이퍼의 상부 표면에 평행한 제1 방향으로 연장하는 제1 복수의 트레이스를 포함하는 제1 부분; 및 제1 방향과 상이한 제2 방향으로 연장하는 제2 복수의 트레이스를 포함하는 제2 부분을 포함하는 측벽을 포함하는 재구성된 웨이퍼를 포함한다.
일 실시예에서, 제2 방향은 제1방향과 수직이다. 일 실시예에서, 측벽은 제1 복수의 부분 - 제1 복수의 부분은 재구성된 웨이퍼의 상부 표면에 평행한 제1 방향으로 연장하는 트레이스를 가짐-; 및 제2 복수의 부분 - 제2 복수의 부분은 재구성된 웨이퍼의 상부 표면에 평행하지 않은 제2 방향으로 연장하는 트레이스를 가짐-을 포함하고, 제1 복수의 부분 및 제2 복수의 부분은 교대로 위치된다.
전술한 내용은 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 특징부를 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시예의 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자는 그러한 등가 구성이 본 개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 치환 및 변경을 할 수 있음을 인식해야 한다.
(실시예 1)
방법으로서,
재구성된 웨이퍼를 형성하는 단계;
상기 재구성된 웨이퍼에 대해 트리밍 프로세스를 수행하는 단계 -상기 트리밍 프로세스는 상기 재구성된 웨이퍼에 대한 곡선 에지를 형성함-; 및
상기 재구성된 웨이퍼에 대해 절단 프로세스를 수행하여 상기 재구성된 웨이퍼가 직선 에지를 포함하도록 하는 단계
를 포함하고,
상기 재구성된 웨이퍼를 형성하는 단계는,
캐리어 위에 복수의 디바이스 다이를 배치하는 단계;
캡슐화제에 상기 복수의 디바이스 다이를 캡슐화하는 단계; 및
상기 복수의 디바이스 다이 및 상기 캡슐화제 위에 재배선 구조를 형성하는 단계 -상기 재배선 구조는 복수의 유전 층 및 상기 복수의 유전 층 내의 복수의 재배선 라인을 포함함-
를 포함하는 것인, 방법.
(실시예 2)
제1항에 있어서,
상기 트리밍 프로세스 및 상기 절단 프로세스 모두 후에, 상기 재구성된 웨이퍼는 교대로 위치되는 복수의 곡선 에지 및 복수의 직선 에지를 포함하는, 방법.
(실시예 3)
제1항에 있어서,
상기 재구성된 웨이퍼를 상기 캐리어로부터 디본딩하는 단계; 및
상기 재구성된 웨이퍼를 테이프 상에 배치하는 단계 -상기 트리밍 프로세스 및 상기 절단 프로세스는 상기 재구성된 웨이퍼가 상기 테이프 상에 있을 때 수행됨-
를 더 포함하는, 방법.
(실시예 4)
제1항에 있어서,
상기 재구성된 웨이퍼를 상기 캐리어로부터 디본딩하는 단계 -상기 트리밍 프로세스는 상기 재구성된 웨이퍼가 상기 캐리어 상에 있을 때 수행됨-; 및
상기 재구성된 웨이퍼를 상기 테이프 상에 배치하는 단계 - 상기 절단 프로세스는 상기 재구성된 웨이퍼가 상기 테이프 상에 있을 때 수행됨-
를 더 포함하는, 방법.
(실시예 5)
제1항에 있어서,
상기 재구성된 웨이퍼를 관통하는 복수의 관통-홀을 형성하는 단계
를 더 포함하는, 방법.
(실시예 6)
제1항에 있어서,
상기 트리밍 프로세스는 상기 곡선 에지 상에 원형 챔퍼를 형성하는 것인, 방법.
(실시예 7)
제1항에 있어서,
상기 재구성된 웨이퍼에 추가적인 복수의 디바이스 다이를 본딩하는 단계; 및
상기 재구성된 웨이퍼에 방열판을 부착하는 단계
를 더 포함하는, 방법.
(실시예 8)
제1항에 있어서,
상기 트리밍 프로세스는 상기 재구성된 웨이퍼의 상기 곡선 에지 상에 제1 복수의 트레이스를 생성하고,
상기 절단 프로세스는 상기 절단 프로세스에 의해 생성된 상기 직선 에지 상에 제2 복수의 트레이스를 생성하고,
상기 제1 복수의 트레이스는 상기 제2 복수의 트레이스의 제2 방향과 상이한 방향으로 연장되는 것인, 방법.
(실시예 9)
제1항에 있어서,
상기 트리밍 프로세스는 상기 트리밍 프로세스에 사용되는 트리밍 블레이드가 정지되어 있는 상태에서 상기 재구성된 웨이퍼를 회전시킴으로써 수행되는, 방법.
(실시예 10)
제1항에 있어서,
상기 절단 프로세스는 상기 재구성된 웨이퍼가 정지 상태에 있고, 절단 블레이드가 상기 재구성된 웨이퍼를 절단하기 위해 직선으로 이동되는 상태에서 수행되는, 방법.
(실시예 11)
제1항에 있어서,
상기 복수의 유전 층은 상기 캡슐화제 전체를 덮고,
상기 트리밍 프로세스 이후, 상기 캡슐화제의 측벽이 노출되는 것인, 방법.
(실시예 12)
제1항에 있어서,
상기 트리밍 프로세스는 경사진 에지를 가지는 트리밍 블레이드를 사용하여 수행되고,
상기 절단 프로세스는 수직 에지를 가지는 절단 블레이드를 사용하여 수행되는 것인, 방법.
(실시예 13)
패키지로서,
재구성된 웨이퍼를 포함하고,
상기 재구성된 웨이퍼는,
복수의 디바이스 다이;
내부에 상기 복수의 디바이스 다이를 캡슐화하는 캡슐화제;
상기 복수의 디바이스에 전기적으로 연결되고 상기 복수의 디바이스 다이 위에 있는 재배선 구조;
복수의 곡선 에지 -상기 복수의 곡선 에지 각각은 상기 재구성된 웨이퍼의 대응하는 측면도에서 볼 때 직선임-; 및
복수의 직선 에지 -상기 복수의 곡선 에지 및 상기 복수의 직선 에지는 교대로 위치됨-
를 포함하는 것인, 패키지.
(실시예 14)
제13항에 있어서,
상기 복수의 곡선 에지는 복수의 챔퍼를 형성하는 것인, 패키지.
(실시예 15)
제13항에 있어서,
상기 복수의 곡선 에지는 상기 재구성된 웨이퍼의 상부 표면에 평행한 수평 트레이스를 갖는 것인, 패키지.
(실시예 16)
제15항에 있어서,
상기 복수의 직선 에지는 상기 수평 트레이스의 연장 방향과 상이한 연장 방향으로 연장하는 트레이스를 갖는, 패키지.
(실시예 17)
제13항에 있어서,
상기 재배선 구조는 유전 층을 포함하고,
상기 재구성된 웨이퍼의 에지 영역에서, 상기 유전 층은 상기 캡슐화제의 상부 표면보다 낮은 레벨까지 연장되고,
상기 복수의 곡선 에지 중 하나는 상기 캡슐화제의 노출된 부분의 측벽을 포함하는 것인, 패키지.
(실시예 18)
패키지로서,
재구성된 웨이퍼를 포함하고,
상기 재구성된 웨이퍼는,
복수의 디바이스 다이;
내부에 상기 복수의 디바이스 다이를 캡슐화하는 캡슐화제;
상기 복수의 디바이스 다이에 전기적으로 연결되고 상기 복수의 디바이스 다이 위에 있는 재배선 구조; 및
측벽
을 포함하고,
상기 측벽은,
상기 재구성된 웨이퍼의 상부 표면에 평행한 제1 방향으로 연장하는 제1 복수의 트레이스를 포함하는 제1 부분; 및
상기 제1 방향과 상이한 제2 방향으로 연장하는 제2 복수의 트레이스를 포함하는 제2 부분
을 포함하는 것인, 패키지.
(실시예 19)
제18항에 있어서,
상기 제2 방향은 상기 제1방향과 수직인 것인, 패키지.
(실시예 20)
제18항에 있어서,
상기 측벽은,
제1 복수의 부분 -상기 제1 복수의 부분은 상기 재구성된 웨이퍼의 상기 상부 표면에 평행한 제1 방향으로 연장하는 트레이스를 가짐-; 및
제2 복수의 부분 -상기 제2 복수의 부분은 상기 재구성된 웨이퍼의 상기 상부 표면에 평행하지 않은 제2 방향으로 연장하는 트레이스를 가짐-
을 포함하고,
상기 제1 복수의 부분 및 상기 제2 복수의 부분은 교대로 위치되는 것인, 패키지.

Claims (10)

  1. 방법으로서,
    재구성된 웨이퍼를 형성하는 단계;
    상기 재구성된 웨이퍼에 대해 트리밍 프로세스를 수행하는 단계 -상기 트리밍 프로세스는 상기 재구성된 웨이퍼에 대한 곡선 에지를 형성함-; 및
    상기 재구성된 웨이퍼에 대해 절단 프로세스를 수행하여 상기 재구성된 웨이퍼가 직선 에지를 포함하도록 하는 단계
    를 포함하고,
    상기 재구성된 웨이퍼를 형성하는 단계는,
    캐리어 위에 복수의 디바이스 다이를 배치하는 단계;
    캡슐화제에 상기 복수의 디바이스 다이를 캡슐화하는 단계; 및
    상기 복수의 디바이스 다이 및 상기 캡슐화제 위에 재배선 구조를 형성하는 단계 -상기 재배선 구조는 복수의 유전 층 및 상기 복수의 유전 층 내의 복수의 재배선 라인을 포함함-
    를 포함하는 것인, 방법.
  2. 제1항에 있어서,
    상기 트리밍 프로세스 및 상기 절단 프로세스 모두 후에, 상기 재구성된 웨이퍼는 교대로 위치되는 복수의 곡선 에지 및 복수의 직선 에지를 포함하는, 방법.
  3. 제1항에 있어서,
    상기 재구성된 웨이퍼를 상기 캐리어로부터 디본딩하는 단계; 및
    상기 재구성된 웨이퍼를 테이프 상에 배치하는 단계 -상기 트리밍 프로세스 및 상기 절단 프로세스는 상기 재구성된 웨이퍼가 상기 테이프 상에 있을 때 수행됨-
    를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 재구성된 웨이퍼를 상기 캐리어로부터 디본딩하는 단계 -상기 트리밍 프로세스는 상기 재구성된 웨이퍼가 상기 캐리어 상에 있을 때 수행됨-; 및
    상기 재구성된 웨이퍼를 상기 테이프 상에 배치하는 단계 - 상기 절단 프로세스는 상기 재구성된 웨이퍼가 상기 테이프 상에 있을 때 수행됨-
    를 더 포함하는, 방법.
  5. 제1항에 있어서,
    상기 재구성된 웨이퍼를 관통하는 복수의 관통-홀을 형성하는 단계
    를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 트리밍 프로세스는 상기 곡선 에지 상에 원형 챔퍼를 형성하는 것인, 방법.
  7. 제1항에 있어서,
    상기 재구성된 웨이퍼에 추가적인 복수의 디바이스 다이를 본딩하는 단계; 및
    상기 재구성된 웨이퍼에 방열판을 부착하는 단계
    를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 트리밍 프로세스는 상기 재구성된 웨이퍼의 상기 곡선 에지 상에 제1 복수의 트레이스를 생성하고,
    상기 절단 프로세스는 상기 절단 프로세스에 의해 생성된 상기 직선 에지 상에 제2 복수의 트레이스를 생성하고,
    상기 제1 복수의 트레이스는 상기 제2 복수의 트레이스의 제2 방향과 상이한 방향으로 연장되는 것인, 방법.
  9. 패키지로서,
    재구성된 웨이퍼를 포함하고,
    상기 재구성된 웨이퍼는,
    복수의 디바이스 다이;
    내부에 상기 복수의 디바이스 다이를 캡슐화하는 캡슐화제;
    상기 복수의 디바이스에 전기적으로 연결되고 상기 복수의 디바이스 다이 위에 있는 재배선 구조;
    복수의 곡선 에지 -상기 복수의 곡선 에지 각각은 상기 재구성된 웨이퍼의 대응하는 측면도에서 볼 때 직선임-; 및
    복수의 직선 에지 -상기 복수의 곡선 에지 및 상기 복수의 직선 에지는 교대로 위치됨-
    를 포함하는 것인, 패키지.
  10. 패키지로서,
    재구성된 웨이퍼를 포함하고,
    상기 재구성된 웨이퍼는,
    복수의 디바이스 다이;
    내부에 상기 복수의 디바이스 다이를 캡슐화하는 캡슐화제;
    상기 복수의 디바이스 다이에 전기적으로 연결되고 상기 복수의 디바이스 다이 위에 있는 재배선 구조; 및
    측벽
    을 포함하고,
    상기 측벽은,
    상기 재구성된 웨이퍼의 상부 표면에 평행한 제1 방향으로 연장하는 제1 복수의 트레이스를 포함하는 제1 부분; 및
    상기 제1 방향과 상이한 제2 방향으로 연장하는 제2 복수의 트레이스를 포함하는 제2 부분
    을 포함하는 것인, 패키지.
KR1020220061542A 2021-12-07 2022-05-19 웨이퍼-폼 패키지의 형성에서의 트리밍 프로세스 및 절단 프로세스 KR20230086556A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163286616P 2021-12-07 2021-12-07
US63/286,616 2021-12-07
US17/655,835 2022-03-22
US17/655,835 US20230178536A1 (en) 2021-12-07 2022-03-22 Trimming and Sawing Processes in the Formation of Wafer-Form Packages

Publications (1)

Publication Number Publication Date
KR20230086556A true KR20230086556A (ko) 2023-06-15

Family

ID=85769475

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220061542A KR20230086556A (ko) 2021-12-07 2022-05-19 웨이퍼-폼 패키지의 형성에서의 트리밍 프로세스 및 절단 프로세스

Country Status (5)

Country Link
US (1) US20230178536A1 (ko)
KR (1) KR20230086556A (ko)
CN (1) CN115881650A (ko)
DE (1) DE102022107487A1 (ko)
TW (1) TWI819781B (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61159740A (ja) 1984-10-25 1986-07-19 タンデム　コンピユ−タ−ズ　インコ−ポレ−テツド ウエ−ハの小形化方法
US11101176B2 (en) 2018-06-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating redistribution circuit structure
US11004803B2 (en) * 2018-07-02 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy dies for reducing warpage in packages
US11296062B2 (en) 2019-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration
JP2021041502A (ja) * 2019-09-12 2021-03-18 株式会社ディスコ 切削ブレード、切削ブレードの製造方法、及び、ウェーハの切削方法
JP2021044480A (ja) 2019-09-13 2021-03-18 株式会社ディスコ 加工装置
US11482506B2 (en) 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
DE102020128415A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-level-stapelung von wafern und chips

Also Published As

Publication number Publication date
DE102022107487A1 (de) 2023-06-07
TW202324620A (zh) 2023-06-16
TWI819781B (zh) 2023-10-21
CN115881650A (zh) 2023-03-31
US20230178536A1 (en) 2023-06-08

Similar Documents

Publication Publication Date Title
KR102257465B1 (ko) 패키지들 내의 휨을 감소시키기 위한 더미 다이들
US11315805B2 (en) Cross-wafer RDLs in constructed wafers
US11658164B2 (en) Electronics card including multi-chip module
TW202015197A (zh) 半導體封裝
US10840111B2 (en) Chip package with fan-out structure
TW202101691A (zh) 封裝件及其製造方法
TW201803054A (zh) 整合扇出型封裝及其製造方法
TWI802210B (zh) 封裝結構及其製造方法
TW202114135A (zh) 封裝及其形成方法
KR20230086556A (ko) 웨이퍼-폼 패키지의 형성에서의 트리밍 프로세스 및 절단 프로세스
US20240019486A1 (en) Alignment Mark Design for Wafer-Level Testing and Method Forming the Same
US12027435B2 (en) Packages including multiple encapsulated substrate blocks and overlapping redistribution structures

Legal Events

Date Code Title Description
E902 Notification of reason for refusal