JPH10308471A - 混成集積回路装置およびその製造方法 - Google Patents
混成集積回路装置およびその製造方法Info
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- JPH10308471A JPH10308471A JP9116697A JP11669797A JPH10308471A JP H10308471 A JPH10308471 A JP H10308471A JP 9116697 A JP9116697 A JP 9116697A JP 11669797 A JP11669797 A JP 11669797A JP H10308471 A JPH10308471 A JP H10308471A
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- H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 放熱性の良好な携帯電話用パワーアンプモジ
ュールの提供。 【解決手段】 セラミック配線基板と、前記セラミック
配線基板の表面に設けられたチップ固定用パッドと、前
記セラミック配線基板に貫通して設けられるとともに前
記チップ固定用パッドに連なるサーマルビアと、前記チ
ップ固定用パッド上に接着剤を介して固定される半導体
チップとを有する混成集積回路装置であって、前記サー
マルビアは前記半導体チップの周縁の外側に設けられて
いる。前記サーマルビアおよびチップ固定用パッド等の
導体部は銅ペーストの焼成によって形成され、前記セラ
ミック配線基板を構成するセラミック板の焼成時同時に
焼成されて形成されている。前記半導体チップはＧａＡ
ｓＦＥＴからなるとともに、前記セラミック配線基板に
は多段にＧａＡｓＦＥＴが構成されて携帯電話用パワー
アンプモジュールが構成されている。
ュールの提供。 【解決手段】 セラミック配線基板と、前記セラミック
配線基板の表面に設けられたチップ固定用パッドと、前
記セラミック配線基板に貫通して設けられるとともに前
記チップ固定用パッドに連なるサーマルビアと、前記チ
ップ固定用パッド上に接着剤を介して固定される半導体
チップとを有する混成集積回路装置であって、前記サー
マルビアは前記半導体チップの周縁の外側に設けられて
いる。前記サーマルビアおよびチップ固定用パッド等の
導体部は銅ペーストの焼成によって形成され、前記セラ
ミック配線基板を構成するセラミック板の焼成時同時に
焼成されて形成されている。前記半導体チップはＧａＡ
ｓＦＥＴからなるとともに、前記セラミック配線基板に
は多段にＧａＡｓＦＥＴが構成されて携帯電話用パワー
アンプモジュールが構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は混成集積回路装置お
よびその製造方法に係わり、特にパーソナルディジタル
セルラー（personal digital cellular:ＰＤＣ）等の携
帯電話用送信部電力増幅器（パワーモジュール：パワー
アンプモジュール）の製造技術に適用して有効な技術に
関する。
よびその製造方法に係わり、特にパーソナルディジタル
セルラー（personal digital cellular:ＰＤＣ）等の携
帯電話用送信部電力増幅器（パワーモジュール：パワー
アンプモジュール）の製造技術に適用して有効な技術に
関する。
【０００２】
【従来の技術】ＰＤＣ（パーソナルディジタル携帯電
話）用送信部電力増幅器として、ＧａＡｓＦＥＴを多段
に組み込んだＧａＡｓパワーモジュールが使用されてい
る。
話）用送信部電力増幅器として、ＧａＡｓＦＥＴを多段
に組み込んだＧａＡｓパワーモジュールが使用されてい
る。
【０００３】ＧａＡｓパワーモジュールについては、た
とえば、富士通株式会社発行「ＦＵＪＩＴＳＵ」,47,5,
PP.403-407(09,1996) やアキタ電子株式会社発行「アキ
タ・テクニカルレポート」1995年，Vol.3,PP1-5 に記載
されている。
とえば、富士通株式会社発行「ＦＵＪＩＴＳＵ」,47,5,
PP.403-407(09,1996) やアキタ電子株式会社発行「アキ
タ・テクニカルレポート」1995年，Vol.3,PP1-5 に記載
されている。
【０００４】同文献には、マイクロストリップラインを
構成する基板にＧａＡｓ−ＦＥＴを２段に組み込むとと
もに、チップ部品からなる抵抗やコンデンサを搭載した
構造が開示されている。
構成する基板にＧａＡｓ−ＦＥＴを２段に組み込むとと
もに、チップ部品からなる抵抗やコンデンサを搭載した
構造が開示されている。
【０００５】一方、半導体チップから発生した熱を基板
の裏面側に速やかに伝達する構造として配線基板に貫通
状態で設けられたサーマルビアが知られている。サーマ
ルビアは、配線基板に設けたサーマルビアホール内に熱
伝導性の良好な銅等の金属（ペースト）を充填すること
によって形成される。
の裏面側に速やかに伝達する構造として配線基板に貫通
状態で設けられたサーマルビアが知られている。サーマ
ルビアは、配線基板に設けたサーマルビアホール内に熱
伝導性の良好な銅等の金属（ペースト）を充填すること
によって形成される。
【０００６】サーマルビアについては、たとえば工業調
査会発行「電子材料」1994年10月号、Ｐ81およびＰ82に
記載されている。サーマルビアは半導体チップの固定領
域内の基板部分に設けられている。
査会発行「電子材料」1994年10月号、Ｐ81およびＰ82に
記載されている。サーマルビアは半導体チップの固定領
域内の基板部分に設けられている。
【０００７】
【発明が解決しようとする課題】ＧａＡｓＦＥＴを用い
た携帯電話用パワーアンプモジュールにおいては、Ｇａ
ＡｓＦＥＴチップ（半導体チップ）が多量の熱を発生す
ることから放熱設計が重要である。
た携帯電話用パワーアンプモジュールにおいては、Ｇａ
ＡｓＦＥＴチップ（半導体チップ）が多量の熱を発生す
ることから放熱設計が重要である。
【０００８】本出願人においては、図９に示すように、
半導体チップ１７から発生する熱を効率的に配線基板
（モジュール基板）１の裏面側に伝達放散するために、
半導体チップ固定部分のモジュール基板１にサーマルビ
ア１１を採用した。
半導体チップ１７から発生する熱を効率的に配線基板
（モジュール基板）１の裏面側に伝達放散するために、
半導体チップ固定部分のモジュール基板１にサーマルビ
ア１１を採用した。
【０００９】モジュール基板１は、複数のパターニング
された生のセラミック板（グリーンシート）２を相互に
重ね合わせた後、焼成して硬化させることによって形成
される。
された生のセラミック板（グリーンシート）２を相互に
重ね合わせた後、焼成して硬化させることによって形成
される。
【００１０】前記各生のセラミック基板２は、所定箇所
にスルーホールやサーマルビアホール４が設けられると
ともに、上面あるいは上下面および前記スルーホールや
サーマルビアホール４に導体ペーストが印刷・充填され
て、配線５，チップ固定用パッド６，上下接続導体やサ
ーマルビア１１等を構成する導体部１５が形成される。
にスルーホールやサーマルビアホール４が設けられると
ともに、上面あるいは上下面および前記スルーホールや
サーマルビアホール４に導体ペーストが印刷・充填され
て、配線５，チップ固定用パッド６，上下接続導体やサ
ーマルビア１１等を構成する導体部１５が形成される。
【００１１】前記サーマルビア１１は、放熱性向上のた
めセラミック板よりも熱伝導率の良好な銅ペーストをし
た。
めセラミック板よりも熱伝導率の良好な銅ペーストをし
た。
【００１２】しかし、前記グリーンシートや導体ペース
トの焼成時、グリーンシート部分と導体ペースト部分で
は硬化収縮率の違いから、前記サーマルビア１１の上下
端は、他の導体部１５の表面よりも数十μｍ盛り上がっ
てしまうことが判明した。たとえば、焼成後のセラミッ
ク板２の厚さが０．５ｍｍ程度の場合、セラミック板２
の表面の導体部１５の厚さは２０μｍ程度であるとする
と、前記サーマルビア１１の盛り上がり、すなわち突出
高さは２０μｍ程度になる。
トの焼成時、グリーンシート部分と導体ペースト部分で
は硬化収縮率の違いから、前記サーマルビア１１の上下
端は、他の導体部１５の表面よりも数十μｍ盛り上がっ
てしまうことが判明した。たとえば、焼成後のセラミッ
ク板２の厚さが０．５ｍｍ程度の場合、セラミック板２
の表面の導体部１５の厚さは２０μｍ程度であるとする
と、前記サーマルビア１１の盛り上がり、すなわち突出
高さは２０μｍ程度になる。
【００１３】この結果、前記サーマルビア１１が存在す
るチップ固定用パッド６上に接着剤１６を介して半導体
チップ１７を固定した場合、チップ固定用パッド６と接
着剤１６との間に空隙１８が発生して熱抵抗が増大し、
パワーモジュールの効率が低下してしまう。
るチップ固定用パッド６上に接着剤１６を介して半導体
チップ１７を固定した場合、チップ固定用パッド６と接
着剤１６との間に空隙１８が発生して熱抵抗が増大し、
パワーモジュールの効率が低下してしまう。
【００１４】本発明の目的は、半導体チップの固定面か
らの熱放散性が良好な混成集積回路装置およびその製造
方法を提供することにある。
らの熱放散性が良好な混成集積回路装置およびその製造
方法を提供することにある。
【００１５】本発明の他の目的は、放熱性の良好な携帯
電話用送信部電力増幅器（パワーアンプモジュール）お
よびその製造方法を提供することにある。
電話用送信部電力増幅器（パワーアンプモジュール）お
よびその製造方法を提供することにある。
【００１６】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１８】（１）セラミック配線基板と、前記セラミ
ック配線基板の表面に設けられたチップ固定用パッド
と、前記セラミック配線基板に貫通して設けられるとと
もに前記チップ固定用パッドに連なるサーマルビアと、
前記チップ固定用パッド上に接着剤を介して固定される
半導体チップとを有する混成集積回路装置であって、前
記サーマルビアは前記半導体チップの周縁の外側に設け
られている。前記サーマルビアおよびチップ固定用パッ
ド等の導体部は銅ペーストの焼成によって形成され、前
記セラミック配線基板を構成するセラミック板の焼成時
同時に焼成されて形成されている。前記半導体チップは
ＧａＡｓＦＥＴからなるとともに、前記セラミック配線
基板には多段にＧａＡｓＦＥＴが構成されて携帯電話用
送信部電力増幅器が構成されている。
ック配線基板の表面に設けられたチップ固定用パッド
と、前記セラミック配線基板に貫通して設けられるとと
もに前記チップ固定用パッドに連なるサーマルビアと、
前記チップ固定用パッド上に接着剤を介して固定される
半導体チップとを有する混成集積回路装置であって、前
記サーマルビアは前記半導体チップの周縁の外側に設け
られている。前記サーマルビアおよびチップ固定用パッ
ド等の導体部は銅ペーストの焼成によって形成され、前
記セラミック配線基板を構成するセラミック板の焼成時
同時に焼成されて形成されている。前記半導体チップは
ＧａＡｓＦＥＴからなるとともに、前記セラミック配線
基板には多段にＧａＡｓＦＥＴが構成されて携帯電話用
送信部電力増幅器が構成されている。
【００１９】このようなパワーアンプモジュールは以下
の方法によって製造される。
の方法によって製造される。
【００２０】チップ固定用パッドに連なるサーマルビア
を有するセラミック配線基板を形成する工程と、前記チ
ップ固定用パッド上に接着剤を介して半導体チップを固
定する工程を有する混成集積回路装置の製造方法であっ
て、前記サーマルビアは前記半導体チップの固定領域の
外側で前記接着剤の高さを変えない程度に近接した位置
に形成しておき、その後前記サーマルビアから外れたチ
ップ固定用パッド上に接着剤を介して半導体チップを固
定する。前記サーマルビアおよびチップ固定用パッド等
の導体部は銅ペーストの焼成によって形成し、前記セラ
ミック配線基板を構成するセラミック板の焼成時同時に
焼成して形成する。前記チップ固定用パッド上にＧａＡ
ｓＦＥＴを固定するとともに前記セラミック配線基板に
多段にＧａＡｓＦＥＴを組み込んで携帯電話用送信部電
力増幅器を構成する。
を有するセラミック配線基板を形成する工程と、前記チ
ップ固定用パッド上に接着剤を介して半導体チップを固
定する工程を有する混成集積回路装置の製造方法であっ
て、前記サーマルビアは前記半導体チップの固定領域の
外側で前記接着剤の高さを変えない程度に近接した位置
に形成しておき、その後前記サーマルビアから外れたチ
ップ固定用パッド上に接着剤を介して半導体チップを固
定する。前記サーマルビアおよびチップ固定用パッド等
の導体部は銅ペーストの焼成によって形成し、前記セラ
ミック配線基板を構成するセラミック板の焼成時同時に
焼成して形成する。前記チップ固定用パッド上にＧａＡ
ｓＦＥＴを固定するとともに前記セラミック配線基板に
多段にＧａＡｓＦＥＴを組み込んで携帯電話用送信部電
力増幅器を構成する。
【００２１】（２）セラミック配線基板と、前記セラミ
ック配線基板の表面に設けられたチップ固定用パッド
と、前記セラミック配線基板に貫通して設けられるとと
もに前記チップ固定用パッドに接続されるサーマルビア
と、前記チップ固定用パッド上に接着剤を介して固定さ
れる半導体チップとを有する混成集積回路装置であっ
て、前記サーマルビアは前記半導体チップの固定領域に
設けられているとともにサーマルビアホールに挿入され
た金属体で形成されかつ先端面は前記チップ固定用パッ
ドの表面と略同じ面になっている。前記半導体チップは
ＧａＡｓＦＥＴからなるとともに、前記セラミック配線
基板には多段にＧａＡｓＦＥＴが構成されて携帯電話用
送信部電力増幅器が構成されている。
ック配線基板の表面に設けられたチップ固定用パッド
と、前記セラミック配線基板に貫通して設けられるとと
もに前記チップ固定用パッドに接続されるサーマルビア
と、前記チップ固定用パッド上に接着剤を介して固定さ
れる半導体チップとを有する混成集積回路装置であっ
て、前記サーマルビアは前記半導体チップの固定領域に
設けられているとともにサーマルビアホールに挿入され
た金属体で形成されかつ先端面は前記チップ固定用パッ
ドの表面と略同じ面になっている。前記半導体チップは
ＧａＡｓＦＥＴからなるとともに、前記セラミック配線
基板には多段にＧａＡｓＦＥＴが構成されて携帯電話用
送信部電力増幅器が構成されている。
【００２２】このようなパワーアンプモジュールは以下
の方法によって製造される。
の方法によって製造される。
【００２３】チップ固定用パッドに連なるサーマルビア
を有するセラミック配線基板を形成する工程と、前記チ
ップ固定用パッド上に接着剤を介して半導体チップを固
定する工程を有する混成集積回路装置の製造方法であっ
て、前記セラミック配線基板を焼成によって形成する
際、前記チップ固定用パッドに連なるようにサーマルビ
アホールを形成した状態で焼成を行い、その後前記チッ
プ固定用パッドの表面と略同一の面になるように前記サ
ーマルビアホールに金属体を埋め込み、ついで接着剤を
介して半導体チップを前記チップ固定用パッド上に固定
する。前記チップ固定用パッド上にＧａＡｓＦＥＴを固
定するとともに前記セラミック配線基板に多段にＧａＡ
ｓＦＥＴを組み込んで携帯電話用送信部電力増幅器を構
成する。
を有するセラミック配線基板を形成する工程と、前記チ
ップ固定用パッド上に接着剤を介して半導体チップを固
定する工程を有する混成集積回路装置の製造方法であっ
て、前記セラミック配線基板を焼成によって形成する
際、前記チップ固定用パッドに連なるようにサーマルビ
アホールを形成した状態で焼成を行い、その後前記チッ
プ固定用パッドの表面と略同一の面になるように前記サ
ーマルビアホールに金属体を埋め込み、ついで接着剤を
介して半導体チップを前記チップ固定用パッド上に固定
する。前記チップ固定用パッド上にＧａＡｓＦＥＴを固
定するとともに前記セラミック配線基板に多段にＧａＡ
ｓＦＥＴを組み込んで携帯電話用送信部電力増幅器を構
成する。
【００２４】前記（１）の手段によれば、セラミック配
線基板を形成する際の焼成において、サーマルビアの上
下端がチップ固定用パッドの表面よりも盛り上がっても
サーマルビアは半導体チップの周縁の外側に設けられて
いることから、前記チップ固定用パッドに接着剤を介し
て半導体チップを固定した場合、前記接着剤とチップ固
定用パッドとの間に空隙が発生しなくなり、熱抵抗の増
大が抑えられるため、ＧａＡｓＦＥＴは安定して動作す
る。
線基板を形成する際の焼成において、サーマルビアの上
下端がチップ固定用パッドの表面よりも盛り上がっても
サーマルビアは半導体チップの周縁の外側に設けられて
いることから、前記チップ固定用パッドに接着剤を介し
て半導体チップを固定した場合、前記接着剤とチップ固
定用パッドとの間に空隙が発生しなくなり、熱抵抗の増
大が抑えられるため、ＧａＡｓＦＥＴは安定して動作す
る。
【００２５】また、半導体チップは盛り上がったサーマ
ルビアで支持されないことから、接着剤の厚さは薄くな
り、熱抵抗の低減からＧａＡｓＦＥＴの温度特性が良好
になる。
ルビアで支持されないことから、接着剤の厚さは薄くな
り、熱抵抗の低減からＧａＡｓＦＥＴの温度特性が良好
になる。
【００２６】前記（２）の手段によれば、セラミック配
線基板を形成した後にサーマルビアホールに金属体をチ
ップ固定用パッドの表面と略一致するように埋め込むこ
とから、半導体チップの固定領域の平坦化が可能にな
り、前記チップ固定用パッドに接着剤を介して半導体チ
ップを固定した場合、前記接着剤とチップ固定用パッド
との間に空隙が発生しなくなり、熱抵抗の増大が抑えら
れるため、ＧａＡｓＦＥＴは安定して動作する。
線基板を形成した後にサーマルビアホールに金属体をチ
ップ固定用パッドの表面と略一致するように埋め込むこ
とから、半導体チップの固定領域の平坦化が可能にな
り、前記チップ固定用パッドに接着剤を介して半導体チ
ップを固定した場合、前記接着剤とチップ固定用パッド
との間に空隙が発生しなくなり、熱抵抗の増大が抑えら
れるため、ＧａＡｓＦＥＴは安定して動作する。
【００２７】また、半導体チップは薄いチップ固定用パ
ッド上に接着剤を介して固定されることから、接着剤の
厚さを薄くでき、熱抵抗の低減からＧａＡｓＦＥＴの温
度特性が良好になる。
ッド上に接着剤を介して固定されることから、接着剤の
厚さを薄くでき、熱抵抗の低減からＧａＡｓＦＥＴの温
度特性が良好になる。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００２９】（実施形態１）図１乃至図７は本発明の実
施形態１の混成集積回路装置（ＧａＡｓパワーアンプモ
ジュール）に係わる図であって、図１は半導体チップの
固定状態を示す断面図、図２はパワーアンプモジュール
の断面図、図３はパワーアンプモジュールの等価回路
図、図４は実装基板の平面図、図５はＧａＡｓＦＥＴチ
ップの固定状態を示す平面図、図６はＧａＡｓＦＥＴチ
ップの固定状態を示す断面図、図７はパワーアンプモジ
ュールの実装状態を示す断面図である。
施形態１の混成集積回路装置（ＧａＡｓパワーアンプモ
ジュール）に係わる図であって、図１は半導体チップの
固定状態を示す断面図、図２はパワーアンプモジュール
の断面図、図３はパワーアンプモジュールの等価回路
図、図４は実装基板の平面図、図５はＧａＡｓＦＥＴチ
ップの固定状態を示す平面図、図６はＧａＡｓＦＥＴチ
ップの固定状態を示す断面図、図７はパワーアンプモジ
ュールの実装状態を示す断面図である。
【００３０】本実施形態１の混成集積回路装置（パワー
アンプモジュール）２０は、矩形偏平体となり、図２に
示すような断面構造になっている。
アンプモジュール）２０は、矩形偏平体となり、図２に
示すような断面構造になっている。
【００３１】すなわち、パワーアンプモジュール２０
は、図２に示すように、矩形状のモジュール基板１（図
４参照）と、このモジュール基板１の電子部品搭載面側
を被うように取り付けられるキャップ２１とからなって
いる。
は、図２に示すように、矩形状のモジュール基板１（図
４参照）と、このモジュール基板１の電子部品搭載面側
を被うように取り付けられるキャップ２１とからなって
いる。
【００３２】前記キャップ２１は、導電性の金属板を矩
形箱状に折り曲げ成形して形成され、平坦な天井板２２
と、この天井板２２の周縁下面側に突出する側壁２３と
からなっている。前記キャップ２１は、たとえば０．２
ｍｍ程度の厚さの金属板によって形成されている。
形箱状に折り曲げ成形して形成され、平坦な天井板２２
と、この天井板２２の周縁下面側に突出する側壁２３と
からなっている。前記キャップ２１は、たとえば０．２
ｍｍ程度の厚さの金属板によって形成されている。
【００３３】また、前記側壁２３には下縁から平行に２
本のスリットが設けられて舌片状のクランプ片２４が設
けられている。このクランプ片２４は前記天井板２２の
少なくとも対向する２辺の側壁２３にそれぞれ２本設け
られている。また、前記クランプ片２４は内方に屈曲
し、モジュール基板１の側面に設けられた窪んだ取付部
２５に弾力的に嵌合するようになっている。この結果、
対向するクランプ片２４によってキャップ２１はモジュ
ール基板１に弾力的に取り付けられる。
本のスリットが設けられて舌片状のクランプ片２４が設
けられている。このクランプ片２４は前記天井板２２の
少なくとも対向する２辺の側壁２３にそれぞれ２本設け
られている。また、前記クランプ片２４は内方に屈曲
し、モジュール基板１の側面に設けられた窪んだ取付部
２５に弾力的に嵌合するようになっている。この結果、
対向するクランプ片２４によってキャップ２１はモジュ
ール基板１に弾力的に取り付けられる。
【００３４】また、前記窪んだ取付部２５はその表面が
グランド配線層２６となっている。前記嵌合片２４は半
田２７によって前記グランド配線層２６に機械的かつ電
気的に接続されている。これによって、モジュール基板
１はキャップ２１によって電磁シールドされることにな
る。なお、前記クランプ片２４をグランド配線層２６に
固定する半田２７は、たとえばクリーム半田等の塗布
と、リフローによって形成される。
グランド配線層２６となっている。前記嵌合片２４は半
田２７によって前記グランド配線層２６に機械的かつ電
気的に接続されている。これによって、モジュール基板
１はキャップ２１によって電磁シールドされることにな
る。なお、前記クランプ片２４をグランド配線層２６に
固定する半田２７は、たとえばクリーム半田等の塗布
と、リフローによって形成される。
【００３５】なお、前記キャップ２１とモジュール基板
１との固定構造は、半田以外の接着剤による固定、また
は機械的固定でもよい。
１との固定構造は、半田以外の接着剤による固定、また
は機械的固定でもよい。
【００３６】一方、前記モジュール基板１は、表面に銅
ペーストを所定パターンに印刷した所定パターンのセラ
ミック板２を複数枚積層しかつ焼成して形成されたもの
で、多層配線基板構造になっている。
ペーストを所定パターンに印刷した所定パターンのセラ
ミック板２を複数枚積層しかつ焼成して形成されたもの
で、多層配線基板構造になっている。
【００３７】前記セラミック板２は、たとえば０．１５
ｍｍ程度の厚さであり、配線，チップ固定用パッド等の
導体部の厚さは０．０２ｍｍ程度であり、上下の配線等
を電気的に接続する上下接続導体やサーマルビアの直径
は０．２ｍｍ程度である。
ｍｍ程度の厚さであり、配線，チップ固定用パッド等の
導体部の厚さは０．０２ｍｍ程度であり、上下の配線等
を電気的に接続する上下接続導体やサーマルビアの直径
は０．２ｍｍ程度である。
【００３８】前記モジュール基板１の最上層のセラミッ
ク板２の上面には、チップ抵抗やチップコンデンサ等の
チップ部品１４が搭載されている。
ク板２の上面には、チップ抵抗やチップコンデンサ等の
チップ部品１４が搭載されている。
【００３９】本実施形態１では、モジュール基板１は３
枚のセラミック板２を積層した構造となっていて、露出
する最下層のセラミック板２上に設けられたチップ固定
用パッド６上に接着剤１６（図１参照）を介して半導体
チップ１７が固定されている。接着剤１６は、たとえば
銀ペーストが使用される。銀ペーストはＡｕＳｎに比較
して接着のための設備を必要としない実益がある。
枚のセラミック板２を積層した構造となっていて、露出
する最下層のセラミック板２上に設けられたチップ固定
用パッド６上に接着剤１６（図１参照）を介して半導体
チップ１７が固定されている。接着剤１６は、たとえば
銀ペーストが使用される。銀ペーストはＡｕＳｎに比較
して接着のための設備を必要としない実益がある。
【００４０】また、半導体チップ１７の図示しない電極
と、二段目のセラミック板２の上面に設けられた配線５
の先端のワイヤ接続パッド８は、導電性のワイヤ１２で
接続されている。
と、二段目のセラミック板２の上面に設けられた配線５
の先端のワイヤ接続パッド８は、導電性のワイヤ１２で
接続されている。
【００４１】また、前記半導体チップ１７やワイヤ１２
等は、絶縁性樹脂からなる封止体３０で覆われている。
等は、絶縁性樹脂からなる封止体３０で覆われている。
【００４２】他方、これが本発明の特徴の一つである
が、前記半導体チップ１７が固定されるセラミック板２
には、図１および図５に示すように、半導体チップ１７
で発生する熱を下方に伝達するサーマルビア１１が設け
られている。
が、前記半導体チップ１７が固定されるセラミック板２
には、図１および図５に示すように、半導体チップ１７
で発生する熱を下方に伝達するサーマルビア１１が設け
られている。
【００４３】このサーマルビア１１は、前記半導体チッ
プ１７が固定される領域の外側に設けられ、半導体チッ
プ１７が固定されるチップ固定用パッド６に連なってい
る。サーマルビア１１は半導体チップ１７で発生する熱
を放散するために、半導体チップ１７が固定される領域
からは外れるが、できるだけ近接した位置に設けられて
いる。
プ１７が固定される領域の外側に設けられ、半導体チッ
プ１７が固定されるチップ固定用パッド６に連なってい
る。サーマルビア１１は半導体チップ１７で発生する熱
を放散するために、半導体チップ１７が固定される領域
からは外れるが、できるだけ近接した位置に設けられて
いる。
【００４４】これは、前記モジュール基板１の形成時、
生のセラミック板（グリーンシート）と、銅ペーストの
硬化収縮率の違いによって、サーマルビア１１の上下端
が、図１に示すように、セラミック板２の平坦面を延在
するチップ固定用パッド６や配線５等の導体部１５より
も数十μｍ突出することによる。すなわち、半導体チッ
プ１７をチップ固定用パッド６上に接着剤１６を介して
固定した場合、半導体チップ１７の下面が前記突出した
サーマルビア１１上に位置すると、接着剤１６とチップ
固定用パッド６との間に空隙が発生し放熱効果が低下す
るおそれがある。
生のセラミック板（グリーンシート）と、銅ペーストの
硬化収縮率の違いによって、サーマルビア１１の上下端
が、図１に示すように、セラミック板２の平坦面を延在
するチップ固定用パッド６や配線５等の導体部１５より
も数十μｍ突出することによる。すなわち、半導体チッ
プ１７をチップ固定用パッド６上に接着剤１６を介して
固定した場合、半導体チップ１７の下面が前記突出した
サーマルビア１１上に位置すると、接着剤１６とチップ
固定用パッド６との間に空隙が発生し放熱効果が低下す
るおそれがある。
【００４５】このため、このような空隙が発生しないよ
うに半導体チップの固定領域から外してサーマルビア１
１を設ける。たとえば、サーマルビア１１は前記半導体
チップの固定領域から０．３〜０．５ｍｍ程度離す。
うに半導体チップの固定領域から外してサーマルビア１
１を設ける。たとえば、サーマルビア１１は前記半導体
チップの固定領域から０．３〜０．５ｍｍ程度離す。
【００４６】図６は半導体チップ１７の固定方法を示す
図である。同図に示すように、モジュール基板１のチッ
プ固定用パッド６上にスタンプによって接着剤１６を形
成する。この際、接着剤１６はサーマルビア１１にかか
らない位置に設ける。
図である。同図に示すように、モジュール基板１のチッ
プ固定用パッド６上にスタンプによって接着剤１６を形
成する。この際、接着剤１６はサーマルビア１１にかか
らない位置に設ける。
【００４７】つぎに、半導体チップ１７を下端に保持す
るキャピラリ３５を操作して半導体チップ１７を前記接
着剤１６上に載置し、かつ前記接着剤１６を硬化処理さ
せて半導体チップ１７をチップ固定用パッド６上に固定
する。
るキャピラリ３５を操作して半導体チップ１７を前記接
着剤１６上に載置し、かつ前記接着剤１６を硬化処理さ
せて半導体チップ１７をチップ固定用パッド６上に固定
する。
【００４８】接着剤１６は平坦なチップ固定用パッド６
上に固定されるため、チップ固定用パッド６と接着剤１
６との間に空隙が発生せず、熱抵抗の増大が抑止でき
る。
上に固定されるため、チップ固定用パッド６と接着剤１
６との間に空隙が発生せず、熱抵抗の増大が抑止でき
る。
【００４９】また、チップ固定用パッド６は、たとえば
２０μｍ程度の厚さであり、サーマルビア１１の盛り上
がり部分１９によって接着剤１６が厚くなることもない
ことから、熱抵抗を低く抑えることができる。
２０μｍ程度の厚さであり、サーマルビア１１の盛り上
がり部分１９によって接着剤１６が厚くなることもない
ことから、熱抵抗を低く抑えることができる。
【００５０】本実施形態１のパワーアンプモジュール２
０は、能動部品として、電界効果トランジスタを構成す
るＧａＡｓＦＥＴチップ（半導体チップ）１７を回路的
に多段に接続して、携帯電話用送信部電力増幅器を構成
している。本実施形態１では、半導体チップ１７を回路
的に２段に接続したパワーアンプモジュールとなってい
る。
０は、能動部品として、電界効果トランジスタを構成す
るＧａＡｓＦＥＴチップ（半導体チップ）１７を回路的
に多段に接続して、携帯電話用送信部電力増幅器を構成
している。本実施形態１では、半導体チップ１７を回路
的に２段に接続したパワーアンプモジュールとなってい
る。
【００５１】図３は本実施形態１のパワーアンプモジュ
ールの等価回路を示す回路図であり、図４はモジュール
基板１における電子部品の搭載状態と端子との相関を示
す図である。
ールの等価回路を示す回路図であり、図４はモジュール
基板１における電子部品の搭載状態と端子との相関を示
す図である。
【００５２】図４に示すように、モジュール基板１の中
央部分には、能動部品として二つのＧａＡｓＦＥＴ（Ｑ
１，Ｑ２）が配置され、その周囲のモジュール基板１の
上面には、受動部品としてはチップ抵抗（Ｒ１１，Ｒ１
２，Ｒ１４，Ｒ１５，Ｒ２０〜Ｒ２２）、チップコンデ
ンサ（Ｃ１１〜Ｃ１３，Ｃ２０，Ｃ２２，Ｃ２３，Ｃ２
５〜Ｃ２７，Ｃ３０〜Ｃ３３，Ｃ３６，Ｃ４１）が搭載
されている。図４および図５において、１０はセラミッ
ク板２の上下の配線５，チップ固定用パッド６，電極固
定パッド７，ワイヤ接続パッド８等の導体部１５を接続
する上下接続導体であり、１１はサーマルビアである。
央部分には、能動部品として二つのＧａＡｓＦＥＴ（Ｑ
１，Ｑ２）が配置され、その周囲のモジュール基板１の
上面には、受動部品としてはチップ抵抗（Ｒ１１，Ｒ１
２，Ｒ１４，Ｒ１５，Ｒ２０〜Ｒ２２）、チップコンデ
ンサ（Ｃ１１〜Ｃ１３，Ｃ２０，Ｃ２２，Ｃ２３，Ｃ２
５〜Ｃ２７，Ｃ３０〜Ｃ３３，Ｃ３６，Ｃ４１）が搭載
されている。図４および図５において、１０はセラミッ
ク板２の上下の配線５，チップ固定用パッド６，電極固
定パッド７，ワイヤ接続パッド８等の導体部１５を接続
する上下接続導体であり、１１はサーマルビアである。
【００５３】矩形のモジュール基板１の４辺には表面実
装用の外部端子４０が設けられている。外部端子４０は
モジュール基板１の下面から側面に亘って設けられ、図
４に示すように、モジュール基板１の左辺には上から下
に沿って入力端子（Ｐin）４１，初段ドレーン端子（Ｖ
ｄ１）４２，グランド端子（ＧＮＤ）４３，後段ドレー
ン端子（Ｖｄ２）４４が並び、モジュール基板１の下辺
には左から右に沿ってグランド端子（ＧＮＤ）４５，４
７が並び、モジュール基板１の右辺には下から上に沿っ
て出力端子（Ｐout）４８，グランド端子（ＧＮＤ）４
９，５０，ゲートバイアス端子（Ｖｇ）５１が並び、モ
ジュール基板１の上辺には右から左に沿ってグランド端
子（ＧＮＤ）５３が並ぶ。
装用の外部端子４０が設けられている。外部端子４０は
モジュール基板１の下面から側面に亘って設けられ、図
４に示すように、モジュール基板１の左辺には上から下
に沿って入力端子（Ｐin）４１，初段ドレーン端子（Ｖ
ｄ１）４２，グランド端子（ＧＮＤ）４３，後段ドレー
ン端子（Ｖｄ２）４４が並び、モジュール基板１の下辺
には左から右に沿ってグランド端子（ＧＮＤ）４５，４
７が並び、モジュール基板１の右辺には下から上に沿っ
て出力端子（Ｐout）４８，グランド端子（ＧＮＤ）４
９，５０，ゲートバイアス端子（Ｖｇ）５１が並び、モ
ジュール基板１の上辺には右から左に沿ってグランド端
子（ＧＮＤ）５３が並ぶ。
【００５４】前記グランド端子（ＧＮＤ）４５，５３は
辺に沿って長く設けられ、実装基板上の２個のグランド
配線が接続されるようになっている。
辺に沿って長く設けられ、実装基板上の２個のグランド
配線が接続されるようになっている。
【００５５】図３の等価回路で示すように、初段のＧａ
ＡｓＦＥＴ（Ｑ１）のゲートには入力端子（Ｐin）４１
が接続され、初段のソースは後段のＧａＡｓＦＥＴ（Ｑ
２）のゲートに接続されている。
ＡｓＦＥＴ（Ｑ１）のゲートには入力端子（Ｐin）４１
が接続され、初段のソースは後段のＧａＡｓＦＥＴ（Ｑ
２）のゲートに接続されている。
【００５６】後段のＧａＡｓＦＥＴ（Ｑ２）のソースは
出力端子（Ｐout）４８に接続されている。
出力端子（Ｐout）４８に接続されている。
【００５７】ゲートバイアス端子（Ｖｇ）５１は初段の
ＧａＡｓＦＥＴ（Ｑ１）のゲートと後段のＧａＡｓＦＥ
Ｔ（Ｑ２）のゲートに接続されている。
ＧａＡｓＦＥＴ（Ｑ１）のゲートと後段のＧａＡｓＦＥ
Ｔ（Ｑ２）のゲートに接続されている。
【００５８】初段のＧａＡｓＦＥＴ（Ｑ１）のソースに
は初段ドレーン端子（Ｖｄ１）４２が接続され、後段の
ＧａＡｓＦＥＴ（Ｑ２）のソースには後段ドレーン端子
（Ｖｄ２）４４が接続されている。
は初段ドレーン端子（Ｖｄ１）４２が接続され、後段の
ＧａＡｓＦＥＴ（Ｑ２）のソースには後段ドレーン端子
（Ｖｄ２）４４が接続されている。
【００５９】図３においてＳ１〜Ｓ３はマイクロストリ
ップラインである。
ップラインである。
【００６０】入力端子（Ｐin）４１と初段のＧａＡｓＦ
ＥＴ（Ｑ１）との間には、Ｃ１１，Ｃ１２，Ｓ１，Ｒ１
１，Ｃ１３によって入力整合回路が形成されている。
ＥＴ（Ｑ１）との間には、Ｃ１１，Ｃ１２，Ｓ１，Ｒ１
１，Ｃ１３によって入力整合回路が形成されている。
【００６１】Ｒ１１は初段のＧａＡｓＦＥＴ（Ｑ１）の
バイアス電流調整抵抗であり、Ｒ２１は後段のＧａＡｓ
ＦＥＴ（Ｑ２）のバイアス電流調整抵抗である。
バイアス電流調整抵抗であり、Ｒ２１は後段のＧａＡｓ
ＦＥＴ（Ｑ２）のバイアス電流調整抵抗である。
【００６２】Ｓ２，Ｃ２２，Ｃ２３，Ｃ２５，Ｃ２６，
Ｃ２７によって段間整合回路が形成されている。
Ｃ２７によって段間整合回路が形成されている。
【００６３】Ｃ３１，Ｓ３，Ｃ３２，Ｃ３３，Ｃ３６に
よって出力整合回路が形成されている。
よって出力整合回路が形成されている。
【００６４】また、Ｃ２０，Ｃ３０はバイパスコンデン
サである。
サである。
【００６５】本実施形態１では、ＧａＡｓＦＥＴを２段
に組み込んで、８００〜１０００ＭＨｚ、さらには１．
４〜１．７ＧＨｚの携帯電話用のパワーアンプモジュー
ルとすることもできる。
に組み込んで、８００〜１０００ＭＨｚ、さらには１．
４〜１．７ＧＨｚの携帯電話用のパワーアンプモジュー
ルとすることもできる。
【００６６】このようなパワーアンプモジュール２０の
製造においては、図１，図２，図４に示すようなモジュ
ール基板１を製造する。この際、図１に示すように、チ
ップ固定領域から外れたチップ固定用パッド６部分にサ
ーマルビア１１を形成する。そして、半導体チップ１７
をチップ固定用パッド６に固定する場合は、チップ固定
用パッド６上にスタンプによって接着剤１６を形成した
後、キャピラリ３５を操作してキャピラリ３５の下端に
保持された半導体チップ１７を前記接着剤１６上に載置
する。その後、前記接着剤１６を硬化処理させて半導体
チップ１７をチップ固定用パッド６上に固定する。
製造においては、図１，図２，図４に示すようなモジュ
ール基板１を製造する。この際、図１に示すように、チ
ップ固定領域から外れたチップ固定用パッド６部分にサ
ーマルビア１１を形成する。そして、半導体チップ１７
をチップ固定用パッド６に固定する場合は、チップ固定
用パッド６上にスタンプによって接着剤１６を形成した
後、キャピラリ３５を操作してキャピラリ３５の下端に
保持された半導体チップ１７を前記接着剤１６上に載置
する。その後、前記接着剤１６を硬化処理させて半導体
チップ１７をチップ固定用パッド６上に固定する。
【００６７】接着剤１６は平坦なチップ固定用パッド６
上に固定されるため、チップ固定用パッド６と接着剤１
６との間に空隙が発生せず、熱抵抗の増大が抑止でき
る。
上に固定されるため、チップ固定用パッド６と接着剤１
６との間に空隙が発生せず、熱抵抗の増大が抑止でき
る。
【００６８】つぎに、半導体チップ１７の電極とワイヤ
接続パッド８をワイヤ１２で接続する。また、前記半導
体チップ１７を絶縁性樹脂からなる封止体３０で覆う。
接続パッド８をワイヤ１２で接続する。また、前記半導
体チップ１７を絶縁性樹脂からなる封止体３０で覆う。
【００６９】一方、前記モジュール基板１の上面には、
図４に示すように、所定のチップ部品１４を搭載すると
ともに、各電極と電極固定パッド７を半田リフローによ
って接続する。
図４に示すように、所定のチップ部品１４を搭載すると
ともに、各電極と電極固定パッド７を半田リフローによ
って接続する。
【００７０】モジュール基板１にチップ部品１４を搭載
した後、モジュール基板１の上面側を覆うようにキャッ
プ２１を取り付け、かつキャップ２１のクランプ片２４
をモジュール基板１の側面のグランド配線層２６に半田
２７で固定する。
した後、モジュール基板１の上面側を覆うようにキャッ
プ２１を取り付け、かつキャップ２１のクランプ片２４
をモジュール基板１の側面のグランド配線層２６に半田
２７で固定する。
【００７１】これによって電磁シールド構造のパワーア
ンプモジュール２０が製造されることになる。
ンプモジュール２０が製造されることになる。
【００７２】図７は本実施形態１のパワーアンプモジュ
ール２０の実装状態を示す断面図である。実装基板５５
の配線５６にパワーアンプモジュール２０の外部端子４
０を半田５７を介して固定した構造になっている。
ール２０の実装状態を示す断面図である。実装基板５５
の配線５６にパワーアンプモジュール２０の外部端子４
０を半田５７を介して固定した構造になっている。
【００７３】モジュール基板１の下面側では、入力端子
（Ｐin）４１，初段ドレーン端子（Ｖｄ１）４２，後段
ドレーン端子（Ｖｄ２）４４，出力端子（Ｐout）４
８、ゲートバイアス端子（Ｖｇ）５１を除く殆どの面に
グランド配線層２６が形成され、かつこのグランド配線
層２６のモジュール基板１の４辺の各外部端子４０部分
で半田５７を介して実装基板５５の配線５６に接続され
ていることから、半導体チップ１７で発生した熱は半導
体チップ１７が固定されたチップ固定用パッド６，サー
マルビア１１，グランド配線層２６，半田５７を介して
実装基板５５の配線５６に伝熱放散されることになり、
効果的な放熱が達成されることになる。
（Ｐin）４１，初段ドレーン端子（Ｖｄ１）４２，後段
ドレーン端子（Ｖｄ２）４４，出力端子（Ｐout）４
８、ゲートバイアス端子（Ｖｇ）５１を除く殆どの面に
グランド配線層２６が形成され、かつこのグランド配線
層２６のモジュール基板１の４辺の各外部端子４０部分
で半田５７を介して実装基板５５の配線５６に接続され
ていることから、半導体チップ１７で発生した熱は半導
体チップ１７が固定されたチップ固定用パッド６，サー
マルビア１１，グランド配線層２６，半田５７を介して
実装基板５５の配線５６に伝熱放散されることになり、
効果的な放熱が達成されることになる。
【００７４】本実施形態１のパワーアンプモジュールの
製造技術によれば以下の効果を奏する。
製造技術によれば以下の効果を奏する。
【００７５】（１）セラミック配線基板からなるモジュ
ール基板１を形成する際の焼成において、サーマルビア
１１の上下端がチップ固定用パッド６の表面よりも盛り
上がっても、サーマルビア１１は半導体チップ１７の周
縁の外側、すなわち半導体チップ１７の固定領域の外側
に設けられていることから、前記チップ固定用パッド６
に接着剤１６を介して半導体チップ１７を固定した場
合、前記接着剤１６とチップ固定用パッド６との間に空
隙が発生しなくなり、熱抵抗の増大が抑えられるため、
ＧａＡｓＦＥＴは安定して動作する。
ール基板１を形成する際の焼成において、サーマルビア
１１の上下端がチップ固定用パッド６の表面よりも盛り
上がっても、サーマルビア１１は半導体チップ１７の周
縁の外側、すなわち半導体チップ１７の固定領域の外側
に設けられていることから、前記チップ固定用パッド６
に接着剤１６を介して半導体チップ１７を固定した場
合、前記接着剤１６とチップ固定用パッド６との間に空
隙が発生しなくなり、熱抵抗の増大が抑えられるため、
ＧａＡｓＦＥＴは安定して動作する。
【００７６】（２）半導体チップ１７は盛り上がったサ
ーマルビア１１で支持されないことから、接着剤１６の
厚さは薄くなり、熱抵抗の低減からＧａＡｓＦＥＴの温
度特性が良好になる。
ーマルビア１１で支持されないことから、接着剤１６の
厚さは薄くなり、熱抵抗の低減からＧａＡｓＦＥＴの温
度特性が良好になる。
【００７７】（実施形態２）図８は本発明の実施形態２
のパワーアンプモジュールにおける半導体チップの固定
方法を示す図である。
のパワーアンプモジュールにおける半導体チップの固定
方法を示す図である。
【００７８】本実施形態２では、図８（ｃ）に示すよう
に、複数のセラミック板２を積層して構成されたセラミ
ック配線基板からなるモジュール基板１と、前記モジュ
ール基板１の表面に設けられたチップ固定用パッド６
と、前記モジュール基板１に貫通して設けられるととも
に前記チップ固定用パッド６に接続されるサーマルビア
１１と、前記チップ固定用パッド６上に接着剤１６を介
して固定される半導体チップ１７とを有するパワーアン
プモジュールであり、前記サーマルビア１１は前記半導
体チップ１７の固定領域に設けられている。
に、複数のセラミック板２を積層して構成されたセラミ
ック配線基板からなるモジュール基板１と、前記モジュ
ール基板１の表面に設けられたチップ固定用パッド６
と、前記モジュール基板１に貫通して設けられるととも
に前記チップ固定用パッド６に接続されるサーマルビア
１１と、前記チップ固定用パッド６上に接着剤１６を介
して固定される半導体チップ１７とを有するパワーアン
プモジュールであり、前記サーマルビア１１は前記半導
体チップ１７の固定領域に設けられている。
【００７９】サーマルビア１１が半導体チップ１７の固
定領域内に設けられることから、サーマルビア１１の上
面は前記モジュール基板１の上面のチップ固定用パッド
６の上面と略一致している。
定領域内に設けられることから、サーマルビア１１の上
面は前記モジュール基板１の上面のチップ固定用パッド
６の上面と略一致している。
【００８０】また、特に限定されるものではないが、前
記サーマルビア１１の下面は前記モジュール基板１の下
面の配線５（グランド配線層２６）の表面と略一致して
いる。
記サーマルビア１１の下面は前記モジュール基板１の下
面の配線５（グランド配線層２６）の表面と略一致して
いる。
【００８１】前記サーマルビア１１はセラミック板２に
金属体（金属棒）を挿入して形成されている。また、前
記チップ固定用パッド６の厚さは、たとえば２０μｍと
薄くなっている。
金属体（金属棒）を挿入して形成されている。また、前
記チップ固定用パッド６の厚さは、たとえば２０μｍと
薄くなっている。
【００８２】前記半導体チップ１７はＧａＡｓＦＥＴか
らなるとともに、前記モジュール基板１には２段にＧａ
ＡｓＦＥＴ（半導体チップ１７）が構成されて携帯電話
用送信部電力増幅器が構成されている。
らなるとともに、前記モジュール基板１には２段にＧａ
ＡｓＦＥＴ（半導体チップ１７）が構成されて携帯電話
用送信部電力増幅器が構成されている。
【００８３】本実施形態２のパワーアンプモジュールは
以下の方法によって製造される。
以下の方法によって製造される。
【００８４】先ず、チップ固定用パッド６に連なるサー
マルビア１１を有するモジュール基板１を焼成によって
形成する。この際、図８（ａ）に示すように、前記チッ
プ固定用パッド６に連なるようにセラミック板２にサー
マルビアホール６０を形成しておく。
マルビア１１を有するモジュール基板１を焼成によって
形成する。この際、図８（ａ）に示すように、前記チッ
プ固定用パッド６に連なるようにセラミック板２にサー
マルビアホール６０を形成しておく。
【００８５】つぎに、所定枚数のセラミック板２を積層
させた後焼成を行う。この焼成時、セラミック板２を貫
通するように導体ペーストが設けられていないことか
ら、セラミック板２の上下面に形成された配線５，チッ
プ固定用パッド６等の導体部１５の表面は平坦になる。
すなわち、チップ固定用パッド６の表面はサーマルビア
ホール６０が設けられ部分以外は平坦になる。
させた後焼成を行う。この焼成時、セラミック板２を貫
通するように導体ペーストが設けられていないことか
ら、セラミック板２の上下面に形成された配線５，チッ
プ固定用パッド６等の導体部１５の表面は平坦になる。
すなわち、チップ固定用パッド６の表面はサーマルビア
ホール６０が設けられ部分以外は平坦になる。
【００８６】つぎに、図８（ｂ）に示すように、所定寸
法に形成されたサーマルビア１１、すなわち金属体（金
属棒）を前記サーマルビアホール６０に挿入する。この
際、前記サーマルビア１１の上面をチップ固定用パッド
６の表面と略一致した面にする。また、前記サーマルビ
ア１１の挿入によって、セラミック板２の上面のチップ
固定用パッド６と、セラミック板２の下面の配線５（グ
ランド配線層２６）は電気的に接続される。
法に形成されたサーマルビア１１、すなわち金属体（金
属棒）を前記サーマルビアホール６０に挿入する。この
際、前記サーマルビア１１の上面をチップ固定用パッド
６の表面と略一致した面にする。また、前記サーマルビ
ア１１の挿入によって、セラミック板２の上面のチップ
固定用パッド６と、セラミック板２の下面の配線５（グ
ランド配線層２６）は電気的に接続される。
【００８７】つぎに、図８（ｃ）に示すように、チップ
固定用パッド６上にスタンプによって接着剤１６を塗布
する。また、前記接着剤１６上にＧａＡｓＦＥＴからな
る半導体チップ１７を載置した後、前記接着剤１６を硬
化処理してチップ固定用パッド６上に半導体チップ１７
を固定する。
固定用パッド６上にスタンプによって接着剤１６を塗布
する。また、前記接着剤１６上にＧａＡｓＦＥＴからな
る半導体チップ１７を載置した後、前記接着剤１６を硬
化処理してチップ固定用パッド６上に半導体チップ１７
を固定する。
【００８８】本実施形態２のパワーアンプモジュールに
おいては、モジュール基板１を形成した後にサーマルビ
アホール６０に金属体をチップ固定用パッド６の表面と
略一致するように埋め込んでサーマルビア１１を形成す
ることから、半導体チップ１７の固定領域の平坦化が可
能になり、前記チップ固定用パッド６に接着剤１６を介
して半導体チップ１７を固定した場合、前記接着剤１６
とチップ固定用パッド６との間に空隙が発生しなくな
り、熱抵抗の増大が抑えられるため、ＧａＡｓＦＥＴは
安定して動作する。
おいては、モジュール基板１を形成した後にサーマルビ
アホール６０に金属体をチップ固定用パッド６の表面と
略一致するように埋め込んでサーマルビア１１を形成す
ることから、半導体チップ１７の固定領域の平坦化が可
能になり、前記チップ固定用パッド６に接着剤１６を介
して半導体チップ１７を固定した場合、前記接着剤１６
とチップ固定用パッド６との間に空隙が発生しなくな
り、熱抵抗の増大が抑えられるため、ＧａＡｓＦＥＴは
安定して動作する。
【００８９】また、半導体チップ１７は薄いチップ固定
用パッド６上に接着剤１６を介して固定されることと、
サーマルビア１１によって半導体チップ１７が高く支え
られることもないことから、接着剤１６の厚さを薄くで
き、熱抵抗の低減からＧａＡｓＦＥＴの温度特性が良好
になる。
用パッド６上に接着剤１６を介して固定されることと、
サーマルビア１１によって半導体チップ１７が高く支え
られることもないことから、接着剤１６の厚さを薄くで
き、熱抵抗の低減からＧａＡｓＦＥＴの温度特性が良好
になる。
【００９０】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００９１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９２】（１）セラミック配線基板からなるモジュ
ール基板の上面のチップ固定用パッド上にＧａＡｓＦＥ
Ｔからなる半導体チップを固定する構造において、サー
マルビアは半導体チップの固定領域から外れて形成され
ていることから、サーマルビアによって半導体チップが
高く支えられることがない。この結果、半導体チップが
サーマルビアによって支えられる結果発生する半導体チ
ップの固定部分での空隙の発生や、半導体チップを固定
するための接着剤が厚くなることが防止できるため、放
熱抵抗の増大が防止できる。また、サーマルビアは半導
体チップに近接した位置に形成されていることから、半
導体チップで発生した熱は効果的にサーマルビアを介し
てモジュール基板の下面側（実装面）側に伝達されるた
め、ＧａＡｓＦＥＴの温度特性が向上する。
ール基板の上面のチップ固定用パッド上にＧａＡｓＦＥ
Ｔからなる半導体チップを固定する構造において、サー
マルビアは半導体チップの固定領域から外れて形成され
ていることから、サーマルビアによって半導体チップが
高く支えられることがない。この結果、半導体チップが
サーマルビアによって支えられる結果発生する半導体チ
ップの固定部分での空隙の発生や、半導体チップを固定
するための接着剤が厚くなることが防止できるため、放
熱抵抗の増大が防止できる。また、サーマルビアは半導
体チップに近接した位置に形成されていることから、半
導体チップで発生した熱は効果的にサーマルビアを介し
てモジュール基板の下面側（実装面）側に伝達されるた
め、ＧａＡｓＦＥＴの温度特性が向上する。
【００９３】（２）セラミック配線基板からなるモジュ
ール基板に金属体を挿入してサーマルビアを形成した構
造では、サーマルビアの先端面をモジュール基板のチッ
プ固定用パッドの表面と略一致させることができるた
め、チップ固定用パッドや接着剤の厚さを薄くして放熱
のための熱抵抗の低減を図ることができるとともに、半
導体チップの固定領域にサーマルビアを配置することが
できるため、放熱抵抗の低減が図れ、ＧａＡｓＦＥＴの
温度特性を向上させることができる。
ール基板に金属体を挿入してサーマルビアを形成した構
造では、サーマルビアの先端面をモジュール基板のチッ
プ固定用パッドの表面と略一致させることができるた
め、チップ固定用パッドや接着剤の厚さを薄くして放熱
のための熱抵抗の低減を図ることができるとともに、半
導体チップの固定領域にサーマルビアを配置することが
できるため、放熱抵抗の低減が図れ、ＧａＡｓＦＥＴの
温度特性を向上させることができる。
【図１】本発明の実施形態１であるパワーアンプモジュ
ールにおける半導体チップの固定状態を示す断面図であ
る。
ールにおける半導体チップの固定状態を示す断面図であ
る。
【図２】本実施形態１のパワーアンプモジュールの断面
図である。
図である。
【図３】本実施形態１のパワーアンプモジュールの等価
回路図である。
回路図である。
【図４】本実施形態１のパワーアンプモジュールの回路
基板の平面図である。
基板の平面図である。
【図５】本実施形態１のパワーアンプモジュールにおけ
る半導体チップ部分を示す平面図である。
る半導体チップ部分を示す平面図である。
【図６】本実施形態１のパワーアンプモジュールの製造
における半導体チップの固定状態を示す平面図である。
における半導体チップの固定状態を示す平面図である。
【図７】本実施形態１のパワーアンプモジュールの実装
状態を示す断面図である。
状態を示す断面図である。
【図８】本発明の実施形態２であるパワーアンプモジュ
ールにおける半導体チップの固定状態を示す断面図であ
る。
ールにおける半導体チップの固定状態を示す断面図であ
る。
【図９】本出願人においてセラミック配線基板の半導体
チップ固定部分にサーマルビアホールを設けたモジュー
ル基板を示す断面図である。
チップ固定部分にサーマルビアホールを設けたモジュー
ル基板を示す断面図である。
１…モジュール基板、２…セラミック板、３…スルーホ
ール、４…サーマルビアホール、５…配線、６…チップ
固定用パッド、７…電極固定パッド、８…ワイヤ接続パ
ッド、９…表面実装用電極、１０…上下接続導体、１１
…サーマルビア、１２…ワイヤ、１４…チップ部品、１
５…導体部、１６…接着剤、１７…半導体チップ、１８
…空隙、１９…盛り上がり部分、２０…パワーアンプモ
ジュール、２１…キャップ、２２…天井板、２３…側
壁、２４…クランプ片、２５…取付部、２６…グランド
配線層、２７…半田、３０…封止体、３５…キャピラ
リ、４０…外部端子、４１…入力端子（Ｐin）、４２…
初段ドレーン端子（Ｖｄ１）、４３，４５，４７，４
９，５０，５３…グランド端子（ＧＮＤ）、４４…後段
ドレーン端子（Ｖｄ２）、４８…出力端子（Ｐout）、
５１…ゲートバイアス端子（Ｖｇ）、５５…実装基板、
５６…配線、５７…半田、６０…サーマルビアホール。
ール、４…サーマルビアホール、５…配線、６…チップ
固定用パッド、７…電極固定パッド、８…ワイヤ接続パ
ッド、９…表面実装用電極、１０…上下接続導体、１１
…サーマルビア、１２…ワイヤ、１４…チップ部品、１
５…導体部、１６…接着剤、１７…半導体チップ、１８
…空隙、１９…盛り上がり部分、２０…パワーアンプモ
ジュール、２１…キャップ、２２…天井板、２３…側
壁、２４…クランプ片、２５…取付部、２６…グランド
配線層、２７…半田、３０…封止体、３５…キャピラ
リ、４０…外部端子、４１…入力端子（Ｐin）、４２…
初段ドレーン端子（Ｖｄ１）、４３，４５，４７，４
９，５０，５３…グランド端子（ＧＮＤ）、４４…後段
ドレーン端子（Ｖｄ２）、４８…出力端子（Ｐout）、
５１…ゲートバイアス端子（Ｖｇ）、５５…実装基板、
５６…配線、５７…半田、６０…サーマルビアホール。
Claims (8)
- 【請求項１】 セラミック配線基板と、前記セラミック
配線基板の表面に設けられたチップ固定用パッドと、前
記セラミック配線基板に貫通して設けられるとともに前
記チップ固定用パッドに連なるサーマルビアと、前記チ
ップ固定用パッド上に接着剤を介して固定される半導体
チップとを有する混成集積回路装置であって、前記サー
マルビアは前記半導体チップの周縁の外側に設けられて
いることを特徴とする混成集積回路装置。 - 【請求項２】 前記サーマルビアおよびチップ固定用パ
ッド等の導体部は銅ペーストの焼成によって形成され、
前記セラミック配線基板を構成するセラミック板の焼成
時同時に焼成されて形成されていることを特徴とする請
求項１に記載の混成集積回路装置。 - 【請求項３】 セラミック配線基板と、前記セラミック
配線基板の表面に設けられたチップ固定用パッドと、前
記セラミック配線基板に貫通して設けられるとともに前
記チップ固定用パッドに接続されるサーマルビアと、前
記チップ固定用パッド上に接着剤を介して固定される半
導体チップとを有する混成集積回路装置であって、前記
サーマルビアは前記半導体チップの固定領域に設けられ
ているとともにサーマルビアホールに挿入された金属体
で形成されかつ先端面は前記チップ固定用パッドの表面
と略同じ面になっていることを特徴とする混成集積回路
装置。 - 【請求項４】 前記半導体チップはＧａＡｓＦＥＴから
なるとともに、前記セラミック配線基板には多段にＧａ
ＡｓＦＥＴが構成されて携帯電話用送信部電力増幅器が
構成されていることを特徴とする請求項１乃至請求項３
のいずれか１項に記載の混成集積回路装置。 - 【請求項５】 チップ固定用パッドに連なるサーマルビ
アを有するセラミック配線基板を形成する工程と、前記
チップ固定用パッド上に接着剤を介して半導体チップを
固定する工程を有する混成集積回路装置の製造方法であ
って、前記サーマルビアは前記半導体チップの固定領域
の外側で前記接着剤の高さを変えない程度に近接した位
置に形成しておき、その後前記サーマルビアから外れた
チップ固定用パッド上に接着剤を介して半導体チップを
固定することを特徴とする混成集積回路装置の製造方
法。 - 【請求項６】 前記サーマルビアおよびチップ固定用パ
ッド等の導体部は銅ペーストの焼成によって形成し、前
記セラミック配線基板を構成するセラミック板の焼成時
同時に焼成して形成することを特徴とする請求項５に記
載の混成集積回路装置の製造方法。 - 【請求項７】 チップ固定用パッドに連なるサーマルビ
アを有するセラミック配線基板を形成する工程と、前記
チップ固定用パッド上に接着剤を介して半導体チップを
固定する工程を有する混成集積回路装置の製造方法であ
って、前記セラミック配線基板を焼成によって形成する
際、前記チップ固定用パッドに連なるようにサーマルビ
アホールを形成した状態で焼成を行い、その後前記チッ
プ固定用パッドの表面と略同一の面になるように前記サ
ーマルビアホールに金属体を埋め込み、ついで接着剤を
介して半導体チップを前記チップ固定用パッド上に固定
することを特徴とする混成集積回路装置の製造方法。 - 【請求項８】 前記チップ固定用パッド上にＧａＡｓＦ
ＥＴを固定するとともに前記セラミック配線基板に多段
にＧａＡｓＦＥＴを組み込んで携帯電話用送信部電力増
幅器を構成することを特徴とする請求項５乃至請求項７
のいずれか１項に記載の混成集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116697A JPH10308471A (ja) | 1997-05-07 | 1997-05-07 | 混成集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9116697A JPH10308471A (ja) | 1997-05-07 | 1997-05-07 | 混成集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10308471A true JPH10308471A (ja) | 1998-11-17 |
Family
ID=14693617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9116697A Pending JPH10308471A (ja) | 1997-05-07 | 1997-05-07 | 混成集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10308471A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525653A (ja) * | 2003-05-15 | 2006-11-09 | スカイワークス ソリューションズ，インコーポレイテッド | 熱伝導が高められた半導体ダイのパッケージ |
| JPWO2016080333A1 (ja) * | 2014-11-21 | 2017-08-24 | 株式会社村田製作所 | モジュール |
| EP3442020A4 (en) * | 2016-03-24 | 2019-12-04 | Hitachi, Ltd. | POWER SEMICONDUCTOR MODULE |
-
1997
- 1997-05-07 JP JP9116697A patent/JPH10308471A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525653A (ja) * | 2003-05-15 | 2006-11-09 | スカイワークス ソリューションズ，インコーポレイテッド | 熱伝導が高められた半導体ダイのパッケージ |
| JPWO2016080333A1 (ja) * | 2014-11-21 | 2017-08-24 | 株式会社村田製作所 | モジュール |
| EP3442020A4 (en) * | 2016-03-24 | 2019-12-04 | Hitachi, Ltd. | POWER SEMICONDUCTOR MODULE |
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