KR100567092B1 - 반도체 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기판 및 그 제조 방법에 관한 것으로서, 회로패턴이 형성된 다수의 반도체 패키지로 구성된 스트립 시트와, 상기 스트립 시트의 이송 및 휨 현상을 방지하기 위하여 상기 스트립 시트의 일측면에 부착되는 보강부재를 포함하여 구성되고, 상기 보강부재는 에폭시 수지로 형성된 더미 시트인 것을 특징으로 한다.

따라서, 본 발명은 반도체 패키기자 형성된 스트립 시트의 일측면상에 더미 시트를 부착시킴으로써, 반도체 제작 공정중에 발생하는 휨불량을 저감시킬 뿐 아니라 생산성을 향상시키는 효과를 제공한다.

반도체 패키지, 스트립 시트, 보강부재, 더미 시트(dummy sheet), 접착부재

Description

반도체 기판 및 그 제조 방법{Semiconductor substrate and method thereof}

도 1은 본 발명에 따른 반도체 기판의 구성을 도시한 도면의 상면도.

도 2는 본 발명에 따른 반도체 패키지가 형성된 스트립 시트에 대한 도면.

도 3은 본 발명의 일실시예에 따른 스트립 시트의 일측면에 부착되는 보강부재에 대한 상면도.

도 4는 본 발명의 다른 실시예에 따른 스트립 시트의 일측면에 부착되는 보강부재에 대한 상면도.

도 5는 본 발명의 제 1 실시예에 따른 스트립 시트에 보강부재가 부착된 반도체 기판의 제조방법.

도 6은 본 발명의 제 2 실시예에 따른 스트립 시트의 일측면에 보강부재가 부착된 반도체 기판의 제조방법.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 스트립 시트

101 : 반도체 패키지

200 : 보강부재

201 : 홀

202 ; 절단부

300 : 접착부재

본 발명은 반도체 기판 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 패키지가 형성된 스트립 시트의 일측면에 상기 스트립 시트의 이송 및 휨 발생을 방지하기 위한 더미 시트(Dummy Sheet)가 부착된 반도체 기판 및 그 제조 방법에 관한 것이다.

일반적으로 웨이퍼 한장당 전기회로패턴이 인쇄된 칩이 수십 개에서 혹은 수백개를 형성할 수 있으나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 전달해주거나 전달받을 수 없을 뿐만 아니라 미세한 회로를 담고 있기 때문에 외부의 충격에 쉽게 손상된다.

이와 같은 문제점을 해결하기 위한 수단으로서 칩에 전기적인 연결을 해주고, 또한 외부의 충격으로 보호해주는 패키징 기술이 점진적으로 발전하게 되었다.

상술한 바와 같은 패키징 기술은 외부로부터 인가되는 전기 신호를 실장된 반도체 칩으로 인가시키거나, 또는 상기 반도체 칩으로부터 출력되는 전기신호를 외부로 출력시키는 역할을 수행하는 리드 수 및 위치에 따라서 한쪽에만 리드가 있는 것을 SIP (Single Inline Package), 양쪽에 모두 있는 것을 DIP(Dual Inline Package), 사방의 네 군데에 모두 리드를 단 것을 QFP(Quad Flat Package), 패키지 바닥면에 둥근 볼(Ball) 형태의 리드를 배열하는 BGA(Ball Grid Array) 패키지가 보편화되어 있다.

최근, 휴대용 전자제품이 소형화하면서 반도체가 실장될 공간은 더욱 줄어드는 반면에 제품은 더욱 다기능화하고 고성능화되기 때문에 이를 뒷받침해 줄 반도체의 개수는 늘어나게 된다.

따라서, 단위 체적당 실장효율을 높이기 위해서 패키지는 경박 단소화에 부응할 수밖에 없고, 이에 의거하여 칩 사이즈가 곧 패키지 사이즈와 거의 동일한 반도체 패키지의 일종인 칩 스케일 패키지(CSP : Chip Scale Package)의 개발이 가속화되고 있는 실정이다.

이와 같은 칩 스케일 패키지(CSP : Chip Scale Package)의 경우, 내층 코어의 두께가 0.1mm 이상인 경우에는 S/R 공정에서 열을 가하게 되더라도 Wool 및 Resin량이 충분하기 때문에 휨 등의 변형이 발생하지는 않는다.

그러나, 상기 칩 스케일 패키지(CSP : Chip Scale Package)를 구성하는 내층 코어의 두께가 0.1.mm 이하인 경우, 즉 상기 칩 스케일 패키지(CSP : Chip Scale Package)가 점점더 경박단소화 되는 경우에는 Wool 및 Resin량이 부족하여 S/R 공정에서 열을 가하게 되면 휨 등의 변형이 발생하는 문제점이 있었다.

본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위하여, 칩 스케일 패키지(CSP : Chip Scale Package)가 형성된 스트립 시트의 일측면에 휨 발생을 방지하기 위한 더미 시트(Dummy Sheet)가 부착된 반도체 기판 및 그 제조 방법을 제 공하는 데 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 반도체 기판은, 회로패턴이 형성된 다수의 반도체 패키지로 구성된 스트립 시트; 및 상기 스트립 시트의 이송 및 휨 현상을 방지하기 위하여 상기 스트립 시트의 일측면에 부착 형성된 보강부재를 포함하여 구성된 것을 특징으로 한다.

여기서, 상기 반도체 패키지는 칩 사이즈와 패키지 사이즈가 거의 동일한 칩 스케일 패키지(Chip Scale Package)이고, 상기 보강부재는 에폭시 수지, 플라스틱 및 메탈로 형성된 더미 시트(dummy sheet)이다.

또한, 본 발명의 제 1 실시예에 따른 따른 반도체 기판 제조 방법은, 다수의 반도체 패키지로 구성된 스트립 시트를 소정의 이송 수단을 통하여 이송하는 제 1 단계; 상기 스트립 시트의 이송 및 휨 발생을 방지하는 보강부재를 소정의 이송 수단을 통하여 이송하는 제 2 단계; 상기 스트립 시트와 상기 보강부재를 정렬시키는 제 3 단계; 및 상기 스트립 시트의 일측면상에 상기 보강부재를 부착시키는 제 4 단계를 포함하여 구성된 것을 특징으로 한다.

또한, 본 발명의 제 2 실시예에 따른 따른 반도체 기판 제조 방법은, 다수의 반도체 패키지로 구성된 스트립 시트를 소정의 이송 수단을 통하여 이송하는 제 1 단계; 보강부재의 일측면상에 소정의 접착부재를 부착하는 제 2 단계; 상기 스트립 시트와 상기 접착부재가 부착된 보강부재를 소정의 이송수단을 통하여 이송하는 제 3 단계; 상기 스트립 시트와 상기 접착부재가 부착된 보강부재를 정렬시키는 제 4 단계; 및 프레스 공정에 의거하여 상기 접착부재를 개재하여 상기 스트립 시트를 상기 보강부재에 부착시키는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치 및 그 제조방법을 상세하게 설명한다.

먼저, 도 1을 참조하여 본 발명에 따른 반도체 장치의 구성에 대하여 상세하게 설명한다.

본 발명은 소정의 회로패턴이 패터닝된 반도체 패키지가 형성된 스트립 시트의 이송 및 휨 발생을 방지할 수 있는 반도체 기판에 관한 것으로서, 도 1에 도시된 바와 같이, 반도체 패키지(101)가 형성된 스트립 시트(100) 및 보강부재(200) 를 포함하여 구성되어 있다.

여기서, 상기 스트립 시트(100)에는, 도 2에 도시된 바와 같이, 칩 사이즈와 패키지 사이즈가 거의 일정한 칩 사이즈 패키지(CSP : Chip Size Package)를 구현하기 위한 다수의 반도체 패키지(101)가 형성되어 있다.

또한, 상기 반도체 패키지(101)에는 소정의 회로패턴이 형성되어 있고, 상기 회로패턴을 통하여 후술하는 보강부재(200)에 의거하여 소정의 반도체 공정으로 이송되는 과정에서 실장되는 반도체 칩에 전기신호를 인가하거나, 또는 상기 반도체 칩으로부터 출력되는 전기신호를 외부로 전달시킴으로써, 칩 사이즈와 패키지 사이즈가 거의 일정한 칩 사이즈 패키지(CSP : Chip Size Package)를 형성하는 역할을 수행한다.

또한, 상기 스트립 시트(100)는 소정의 방법, 보다 구체적으로는 소정의 온 도 및 압력에 의한 프레스 성형에 의거하여 후술하는 보강부재(200)에 부착됨으로써, 노광 및 현상 등의 인쇄공정에 의하여 인가되는 열에 의한 휨 발생을 방지할 수 있다.

또한, 상기 스트립 시트(100)는 소정의 방법, 보다 구체적으로는 양면 테이프 등의 접착부재(300)를 통하여 후술하는 보강부재(200)에 부착함으로써, 노광 및 현상 등의 인쇄공정에 의하여 인가되는 열에 의한 휨 발생을 방지할 수 있다.

즉. 상기 스트립 시트(100)는 칩 스케일 패키지(CSP : Chip Scale Package)의 경박단소화 및 파인 패턴을 형성하기 위하여 내층 코어의 두께가 0.06mm의 BT 또는 High Tg FR-4를 사용하고, 이에 의거하여 Wool 및 Resin량이 부족하여 S/R 공정에의한 열이 인가되는 경우 휨 등의 변형이 발생한다.

상술한 바와 같은 문제점을 해결하기 위하여, 도 1에 도시된 바와 같이, 상기 스트립 시트(100)의 일측면에 상술한 바와 같이 소정의 온도 및 압력하에서 프레스 성형을 수행하거나, 또는 접착부재(300)를 개재하여 후술하는 보강부재(200), 보다 구체적으로는 더미 시트(Dummy Sheet)를 부착시키는 3차원 성형 처리를 수행함으로써, 상기 스트립 시트(100)의 휨 발생을 방지하는 것이다.

보강부재(200)는 상기 스트립 시트(100)의 일측면에 부착되어 소정의 이송수단을 통하여 상기 스트립 시트(100)를 소정의 반도체 제작 공정으로 이송시키거나, 또는 인쇄공정중에 상기 스트립 시트(100)에 발생하는 휨 현상을 방지하는 역할을 수행하는 것으로서, 도 3에 도시된 바와 같이, 가장 자리에는 상기 보강부재(200)의 이송을 위한 홀(201)이 형성되어 있고, 또한 반도체 패키지(201)가 위치하는 영 역에 대한 절단을 용이하게 하기 위한 절단부(202)가 전체면에 대하여 형성되어 있다.

여기서, 상기 보강부재(200)는 반경화 상태의 에폭시 수지, 보다 구체적으로는 소정의 온도 및 압력하에서 프레스 성형을 수행시에 접착력이 발생하는 FR-4 또는 BT등의 에폭시 수지로 구성된 더미 시트(dummy sheet)이다.

따라서, 상기 보강부재(200)는 상기 스트립 시트(100)와 상호 대향하도록 정렬시킨 후 소정의 온도 및 압력하에서 프레스 성형을 수행하는 경우, 도 1에 도시된 바와 같이, 상기 스트립 시트(100)가 상기 보강부재(200)에 부착 형성된다.

또한, 상기 보강부재(200)는 소정 영역, 보다 구체적으로는 가장 자리에 형성된 상기 홀(201)을 통하여 소정의 이송수단(미도시)에 의거하여 인쇄공정라인으로 이송된다.

또한, 상기 보강부재(200)는, 도 3에 도시된 바와 같이, 상기 스트립 시트 (100)에 형성된 반도체 패키지(101)가 위치하는 소정 영역에 대한 절단을 용이하게 하기 위한 절단부(202)가 상기 보강부재(200)의 전체면에 대하여 형성되어 있다.

또한, 상기 보강부재(200)는, 도 4에 도시된 바와 같이, 소정의 방법, 보다 구체적으로는 라미네이터에 의거하여 가장자리 영역에 양면 테이프 등의 접착부재 (300)가 부착된 형태로 구성된다.

이를 보다 구체적으로 설명하면, 상기 보강부재(200)의 소정 영역, 보다 구체적으로는 가장자리 영역에는 라미네이터를 이용하여 소정의 소정의 접착부재 (300), 예를 들면 양면 데이프가 부착되어 있고, 상기 접착부재(300)에 의하여 부 착된 스트립 시트(100)를 소정의 이송수단(미도시)을 통하여 인쇄공정라인으로 이송시키는 역할을 수행한다.

즉, 상기 접착부재(300)는 보강부재(200)의 일측면, 보다 구체적으로는 상기 보강부재의 가장자리 부분에 부착되어 상기 스트립 시트(100)를 상기 보강부재 (200)에 부착시키는 역할을 수행한다.

여기서, 상기 접착부재(300)는 양면 테이프에 한정되는 것은 아니며 상기 스트립 시트(100)와 보강부재(200)를 접착시킬 수 있는 접착력이 있는 재료는 모드 사용할 수 있다는 점에 유의하여야 한다.

따라서, 상기 보강부재(200)는 소정의 접착부재(300)에 의거하여 접착된 상기 스트립 시트(200)를 반도체 인쇄 공정으로 이송시키거나, 또는 반도체 인쇄 공정중에 상기 스트립 시트(200)에 발생하는 휨현상을 방지하는 역할을 수행하는 것이다.

여기서, 상기 보강부재(200)는 반경화 상태의 FR-4, BT수지 및 에폭시 수지로 구성된 더미 시트에 한정되는 것은 아니고, 플라스틱 또는 메탈을 이용하여 상기 더미 시트를 제작할 수 있다는 점에 유의 하여야 한다.

상술한 바와 같은 보강부재(200), 보다 구체적으로는 FR-4, BT수지 및 에폭시 수지로 구성된 더미 시트를 상기 스트립 시트(100)의 일측면에 부착하여 반도체 기판을 형성함으로써, 칩 사이즈 패키지(CSP)를 구성하는 반도체 패키지(101)가 형성된 스트립 시트(100)의 휨 발생을 3mm이상에서 0.7mm 이하로 줄임으로서, 상기 스트립 시트(100)에 형성된 반도체 패키지(101)에 대한 불량률 감소 및 생산성 향 상을 기할 수 있다.

이하, 도 5를 참조하여 본 발명의 제 1 실시예에 따른 반도체 기판의 제조 방법을 상세하게 설명한다.

먼저, 다수의 반도체 패키지(101)가 형성된 스트립 시트(100)를 소정의 이송 수단을 통하여 이송한다(S100).

여기서, 상기 스트립 시트(100)에는 칩 사이즈와 패키지 사이즈가 거의 일정한 칩 사이즈 패키지(CSP : Chip Size Package)를 구현하기 위한 다수의 반도체 패키(101)지가 형성되어 있고, 경박단소화 및 파인 패턴을 형성하기 위하여 내층 코어의 두께가 0.06mm의 BT 또는 High Tg FR-4로 구성되어 있다.

상술한 바와 같이 상기 스트립 시트(100)를 이송수단을 통하여 소정의 위치로 이송 시킨 후, 상기 스트립 시트(100)의 이송 및 휨 발생을 방지 하는 소정의 보강부재(200)를 소정의 이송수단을 통하여 상기 스트립 시트(100)가 위치한 소정의 위치로 이송시킨다 (S200).

여기서, 상기 보강부재(200)는 소정의 온도 및 압력하에서 접착력이 발생하는 FR-4 또는 BT등의 에폭시 수지로 구성된 더미 시트로서, 도 3에 도시된 바와 같이, 가장자리에는 상기 보강부재를 이송시키기 위한 홀(201)이 형성되어 있으며, 가장자리를 제외한 전체면에 대하여 상기 스트립 시트(100)에 형성된 반도체 패키지(101)가 형성된 부분을 용이하게 절단하기 위한 절단부(202)가 형성되어 있다.

상술한 바와 같이 소정의 이송 수단에 의하여 상기 스트립 시트(100) 및 보강부재(200)가 이송된 경우, 상기 스트립 시트(100) 및 보강부재(200)를 상호 대향 하도록 정렬시킨다 (S300).

이후, 상기 정렬된 스트립 시트(100) 및 보강부재(200)를 소정의 온도 및 압력하에서 프레스 성형을 수행함으로써(S400), 상기 스트립 시트(100)의 이송 및 휨 방지를 위한 보강부재(200)가 상기 스트립 시트(100)의 일측면에 부착된 반도체 기판을 완성시킨다.

이하, 도 6를 참조하여 본 발명의 제 2 실시예에 따른 반도체 기판의 제조 방법을 상세하게 설명한다.

먼저, 칩 사이즈와 패키지 사이즈가 거의 일정한 칩 사이즈 패키지(CSP : Chip Size Package)를 구현하기 위한 다수의 반도체 패키지(101)가 형성된 스트립 시트(100)를 소정의 이송 수단을 통하여 이송시킨다(S100).

이후, 상기 스트립 시트(100)의 이송 및 휨 발생을 방지하는 소정의 보강부재(200), 보다 구체적으로는 소정의 온도 및 압력하에서 접착력이 발생하는 에폭시 수지로 구성된 더미 시트의 일측면에 소정의 접착부재(300)를 부착시킨다(S200).

여기서, 상기 접착부재(300)는 라미네이터 방식에 의하여 상기 보강부재 (200)의 가장자리에 부착되는 것으로서, 보다 구체적으로는 양면 테이프이다.

그러나, 상기 접착부재(300)가 양면 테이프에 한정되는 것은 아니며, 첩착력이 있는 재료라면 모두 사용될 수 있다는 점에 유의 하여야 한다.

상술한 바와 같이 소정의 영역에 접착부재(300)가 부착된 보강부재(200)를 소정의 이송수단을 통하여 상기 스트립 시트(100)가 이송되어 위치한 소정의 위치로 이송시킨 후(S300), 상기 스트립 시트(100)와 상기 접착부재(300)가 부착된 보 강부재(200)를 상호 대향하도록 정렬시킨다(S400).

이후, 소정의 온도 및 압력하에서 프레스 공정을 수행하여 상기 접착부재 (300)를 개재하여 상기 스트립 시트(100)를 상기 보강부재(200)에 부착시킴으로써 (S500), 상기 스트립 시트(100)의 일측면상에 보강부재(200)가 부착된 반도체 기판을 완성시킨다(S600).

상기한 바와 같이, 본 발명에 따른 반도체 기판 및 그 제조 방법에 따르면, 반도체 패키지가 형성된 스트립 시트의 일측면에 더미 시트를 부착시켜 반도체 제작 공정중에 발생하는 휨발생을 줄임으로써, 제품의 불량률 발생을 저감시킬 뿐 아니라 생산성을 향상시키는 효과를 제공한다.

여기에서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims (14)

1. 회로패턴이 형성된 다수의 반도체 패키지로 구성된 스트립 시트; 및

   상기 스트립 시트의 이송 및 휨 현상을 방지하기 위하여 상기 스트립 시트의 일측면에 부착되는 더미시트

   를 포함하여 구성된 것을 특징으로 하는 반도체 기판.
2. 제 1항에 있어서.

   상기 반도체 패키지는 칩 사이즈와 거의 동일한 크기를 갖는 칩 스케일 패키지(Chip Scale Package)인 것을 특징으로 하는 반도체 기판.
3. 제 1 항에 있어서,

   상기 더미시트는 온도 및 압력하에서 접착력이 발생하는 반경화 상태의 에폭시 수지로 구성된 것을 특징으로 하는 반도체 기판.
4. 제 1항에 있어서,

   상기 더미시트는 일측면상에 접착부재가 부착된 에폭시 수지로 구성된 것을 특징으로 하는 반도체 기판.
5. 제 1 항에 있어서,

   상기 더미시트는 플라스틱으로 구성된 것을 특징으로 하는 반도체 기판.
6. 제 4 항에 있어서,

   상기 접착부재는 양면 테이프인 것을 특징으로 하는 반도체 기판.
7. 제 3항 내지 제 5항 중 어느 한 항에 있어서,

   상기 더미시트는 상기 반도체 패키지가 형성된 부분을 용이하게 분리하기 위한 절단부가 형성된 것을 특징으로 하는 반도체 기판.
8. 다수의 반도체 패키지로 구성된 스트립 시트를 이송 수단을 통하여 이송하는 제 1 단계;

   상기 스트립 시트의 이송 및 휨 발생을 방지하는 보강부재를 이송 수단을 통하여 이송하는 제 2 단계;

   상기 스트립 시트와 상기 보강부재를 정렬시키는 제 3 단계; 및

   상기 스트립 시트의 일측면상에 상기 보강부재를 부착시키는 제 4 단계

   를 포함하여 구성된 것을 특징으로 하는 반도체 기판 제조 방법.
9. 제 8항에 있어서, 상기 제 4 단계는,

   상기 정렬된 스트립 시트 및 보강부재를 온도 및 압력하에서 프레스 성형을 수행하여 상호 부착시키는 것을 특징으로 하는 반도체 기판 제조 방법.
10. 제 8항에 있어서,

    상기 보강부재는 소정의 온도 및 압력하에서 접착력이 발생하는 반경화 상태의 에폭시 수지로 구성된 더미 시트인 것을 특징으로 하는 반도체 기판 제조 방법.
11. 다수의 반도체 패키지로 구성된 스트립 시트를 소정의 이송 수단을 통하여 이송하는 제 1 단계;

    상기 스트립 시트의 이송 및 휨 발생을 방지하는 보강부재의 일측면상에 소정의 접착부재를 부착하는 제 2 단계;

    상기 스트립 시트와 상기 접착부재가 부착된 보강부재를 소정의 이송수단을 통하여 이송하는 제 3 단계;

    상기 스트립 시트와 상기 접착부재가 부착된 보강부재를 정렬시키는 제 4 단계; 및

    프레스 공정에 의거하여 상기 접착부재를 개재하여 상기 스트립 시트를 상기 보강부재에 부착시키는 제 5 단계

    를 포함하여 구성된 것을 특징으로 하는 반도체 기판 제조 방법.
12. 제 11항에 있어서,

    상기 보강부재는 소정의 온도 및 압력하에서 접착력이 발생하는 반경화 상태의 에폭시 수지로 구성된 더미 시트인 것을 특징으로 하는 반도체 기판 제조 방법
13. 제 11항에 있어서,

    상기 보강부재는 플라스틱으로 구성된 더미 시트인 것을 특징으로 하는 반도체 기판 제조 방법.
14. 제 11 항에 있어서,

    상기 접속부재는 양면 테이프인 것을 특징으로 하는 반도체 기판 제조 방법.

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