KR100826354B1 - 패키지 스트립 및 그 배열 - Google Patents

Abstract

본 발명은 반도체 패키지 스트립 및 그 배열에 관한 것으로, 보다 구체적으로는 반도체 패키지 스트립의 더미 부분을 패널 어레이의 더미로 사용하도록 하는 것에 의해 상기 패널 어레이에 실장되는 반도체 패키지 스트립의 수를 보다 증가시키도록 한 것을 특징으로 하는 반도체 패키지 스트립 및 그 배열에 관한 것이다.

패키지 스트립, 패널 어레이, 더미 영역, 패널 더미 영역, 스트립 더미 영역

Description

패키지 스트립 및 그 배열{PACKAGE STRIP AND ITS ARRAY}

도 1은 종래의 반도체 패키지 기판의 패키지 스트립의 사시도이다.

도 2는 종래의 반도체 패키지 기판의 패키지 스트립이 패널 어레이에 배열된 사시도이다.

도 3은 본원발명에 따른 한 실시예의 반도체 패키지 스트립의 사시도이다.

도 4는 도 3에 따른 패키지 스트립의 스트립 더미 영역을 확대한 도면이다.

도 5a 및 도 5b는 스트립 더미 영역에 형성되는 솔더 레지스트층(SR)의 여부에 관계없이 몰딩이 이루어짐을 설명하는 비교도이다.

도 6은 본원발명에 따른 패키지 스트립을 패널 어레이에 배치한 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 반도체 패키지 스트립 110 : 패키지 영역

110a : 반도체 소자 실장부 110b : 외층 회로패턴

120 : 더미 영역 120a : 스트립 더미부

120b : 패널 더미부 130 : 몰딩부

200 : 패널 어레이 210 : 패널 더미 영역

본 발명은 반도체 패키지 스트립 및 그 배열에 관한 것으로, 보다 구체적으로는 반도체 패키지 스트립의 더미 부분을 패널 어레이의 더미로 사용하도록 하는 것에 의해 상기 패널 어레이에 실장되는 반도체 패키지 스트립의 수를 보다 증가시키도록 한 것을 특징으로 하는 반도체 패키지 스트립 및 그 배열에 관한 것이다.

종래 반도체 패키지 기판의 패키지 스트립은 도 1에 도시된 바와 같은 구성을 구비하고 있다.

종래의 반도체 패키지 기판의 패키지 스트립의 구성을 도 1을 참조하여 구체적으로 설명하면, 반도체 패키지 기판의 패키지 스트립(10)은 통상적으로 반도체 소자가 실장되는 반도체 소자 실장부(11a) 및 외층 회로패턴(11b)을 포함하는 반도체 패키지 영역(11)과 상기 패키지 영역을 둘러싸고 있는 더미 영역(12)으로 구성되어 있다.

상술한 바와 같은 구성을 구비하는 반도체 패키지 기판의 패키지 스트립(10)은 통상적으로 그 크기가 일정한 규격을 가지고 형성되어 있다. 따라서, 상술한 바와 같은 반도체 패키지 기판의 패키지 스트립(10)을 패널 어레이에 배열하는 경우에도 상술한 바와 같은 형태를 구비하여 배열되게 되며, 또한 상기 패널 어레이 역시 일정한 규격을 구비하여 형성되어 있기 때문에 상기 패널 어레이에 실장되는 상기 반도체 패키지 스트립의 수 역시 일정함을 알 수 있다.

이와 같이, 상기 패널 어레이(20)에 상기 반도체 패키지 기판의 패키지 스트립(10)이 배열되어 있는 형상이 도 2에 도시되어 있는 바, 도 2를 참조하여 이를 설명하면, 도면에 도시되어 있는 바와 같이, 패널 어레이(20) 상에 각각의 반도체 패키지 기판의 패키지 스트립(10)이 일정한 형상을 가지고 배열되어 있는 것을 알 수 있다.

즉, 상기 도면에서는 패널 어레이(20) 상에 12개의 반도체 패키지 기판의 패키지 스트립(10)이 배치되어 있는 것을 알 수 있는 바, 이미 상술한 바와 같이, 상기 반도체 패키지 기판의 패키지 스트립(10)의 형상 및 상기 패널 어레이(20)의 형상은 이미 제품 또는 제조회사에 따라 각각 규격화되어 있기 때문에 상기 패널 어레이(20)에 실장되는 반도체 패키지 기판의 패키지 스트립(10)의 수는 일정하게 마련되어 짐을 알 수 있다. 여기서, 부호(21)로 도시되고 있는 부분은 패널 어레이(20)의 더미 부분을 나타내고 있는 것으로 기판의 제작공정에서 상기 패널 어레이(20)의 운반 등을 위해 사용되는 부분이다.

따라서, 종래의 반도체 패키지 기판의 조립공정에서는 상술한 바와 같이, 상기 반도체 패키지 기판의 패키지 스트립 및 패널 어레이의 규격이 항상 일정하게 마련되어 있기 때문에 상기 패널 어레이에 실장되는 반도체 패키지 기판의 패키지 스트립의 수를 증가시키려는 노력은 행해지지 않았었다. 그러나, 반도체 패키지 기판의 생산공정에 있어, 공정시간 및 공정효율을 향상시키기 위한 문제가 점점 요구되는 추세에 따라 이와 같은 문제를 해결할 필요가 요구되고 있다.

본원발명은 상술한 문제점을 해결하기 위해 제안된 것으로, 반도체 패키지 기판의 패키지 스트립의 더미 영역의 소정 부분을 패널 어레이의 더미 부분으로 사 용하도록 하는 것에 의해 상기 패널 어레이에 실장되는 반도체 패키지 기판의 패키지 스트립의 수를 보다 증가시키도록 한 것을 본원발명의 기술적 특징으로 한다.

상술한 바와 같은 문제를 해소하기 위해, 본원발명의 반도체 패키지 스트립을 패널 어레이에 배열하는 방법은 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역과 상기 패키지 영역을 둘러싸도록 마련되는 스트립 더미 영역을 포함하여 구성되는 반도체 패키지 기판의 패키지 스트립을 패널 더미가 형성된 패널 어레이에 배치하는 방법에 있어, 상기 패키지 스트립의 스트립 더미 영역의 소정 부분을 상기 패널 어레이의 패널 더미로 사용하도록 하여 상기 패키지 스트립을 상기 패널 어레이에 배치하도록 한 것을 기술적 특징으로 한다.

또한, 상기 패키지 스트립의 스트립 더미 영역은 상기 패널 어레이의 패널 더미 부분과 동일하게 형성한 것을 특징으로 한다.

상술한 본 발명의 목적은 이 기술분야에서 숙련된 당업자에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시예로부터 더욱 명확해질 것이다.

이하, 첨부되는 도면을 참고하여 본 발명을 설명하면 다음과 같다.

참고로, 도 3는 본원발명에 따른 반도체 패키지 스트립을 도시하고, 도 4는 도 3에 따른 반도체 패키지 스트립의 스트립 더미 영역을 도시하며, 도 5a 및 도 5b는 스트립 더미 영역 상에 형성되는 솔더레지스트(SR)의 여부에 관계없이 각각 몰딩부가 형성된 결과를 나타내는 비교도이고, 그리고 도 6은 본원발명에 따른 반도체 패키지 스트립을 패널 어레이에 배열한 모습을 도시한다.

본원발명은 상술한 바와 같이, 종래 패널 어레이 상에 배열되는 반도체 패키지 기판의 패키지 스트립의 수를 증가시키기 위한 방법에 관한 것으로서, 보다 구체적으로는 상기 패키지 스트립 및 패널 어레이의 규격화된 형상의 변화를 가져오지 않으면서도 상기 패널 어레이 상에 배열되는 패키지 스트립의 수를 증가시킬 수 있는 방법을 가져오도록 하는 데 본원발명의 목적이 있다.

상술한 바와 같은 본원발명의 목적을 달성하기 위해, 본 출원인은 다음과 같은 내용을 기초로 하여 본원발명을 착안하였다. 구체적으로, i) 본원발명에 사용되는 반도체 패키지 스트립의 스트립 더미 영역과 패널 어레이의 더미 영역은 그 대체가 가능하다는 점, ii) 패널 어레이에 배치되는 패키지 스트립의 배열방식은 특별한 제한을 가지고 있지 않고 있다는 점 등의 내용에 기초하여 본 출원인은 본원발명을 착안할 수 있었다. 즉, 본 출원인은 본원발명에 사용되는 반도체 패키지 스트립의 더미 영역 중 소정 부분을 패널 어레이의 더미 영역으로 사용하도록 하여 상기 패널 어레이에 배열되는 패키지 스트립의 배열의 자유도를 높일 수 있도록 함으로서 상기 패널 어레이에 배열되는 패키지 스트립의 수의 증가를 가져올 수 있도록 하였다.

일반적으로, 상기 패키지 스트립의 스트립 더미 영역은 반도체 소자 실장부에 반도체 소자가 실장된 후, 마더 보드 등에 패키지 영역이 실장되기 전에 제거되는 부분이라는 점, 및 패널 어레이의 더미 영역 역시 기판의 제작공정에서 사용되는 부분일 뿐 제품의 작동 등에 영향을 미치지 않는 부분이라는 점에서, 이와 같은 기술적 특징을 활용하는 것에 의해 본원발명의 상술한 목적을 달성한다.

상술한 바와 같은 기술적 특징을 갖는 본원발명의 한 실시예를 반도체 패키지 기판의 패키지 스트립을 사용하여 구체적으로 설명하도록 한다. 도 3에는 본원발명에 따른 반도체 패키지 기판의 반도체 패키지 스트립(100)이 도시되어 있는 바, 이를 구체적으로 설명하면, 본원발명에 따른 반도체 패키지 기판의 패키지 스트립(100)은 반도체 소자 실장부(110a)와, 외층 회로패턴(110b)을 포함하는 패키지 영역(110), 및 상기 패키지 영역(110)을 둘러싸도록 마련되는 구리패턴이 형성된 스트립 더미 영역(120)을 포함하여 구성된다.

여기서, 패키지 영역(110)은 반도체 소자가 반도체 소자 실장부(110a)에 실장되어 패키징된 후, 스트립 더미 영역(120)이 제거된 상태에서 마더 보드(mother board) 등에 실장되는 영역이다. 또한, 패키지 영역은 외층 회로패턴(110b) 외에 내층 회로패턴(미도시)이 형성되어 있어서, 반도체 소자와 전기적 신호를 송수신한다.

반도체 소자 실장부(110a)는 반도체 소자가 실장되는 영역으로, 통상적으로 패키지 영역(110)의 중앙부분에 형성된다. 여기서 반도체 소자 실장부(110a)에 실장되는 반도체 소자는 외층 회로패턴(110b)에 형성된 와이어 본딩 패드(wire bonding pad) 또는 솔더 볼 패드(solder ball pad)와 전기적으로 연결된다. 또한, 반도체 소자 실장부(110a)에 실장되는 반도체 소자의 방열을 위하여, 반도체 소자 실장부(110a)는 전도성 물질(예를 들면, 구리 또는 금)로 형성되는 것이 바람직하다.

외층 회로패턴(110b)은 반도체 소자 실장부(110a) 주위에 형성되며, 반도체 소자 실장부(110a)에 실장되는 반도체 소자와 전기적으로 연결하기 위한 와이어 본딩 패드 또는 솔더 볼 패드가 솔더 레지스트 패턴(미도시)에서 노출되어 있다.

스트립 더미 영역(120)은 반도체 소자 실장부(110a)에 반도체 소자가 실장된 후, 마더 보드 등에 패키지 영역(110)이 실장되기 전에 제거되는 부분으로, 패키지 영역(110)을 둘러싸도록 형성되어 있으며, 본원발명에서는 이와 같은 더미 영역(120) 중 소정 부분을 패널 어레이의 더미 영역으로 사용하도록 한 것을 기술적 특징으로 한다.

도 4에는 본원발명에 따른 패키지 스트립(100)의 스트립 더미 영역(120)의 확대도가 도시되어 있는 바, 이를 참고하여 구체적으로 설명하면, 본원발명에 따른 패키지 스트립(100)의 스트립 더미 영역(120)은 패키지 스트립(100)의 더미로서 남아 있는 스트립 더미부(120a)와 패널 어레이의 패널 더미로서 기능을 하는 패널 더미부(120b)로 구성된다. 즉, 본원발명은 종래 패키지 스트립(100)의 스트립 더미 영역(120) 중 소정 부분(상기 실시예에서 패널 더미부(120b)에 해당)을 패널 더미로서 사용하도록 하는 것을 기술적 특징으로 한다. 덧붙여, 상기 스트립 더미 영역(120) 중 패널 더미부(120b)에 해당하는 부분은 패널 어레이의 패널 더미 영역의 조건에 맞추어 솔더레지스트 하프 코팅(SR Half Coating)이 형성되어 질 수 있으며, 또한 상기 스트립 더미 영역에 형성되는 홀이 삽입 존재 방식으로 변경되어 형성될 수 있다.

도 5a 및 도 5b는 각각 스트립 더미 영역(120) 상에 솔더레지스트(SR)가 형성되는 여부에 상관없이 패키지 영역(110)에 몰딩부(130)가 형성됨을 비교 도시한 것이며, 이와 같이 본 발명의 특징에 따라 스트립 더미 영역이 패널 더미 영역으로 사용됨에 불구하고, 패키지 영역 상에 몰딩부(130)가 정상적으로 형성됨을 알 수 있다. 예컨대, 도 5a는 스트립 더미 영역(120) 상에 솔더레지스트(SR)가 형성된 경우의 예를, 그리고 도 5b는 스트립 더미 영역(120) 상에 솔더레지스트(SR)가 형성되지 아니한 경우의 예를 도시한다.

상술한 바와 같은 방법을 사용하여 패널 어레이에 상기 패키지 스트립을 배열한 모습이 도 6에 도시되어 있는 바, 상기 도면을 참고하여 본원발명을 서술하면 다음과 같다. 본원발명의 일 실시예에 사용되는 패널 어레이(200)의 사이즈는 가로 405mm, 세로 510mm이며, 반도체 패키지 스트립(100)의 사이즈는 가로 57.6mm, 세로 215.7mm이다.

도 6에 도시되어 있는 바와 같이, 본원발명에 따라 반도체 패키지 스트립(100)의 스트립 더미 영역(120)의 소정 부분을 패널 어레이(200)의 패널 더미(210)로 사용하게 되면 상기 패널 어레이(200)에 상기 패키지 스트립(100)을 배열할 수 있는 수가 약 14개로 증가하게 됨을 알 수 있다. 이는 도 2에서 패널 어레이에 배열되어 있는 패키지 스트립의 수보다 2개가 증가하고 있음을 알 수 있다. 구체적으로 이를 표로 나타내면 다음과 같다.

	패널 어레이 상에 배열되는 패키지 스트립 수	패널 수율
종래기술	12	72.18%
본원발명	14	84.21%

상기 표에 도시되어 있는 바와 같이, 본원발명에 따른 방법을 사용하여 패널 어레이에 반도체 패키지 스트립을 배열한 경우, 약 12% 이상 수율이 향상되고 있음을 확인할 수 있다. 상기 실시예에서 출원인은 반도체 패키지 스트립(100)을 패널 어레이(200) 상에 8개를 가로로, 나머지 6개를 세로로 배열하도록 하는 것에 의해 그 배치를 행하고 있으나, 상기 패키지 스트립(100)의 배치방법은 상기 방법으로 한정되는 것은 아니고, 경우에 따라 적절히 조정될 수 있다. 또한, 본원발명의 상기 실시예는 반도체 패키지 스트립 및 패널 어레이의 일정한 규격 상에서의 배열을 행하고 있으나, 상기 규격은 제품 및 제조회사에 따라 달라질 수 있다는 점에서, 각각의 규격에 따른 패키지 스트립의 배열 방법은 조건에 따라 자유로이 변할 수 있음을 알 수 있다.

또한, 종래에는 상기 반도체 패키지 스트립의 스트립 더미 영역 역시, 반도체 패키지의 조건을 만족시켜야 하는 관계로 인해, 상기 스트립 더미 영역에 솔더 레지스트 코팅 또는 더미 홀 등의 형상에 있어 불량이 발생하는 경우, 상기 반도체 패키지 스트립 자체의 불량으로 판정되어 상기 제품 자체를 폐기 처분하도록 하였으나, 본원발명에 따라 반도체 패키지 스트립의 스트립 더미 영역을 패널 어레이의 패널 더미로 사용할 수 있게 되는 경우에는, 종래 상기 패키지 스트립의 스트립 더미 영역에 상술한 바와 같은 불량이 발생한다고 하더라도 상기 제품을 그대로 사용할 수 있는 기술적 장점이 있다.

한편, 상기 본원발명의 실시예에서는 모두 14개의 반도체 패키지 기판의 패키지 스트립이 패널 어레이 상에 마련되어 있는 것이 개시되어 있음을 확인할 수 있으나, 이 수에 한정되는 것은 아니고, 상기 더미 영역의 형상변화 또는 패키지 스트립의 배열 변화에 따라 그 수는 변할 수 있다.

상술한 바와 같이, 본원발명에 따라 반도체 패키지 스트립의 더미 영역 중 소정 부분을 패널 어레이의 더미 부분으로 사용하도록 하는 것에 의해, 상기 패널 어레이에 종래 보다 많은 수의 패키지 스트립을 배열할 수 있게 되어 반도체 패키지 기판의 조립공정의 수율을 향상시킬 수 있는 기술적 장점이 있다.

이상에서의 서술은 특정의 실시예와 관련한 것으로, 청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

Claims (3)

1. 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역과 상기 패키지 영역을 둘러싸도록 마련되는 스트립 더미 영역을 포함하여 구성되는 반도체 패키지 기판의 패키지 스트립을 패널 더미가 형성된 패널 어레이에 배열하는 방법에 있어,

   상기 패키지 스트립의 스트립 더미 영역의 소정 부분을 상기 패널 어레이의 패널 더미로 사용하도록 하여 상기 패키지 스트립을 패널 어레이에 배열하도록 한 것을 특징으로 하는 패널 어레이 상에 반도체 패키지 스트립 배열방법.
2. 제1항에 있어서,

   상기 패키지 스트립의 스트립 더미 영역은 상기 패널 어레이의 패널 더미 부분과 동일하게 형성된 것을 특징으로 하는 패널 어레이 상에 패키지 스트립 배열방법.
3. 제1항에 있어서,

   상기 패키지 스트립의 스트립 더미 영역 중, 패널 어레이의 패널 더미로 사용되는 부분은 솔더 레지스트 하프 코팅, 더미 홀 삽입 존재방식으로 변경된 것을 특징으로 하는 패널 어레이 상에 패키지 스트립 배열방법.

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