CN103426872A - 半导体封装件及其制造方法 - Google Patents
半导体封装件及其制造方法 Download PDFInfo
- Publication number
- CN103426872A CN103426872A CN2013103234035A CN201310323403A CN103426872A CN 103426872 A CN103426872 A CN 103426872A CN 2013103234035 A CN2013103234035 A CN 2013103234035A CN 201310323403 A CN201310323403 A CN 201310323403A CN 103426872 A CN103426872 A CN 103426872A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- semiconductor chip
- chip
- supporting member
- overhanging portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
提供了一种半导体封装件及其制造方法。该半导体封装件包括:基板;下半导体芯片,倒装在基板上或通过引线键合电连接到基板;上半导体芯片,设置在下半导体芯片上,并具有设置在下半导体芯片正上方以被下半导体芯片支撑的被支撑部分以及从被支撑部分延伸而超过下半导体芯片的悬空部分,悬空部分包括设置在其上表面上的焊盘,所述焊盘通过键合线电连接到基板;以及支撑构件,支撑构件的至少一部分附着在下半导体芯片的侧表面上以支撑悬空部分。
Description
技术领域
本发明涉及一种半导体封装件及其制造方法,尤其涉及一种包括堆叠的多个半导体芯片的半导体封装件及其制造方法。
背景技术
随着电子装置的尺寸越来越小,通过在一个半导体封装件中堆叠多个半导体芯片或堆叠多个半导体封装件来实现高的集成密度。利用堆叠封装技术,在一个半导体封装件中可以包括不同类型的半导体芯片。
图1A是示出一种传统的悬臂式半导体封装件10的示意性俯视图(其中,未示出塑封体),图1B是半导体封装件10沿着图1A中的线A-A截取的剖视图。参照图1A和图1B,半导体封装件10包括基板11、通过粘结层12安装在基板11的上表面上的下半导体芯片13、将下半导体芯片13电连接到基板11上的第一焊盘11a的第一键合线14、通过粘结层15堆叠在下半导体芯片13上的上半导体芯片16、将上半导体芯片16电连接到基板11上的第二焊盘11b的第二键合线17、将下半导体芯片13、第一键合线14、上半导体芯片16和第二键合线17塑封的塑封体18、设置在基板11的下表面上的外部连接端子19。如图1A和图1B所示,上半导体芯片16包括设置在下半导体芯片13正上方以被下半导体芯片13支撑的一部分以及从所述一部分延伸而超出下半导体芯片13的悬空部分。悬空部分包括设置在其上表面上的焊盘16a,焊盘16a通过第二键合线17电连接到基板11上表面上的第二焊盘11b,从而将上半导体芯片16电连接到基板11。
图1C是示出图1A中的半导体封装件10的制造方法中的引线键合步骤的剖视图。如图1C所示,可通过利用劈刀20来形成第二键合线17。在使用劈刀20形成第二键合线17的过程中,劈刀20对焊盘16a施加压力。因为包括焊盘16a的悬空部分未被下半导体芯片13支撑,所以悬空部分容易因劈刀20施加的压力而变形,例如弯曲或垮塌。悬空部分的变形会导致上半导体芯片16的碎裂和/或降低引线键合的品质。当上半导体芯片16变得更薄和/或上半导体芯片16的悬空部分变得更长时,上述问题变得更加严重。
发明内容
本发明的一个目的在于提供一种能够防止在形成键合线的引线键合步骤中劈刀对悬空部分上的焊盘施加压力时导致的悬空部分的变形或减小所述变形的半导体封装件及其制造方法。
根据本发明的半导体封装件包括:基板;下半导体芯片,倒装在基板上或通过引线键合电连接到基板;上半导体芯片,设置在下半导体芯片上,并具有设置在下半导体芯片正上方以被下半导体芯片支撑的被支撑部分以及从被支撑部分延伸而超过下半导体芯片的悬空部分,悬空部分包括设置在其上表面上的焊盘,所述焊盘通过键合线电连接到基板;以及支撑构件,支撑构件的至少一部分附着在下半导体芯片的侧表面上以支撑悬空部分。
根据本发明的一方面,支撑构件的所述至少一部分至少从下半导体芯片的侧表面以弧形的外部轮廓向悬空部分延伸,以支撑悬空部分。根据本发明的一方面,支撑构件的所述至少一部分从下半导体芯片的侧表面以弧形的外部轮廓向悬空部分延伸,以支撑悬空部分。
根据本发明的一方面,支撑构件包括:第一部分,附着在下半导体芯片的侧表面上以支撑悬空部分;以及第二部分,设置在上半导体芯片的被支撑部分与下半导体芯片之间。
根据本发明的一方面,第一部分至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到悬空部分,并附着到至少下半导体芯片的侧表面和悬空部分的下表面。
根据本发明的一方面,所述半导体封装件还包括设置在支撑构件与上半导体芯片之间的粘结层,第一部分至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到粘结层的位于悬空部分正下方的部分,并附着到至少下半导体芯片的侧表面和粘结层的所述部分的下表面。
根据本发明的一方面,支撑构件附着在下半导体芯片的侧表面上以支撑悬空部分,而未设置在上半导体芯片的被支撑部分与下半导体芯片之间。
根据本发明的一方面,支撑构件至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到悬空部分,并附着到至少下半导体芯片的侧表面和悬空部分的下表面。
根据本发明的一方面,所述半导体封装件还包括设置在支撑构件与上半导体芯片的悬空部分之间以及下半导体芯片与上半导体芯片的被支撑部分之间的粘结层,支撑构件至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到粘结层的位于悬空部分正下方的部分,并附着到至少下半导体芯片的侧表面和粘结层的所述部分的下表面。
根据本发明的一方面,所述半导体封装件还包括将下半导体芯片、上半导体芯片、键合线和支撑构件塑封的塑封体以及设置在基板的与下半导体芯片所处的表面相反的表面上的外部连接端子。
根据本发明的一方面,支撑构件是固化的环氧模塑料或芯片粘附膜。
根据本发明的制造半导体封装件的方法包括下述步骤:在基板上安装下半导体芯片;在下半导体芯片上设置支撑构件前体和上半导体芯片,使得上半导体芯片具有设置在下半导体芯片的正上方以用于被下半导体芯片支撑的被支撑部分以及从被支撑部分延伸而超过下半导体芯片的悬空部分,悬空部分包括设置在其上表面上的焊盘;在预定的温度和预定的压力下,使得支撑构件前体流动重塑,以形成支撑构件,支撑构件的至少一部分附着在下半导体芯片的侧表面上以支撑悬空部分;以及利用键合线将所述焊盘电连接到基板。
根据本发明的一方面,支撑构件的所述至少一部分至少从下半导体芯片的侧表面以弧形的外部轮廓向悬空部分延伸,以支撑悬空部分。根据本发明的一方面,支撑构件的所述至少一部分从下半导体芯片的侧表面以弧形的外部轮廓向悬空部分延伸,以支撑悬空部分。
根据本发明的一方面,在基板上安装下半导体芯片的步骤包括:将下半导体芯片倒装在基板上,或通过引线键合将下半导体芯片电连接到基板。
根据本发明的一方面,在下半导体芯片上设置支撑构件前体的步骤包括在下半导体芯片与上半导体芯片的被支撑部分之间以及上半导体芯片的悬空部分的正下方设置支撑构件前体,支撑构件包括附着在下半导体芯片的侧表面上以支撑悬空部分的第一部分以及设置在上半导体芯片的被支撑部分与下半导体芯片之间的第二部分。
根据本发明的一方面,第一部分至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到悬空部分,并附着到至少下半导体芯片的侧表面和悬空部分的下表面。
根据本发明的一方面,所述方法还包括:在支撑构件前体与上半导体芯片之间设置粘结层,第一部分至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到粘结层的位于悬空部分正下方的部分,并附着到至少下半导体芯片的侧表面和粘结层的所述部分的下表面。
根据本发明的一方面,在下半导体芯片上设置支撑构件前体的步骤包括仅在上半导体芯片的悬空部分的正下方设置支撑构件前体,支撑构件附着在下半导体芯片的侧表面上以支撑悬空部分而未设置在上半导体芯片的被支撑部分与下半导体芯片之间。
根据本发明的一方面,支撑构件至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到悬空部分,并附着到至少下半导体芯片的侧表面和悬空部分的下表面。
根据本发明的一方面,所述方法还包括:在支撑构件前体与上半导体芯片的悬空部分之间以及下半导体芯片与上半导体芯片的被支撑部分之间设置粘结层,支撑构件至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到粘结层的位于悬空部分正下方的部分,并附着到至少下半导体芯片的侧表面和粘结层的所述部分的下表面。
根据本发明的一方面,所述方法还包括:将下半导体芯片、上半导体芯片、键合线和支撑构件塑封以形成塑封体;以及在基板的与下半导体芯片所处的表面相反的表面上设置外部连接端子。
根据本发明的一方面,支撑构件前体是环氧模塑料或芯片粘附膜。
附图说明
通过下面结合附图对实施例的描述,本发明的以上和/或其它方面和优点将变得清楚且更容易理解,在附图中:
图1A是示出一种传统的悬臂式半导体封装件的示意性俯视图,其中,未示出塑封体;
图1B是图1A中的半导体封装件沿着线A-A截取的剖视图;
图1C是示出图1A中的半导体封装件的制造方法中的引线键合步骤的剖视图;
图2是示出根据本发明第一实施例的半导体封装件的示意性剖视图;
图3A至图3E是顺序地示出根据本发明第一实施例的半导体封装件的制造方法的剖视图;
图4是示出根据本发明第二实施例的半导体封装件的示意性剖视图;
图5是示出根据本发明第三实施例的半导体封装件的示意性剖视图;以及
图6是示出根据本发明第四实施例的半导体封装件的示意性剖视图。
具体实施方式
在下文中,将参照附图来更充分地描述本发明,在附图中示出了本发明的实施例。本发明可以以许多不同的方式来实施,而不应该被理解为局限于这里阐述的实施例。在附图中,为了清晰起见,可夸大层和区域的尺寸。
图2是示出根据本发明第一实施例的半导体封装件100的示意性剖视图。参照图2,根据本发明第一实施例的半导体封装件100包括:基板110;下半导体芯片130,安装在基板110上;上半导体芯片160,设置在下半导体芯片130上,并具有设置在下半导体芯片130正上方以被下半导体芯片130支撑的被支撑部分161以及从被支撑部分161延伸而超过下半导体芯片130的悬空部分162;以及支撑构件190,支撑构件190的至少一部分附着在下半导体芯片130的侧表面上以支撑上半导体芯片160的悬空部分162。
基板110可以是印刷电路板(PCB),并可具有设置在其上表面上的多个上焊盘111、设置在其下表面上的多个下焊盘112以及设置在其中以将上焊盘111连接到下焊盘112的内部引线(未示出)。
下半导体芯片130正装在基板110上,如图2中所示。在这种情况下,下半导体芯片130的下表面通过粘结层(例如,芯片粘合膜)120安装在基板110的上表面上,下半导体芯片130的上表面上的焊盘(未示出)可通过键合线电连接到基板110的上焊盘(未示出)。在这方面,根据本发明第一实施例的半导体封装件100的俯视图与图1A基本相同。然而,本发明不限于此。下半导体芯片130可以倒装在基板110上。在这种情况下,下半导体芯片130的下表面上的焊盘可通过凸块电连接到基板110的上焊盘(未示出)。
根据本发明第一实施例的半导体封装件100还可包括设置在基板110的下焊盘112上的外部连接端子140。因此,下半导体芯片130可通过基板110电连接到外部连接端子140,具体地,可通过基板110的上焊盘、内部引线和下焊盘112电连接到外部连接端子140。外部连接端子140可以是焊球。
虽然图2中示出了一个下半导体芯片130,但是下半导体芯片可以是多个,例如层叠的多个半导体芯片。
上半导体芯片160正装在基板110上,如图2中所示。在这种情况下,上半导体芯片160堆叠在下半导体芯片130上,上半导体芯片160的上表面上的焊盘160a可通过键合线170电连接到基板110的上焊盘111。在这方面,根据本发明第一实施例的半导体封装件100的俯视图与图1A基本相同。因此,上半导体芯片160可通过键合线170和基板110电连接到外部连接端子140和/或下半导体芯片130。
上半导体芯片160包括设置在下半导体芯片130正上方以被下半导体芯片130支撑的被支撑部分161以及从被支撑部分161延伸而超过下半导体芯片130的悬空部分162。悬空部分162包括设置在其上表面上的焊盘160a,焊盘160a通过键合线170电连接到基板110的上焊盘111,从而将上半导体芯片160电连接到基板110。
支撑构件190的所述至少一部分可以至少从下半导体芯片130的侧表面以弧形的外部轮廓向悬空部分162延伸,以支撑悬空部分162。支撑构件190的所述至少一部分可以从下半导体芯片130的侧表面以弧形的外部轮廓向悬空部分162延伸,以支撑悬空部分。
支撑构件190包括:第一部分191,附着在下半导体芯片130的侧表面上以支撑上半导体芯片160的悬空部分162;以及第二部分192,设置在上半导体芯片160的被支撑部分161与下半导体芯片130之间。第一部分191和第二部分192可以形成为一体,或者第一部分191和第二部分192彼此连接。支撑构件190的第一部分191从基板110的靠近粘结层120的一部分以弧形的外部轮廓延伸到上半导体芯片160的悬空部分162,并附着到粘结层120的侧表面、下半导体芯片130的侧表面和悬空部分162的下表面。因此,支撑构件190可以稳定地支撑上半导体芯片160的悬空部分162,以防止在形成键合线170的引线键合步骤中劈刀对焊盘160a施加压力时导致的悬空部分162的变形或减小所述变形。
虽然图2中示出了支撑构件190的第一部分191从基板110的靠近粘结层120的一部分以弧形的外部轮廓延伸到上半导体芯片160的悬空部分162,并附着到粘结层120的侧表面、下半导体芯片130的侧表面和悬空部分162的下表面,但本发明不限于此。例如,支撑构件190的第一部分191可以从粘结层120的侧表面或者从下半导体芯片130的侧表面以弧形的外部轮廓延伸到上半导体芯片160的悬空部分162,并附着到粘结层120的侧表面或者下半导体芯片130的侧表面以及悬空部分162的下表面;在这种情况下,支撑构件190可以不接触基板110。又例如,支撑构件190的第一部分191的外部轮廓可以是直线形或折线形的外部轮廓。
如图2中所示,支撑构件190的第一部分191延伸到悬空部分162的外边缘并附着到所述外边缘的下表面,以最大程度地支撑悬空部分162,尤其是支撑焊盘160a所处的部位。然而,本发明不限于此。例如,支撑构件的第一部分可以延伸到悬空部分的任何部位,只要能够支撑悬空部分的至少一部分即可。
第一部分191和第二部分192可以形成为一体,或者第一部分191和第二部分192彼此连接。在这种情况下,可以使支撑构件190的强度最大化。然而,第一部分191和第二部分192可以彼此分离。
支撑构件190可以是固化的环氧模塑料或芯片粘附膜。
根据本发明第一实施例的半导体封装件100还可包括将下半导体芯片130、连接下半导体芯片130与基板110的键合线、支撑构件190、上半导体芯片160和键合线170塑封的塑封体180。
图3A至图3E是顺序地示出根据本发明第一实施例的半导体封装件100的制造方法的剖视图。现在将参照图3A至图3E描述根据本发明第一实施例的半导体封装件100的制造方法。
参照图3A,提供包括基板110和通过粘结层120安装在基板110的上表面上的下半导体芯片130的中间产品。可以通过已知的方法制造该中间产品。
参照图3B,在下半导体芯片130上依次设置支撑构件前体190′和上半导体芯片160,或者将附着有支撑构件前体190′的上半导体芯片160设置在下半导体芯片130上。支撑构件前体190′可以是环氧模塑料或芯片粘附膜。在这种情况下,可以对上半导体芯片160的上表面施加适当的压力,以使得上半导体芯片160、支撑构件前体190′和下半导体芯片130适当地结合。
虽然在图3B中示出了支撑构件前体190′设置在上半导体芯片160的整个下表面上,但是本发明不限于此。例如,支撑构件前体可以设置在被支撑部分161和/或悬空部分162的下表面的至少一部分上。
参照图3C,在预定的温度和预定的压力(例如,对上半导体芯片160的上表面施加预定的压力)下,使得支撑构件前体190′流动重塑,从而形成包括第一部分191和第二部分192的支撑构件190。第一部分191附着在下半导体芯片130的侧表面上以支撑上半导体芯片160的悬空部分162。第二部分192设置在上半导体芯片160的被支撑部分161与下半导体芯片130之间。
参照图3D,利用劈刀形成将上半导体芯片160的焊盘160a电连接到基板110的上焊盘111的键合线170。在此过程中,劈刀对上半导体芯片160的焊盘160a施加压力。支撑构件190可以稳定地支撑上半导体芯片160的悬空部分162,以防止在形成键合线170的引线键合步骤中劈刀对焊盘160a施加压力时导致的悬空部分162的变形或减小所述变形。此外,还利用劈刀形成将下半导体芯片130上的焊盘电连接到基板110上的上焊盘的键合线(参考图1A)。
参照图3E,可以通过已知的方法形成将下半导体芯片130、连接下半导体芯片130与基板110的键合线、支撑构件190、上半导体芯片160和键合线170塑封的塑封体180,然后形成附着到基板110的下焊盘112上的外部连接端子140。形成塑封体180的步骤和形成外部连接端子140的步骤可以调换。由此,完成根据本发明第一实施例的半导体封装件100的制造。
图4是示出根据本发明第二实施例的半导体封装件200的示意性剖视图。除了根据本发明第二实施例的半导体封装件200还包括设置在支撑构件290与上半导体芯片260之间的粘结层(例如,芯片粘合膜)250之外,根据本发明第二实施例的半导体封装件200与根据本发明第一实施例的半导体封装件100基本相同。因此,用与参照图2描述的实施例中的附图标记相同或相似的附图标记表示相同或相似的组件,并且不对相同或相似的组件进行更详细的描述。
在根据本发明第二实施例的半导体封装件200中,因为粘结层250设置在支撑构件290与上半导体芯片260之间,所以上半导体芯片260可以更可靠地结合到下半导体芯片230。此外,粘结层250进一步与支撑构件290一起更好地防止在形成键合线270的引线键合步骤中劈刀对焊盘260a施加压力时导致的悬空部分262的变形或减小所述变形。
可以采用与参照图3A至图3E描述的根据本发明第一实施例的半导体封装件100的制造方法相似的方法制造根据本发明第二实施例的半导体封装件200。更具体地讲,除了在支撑构件290与上半导体芯片260之间设置粘结层250之外,半导体封装件200的制造方法与半导体封装件100的制造方法基本相同。因此,在此不详细描述根据本发明第二实施例的半导体封装件200的制造方法。
图5是示出根据本发明第三实施例的半导体封装件300的示意性剖视图。除了根据本发明第三实施例的半导体封装件300的支撑构件390仅包括附着在下半导体芯片330的侧表面上以支撑上半导体芯片360的悬空部分362的一部分(对应于第一部分191)之外,根据本发明第三实施例的半导体封装件300与根据本发明第一实施例的半导体封装件100基本相同。因此,用与参照图2描述的实施例中的附图标记相同或相似的附图标记表示相同或相似的组件,并且不对相同或相似的组件进行更详细的描述。
在根据本发明第三实施例的半导体封装件300中,支撑构件390附着在下半导体芯片330的侧表面上以支撑上半导体芯片360的悬空部分362的至少一部分,而没有设置在上半导体芯片360的被支撑部分361与下半导体芯片330之间。在这种情况下,因为支撑构件390未设置在上半导体芯片360的被支撑部分361与下半导体芯片330之间,所以支撑构件390的厚度未被加到包括下半导体芯片330和上半导体芯片360的层叠体的总厚度中,因此可以减小根据本发明第三实施例的半导体封装件300的厚度。
可以采用与参照图3A至图3E描述的根据本发明第一实施例的半导体封装件100的制造方法相似的方法制造根据本发明第三实施例的半导体封装件300。更具体地讲,除了将支撑构件前体仅设置在上半导体芯片360的悬空部分362的下表面上并将附着有支撑构件前体的上半导体芯片360设置在下半导体芯片330上之外,半导体封装件300的制造方法与半导体封装件100的制造方法基本相同。因此,在此不详细描述根据本发明第三实施例的半导体封装件300的制造方法。
图6是示出根据本发明第四实施例的半导体封装件400的示意性剖视图。除了根据本发明第四实施例的半导体封装件400还包括设置在支撑构件490与上半导体芯片460之间以及下半导体芯片430与上半导体芯片460之间的的粘结层(例如,芯片粘合膜)450之外,根据本发明第四实施例的半导体封装件400与根据本发明第三实施例的半导体封装件300基本相同。因此,用与参照图5描述的实施例中的附图标记相同或相似的附图标记表示相同或相似的组件,并且不对相同或相似的组件进行更详细的描述。
在根据本发明第四实施例的半导体封装件400中,因为粘结层450设置在支撑构件490与上半导体芯片460之间以及下半导体芯片430与上半导体芯片460之间,所以上半导体芯片460可以更可靠地结合到下半导体芯片430。此外,粘结层450进一步与支撑构件490一起更好地防止在形成键合线470的引线键合步骤中劈刀对焊盘460a施加压力时导致的悬空部分462的变形或减小所述变形。
可以采用与根据本发明第三实施例的半导体封装件300的制造方法相似的方法制造根据本发明第四实施例的半导体封装件400。更具体地讲,除了在支撑构件前体与上半导体芯片460之间以及下半导体芯片430与上半导体芯片460之间设置粘结层450之外,半导体封装件400的制造方法与半导体封装件300的制造方法基本相同。因此,在此不详细描述根据本发明第四实施例的半导体封装件400的制造方法。
在根据本发明实施例的半导体封装件中,支撑构件的至少一部分附着在下半导体芯片的侧表面上以支撑上半导体芯片的悬空部分,从而防止在形成键合线的引线键合步骤中劈刀对悬空部分上的焊盘施加压力时导致的悬空部分的变形或减小所述变形,因此防止或减轻了对上半导体芯片的不利影响和/或保证了引线键合的品质。
虽然参照本发明的示例性实施例具体示出并描述了本发明,但是本领域技术人员应该理解,在不脱离本发明的精神和范围的情况下,可做出形式上和细节上的各种改变。
Claims (10)
1.一种半导体封装件,包括:
基板;
下半导体芯片,倒装在基板上或通过引线键合电连接到基板;
上半导体芯片,设置在下半导体芯片上,并具有设置在下半导体芯片正上方以被下半导体芯片支撑的被支撑部分以及从被支撑部分延伸而超过下半导体芯片的悬空部分,悬空部分包括设置在其上表面上的焊盘,所述焊盘通过键合线电连接到基板;以及
支撑构件,支撑构件的至少一部分附着在下半导体芯片的侧表面上以支撑悬空部分。
2.根据权利要求1所述的半导体封装件,其中,支撑构件包括:
第一部分,附着在下半导体芯片的侧表面上以支撑悬空部分;以及
第二部分,设置在上半导体芯片的被支撑部分与下半导体芯片之间。
3.根据权利要求2所述的半导体封装件,其中,第一部分至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到悬空部分,并附着到至少下半导体芯片的侧表面和悬空部分的下表面。
4.根据权利要求2所述的半导体封装件,所述半导体封装件还包括设置在支撑构件与上半导体芯片之间的粘结层,
第一部分至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到粘结层的位于悬空部分正下方的部分,并附着到至少下半导体芯片的侧表面和粘结层的所述部分的下表面。
5.根据权利要求1所述的半导体封装件,其中,支撑构件附着在下半导体芯片的侧表面上以支撑悬空部分,而未设置在上半导体芯片的被支撑部分与下半导体芯片之间。
6.根据权利要求5所述的半导体封装件,其中,支撑构件至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到悬空部分,并附着到至少下半导体芯片的侧表面和悬空部分的下表面。
7.根据权利要求5所述的半导体封装件,所述半导体封装件还包括设置在支撑构件与上半导体芯片的悬空部分之间以及下半导体芯片与上半导体芯片的被支撑部分之间的粘结层,
支撑构件至少从下半导体芯片的侧表面以弧形的外部轮廓延伸到粘结层的位于悬空部分正下方的部分,并附着到至少下半导体芯片的侧表面和粘结层的所述部分的下表面。
8.根据权利要求1所述的半导体封装件,所述半导体封装件还包括将下半导体芯片、上半导体芯片、键合线和支撑构件塑封的塑封体以及设置在基板的与下半导体芯片所处的表面相反的表面上的外部连接端子。
9.根据权利要求1所述的半导体封装件,其中,支撑构件是固化的环氧模塑料或芯片粘附膜。
10.一种制造半导体封装件的方法,包括:
在基板上安装下半导体芯片;
在下半导体芯片上设置支撑构件前体和上半导体芯片,使得上半导体芯片具有设置在下半导体芯片的正上方以用于被下半导体芯片支撑的被支撑部分以及从被支撑部分延伸而超过下半导体芯片的悬空部分,悬空部分包括设置在其上表面上的焊盘;
在预定的温度和预定的压力下,使得支撑构件前体流动重塑,以形成支撑构件,支撑构件的至少一部分附着在下半导体芯片的侧表面上以支撑悬空部分;以及
利用键合线将所述焊盘电连接到基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2013103234035A CN103426872A (zh) | 2013-07-30 | 2013-07-30 | 半导体封装件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2013103234035A CN103426872A (zh) | 2013-07-30 | 2013-07-30 | 半导体封装件及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103426872A true CN103426872A (zh) | 2013-12-04 |
Family
ID=49651395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2013103234035A Pending CN103426872A (zh) | 2013-07-30 | 2013-07-30 | 半导体封装件及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103426872A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104409448A (zh) * | 2014-11-21 | 2015-03-11 | 三星半导体(中国)研究开发有限公司 | 半导体封装及其制造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6337226B1 (en) * | 2000-02-16 | 2002-01-08 | Advanced Micro Devices, Inc. | Semiconductor package with supported overhanging upper die |
CN1505150A (zh) * | 2002-11-07 | 2004-06-16 | ������������ʽ���� | 半导体装置及其制造方法 |
US20060151865A1 (en) * | 2004-12-10 | 2006-07-13 | Chang-Hoon Han | Semiconductor chip stack package having dummy chip |
US20080265432A1 (en) * | 2007-04-30 | 2008-10-30 | Samsung Electronics Co., Ltd. | Multi-chip package and method of manufacturing the multi-chip package |
US20120139125A1 (en) * | 2010-12-06 | 2012-06-07 | Tae-Ho Kang | Multi-chip package and method of manufacturing thereof |
-
2013
- 2013-07-30 CN CN2013103234035A patent/CN103426872A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6337226B1 (en) * | 2000-02-16 | 2002-01-08 | Advanced Micro Devices, Inc. | Semiconductor package with supported overhanging upper die |
CN1505150A (zh) * | 2002-11-07 | 2004-06-16 | ������������ʽ���� | 半导体装置及其制造方法 |
US20060151865A1 (en) * | 2004-12-10 | 2006-07-13 | Chang-Hoon Han | Semiconductor chip stack package having dummy chip |
US20080265432A1 (en) * | 2007-04-30 | 2008-10-30 | Samsung Electronics Co., Ltd. | Multi-chip package and method of manufacturing the multi-chip package |
US20120139125A1 (en) * | 2010-12-06 | 2012-06-07 | Tae-Ho Kang | Multi-chip package and method of manufacturing thereof |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104409448A (zh) * | 2014-11-21 | 2015-03-11 | 三星半导体(中国)研究开发有限公司 | 半导体封装及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101826501B (zh) | 高密度接点的无引脚集成电路元件及其制造方法 | |
JP5840479B2 (ja) | 半導体装置およびその製造方法 | |
US10373894B2 (en) | Package structure and the method to fabricate thereof | |
US20110248395A1 (en) | Semiconductor device | |
JP2008288489A5 (zh) | ||
TWI588948B (zh) | Flat pin type semiconductor device | |
CN103426869B (zh) | 层叠封装件及其制造方法 | |
CN101989581B (zh) | 封装结构与封装方法 | |
CN103281858A (zh) | 印刷电路板及其制造方法、倒装芯片封装件及其制造方法 | |
CN202633305U (zh) | 具有半导体部件的层叠装置的组件 | |
CN103426872A (zh) | 半导体封装件及其制造方法 | |
JP2005340415A (ja) | 半導体パッケージ及びその製造方法 | |
JP5949667B2 (ja) | モールドパッケージおよびその製造方法 | |
CN103346129B (zh) | 一种陶瓷封装外壳及其制作方法、芯片封装方法 | |
US20100123157A1 (en) | Circuit board for led | |
JP5871254B2 (ja) | 半導体装置及びその製造方法 | |
US12074100B2 (en) | Flat no-lead package with surface mounted structure | |
CN104183508A (zh) | 半导体器件的制作方法 | |
CN203812873U (zh) | 导线框架与无外引脚封装构造 | |
CN201655791U (zh) | 高密度接点的无引脚集成电路元件 | |
CN102751203A (zh) | 半导体封装结构及其制作方法 | |
CN102931150B (zh) | 无外引脚封装结构 | |
CN101834162A (zh) | 芯片封装结构及方法 | |
CN203367268U (zh) | 半导体芯片封装模组及其封装结构 | |
CN202363443U (zh) | 堆叠型晶片封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20131204 |