TWI487076B - 中介板及其製法 - Google Patents

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蔡君聆
賴顗喆
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矽品精密工業股份有限公司
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Description

中介板及其製法
本發明係有關一種半導體結構，尤指一種用於半導體封裝件之中介板及其製法。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊可能自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的可靠度(reliability)下降，並造成信賴性測試失敗。
為了解決上述種種問題，遂發展出以半導體基材作為中介結構的製程，如第1F圖所示，係於一封裝基板8與一半導體晶片9之間增設一矽中介板(Silicon interposer)1。因該矽中介板1與該半導體晶片9的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
第1A至1E圖係為第1F圖所示之習知矽中介板1之製法的剖面示意圖。
如第1A圖所示，係提供一由複數矽基板10所構成之晶圓1’(如第1D’圖所示)。該矽基板10具有相對之第一表面10a與第二表面10b，且形成有複數連通該第二表面10b之導電矽穿孔(Through-silicon via,TSV)100，該第二表面10b上並依需求形成有線路重佈結構(Redistribution layer,RDL)16，該線路重佈結構16則由複數介電層160與複數線路層161疊構而成。又各該矽基板10之第一表面10a上定義有一置放區A與位於該置放區A外圍之一對位區B。
如第1B圖所示，以反應性離子蝕刻(Reactive Ion Etching,RIE)方式移除各該矽基板10之第一表面10a之部分材質，使該些導電矽穿孔100之端部凸出該矽基板10之第一表面10a。
如第1C圖所示，形成一氮化矽(SiNx)材之絕緣層12於各該矽基板10之第一表面10a上，且令該些導電矽穿孔100之端部與該絕緣層12之表面齊平。
如第1D及1D’圖所示，以乾蝕刻方式移除該對位區B上方之絕緣層12之部分材質，以形成對位環狀溝槽13，該對位環狀溝槽13係作為對準標記(Alignment Key,ALK)及密封環(seal ring)之用。
所述之密封環的作用係防止於後續切割晶圓1’時因應力所產生的裂痕損壞矽基板10之線路(如該線路層161、導電矽穿孔100)，亦即裂痕僅產生於該對位區B並受限於該對位環狀溝槽13，致使裂痕無法越過該對位環狀溝槽 13繼續向中間延伸，故於矽中介板1之四個角落處(即該對位區B之邊緣角落)不會佈設重要元件或結構。
如第1E圖所示，形成複數電性接觸墊14於各該矽基板10之第一表面10a之導電矽穿孔100之端面上，俾供結合如銲球之導電元件15。
於後續製程中，可沿如第1D’圖所示之切割路徑S切割該些矽基板10之邊緣，以獲取複數矽中介板1，且於切割時，該對位環狀溝槽13能防止該些矽中介板1之線路受損。
接著，進行封裝製程，如第1F圖所示，係將該矽中介板1以其線路重佈結構16藉由銲錫材料80結合至該封裝基板8上，再填充底膠81於該矽中介板1與該封裝基板8之間。之後，將一半導體晶片9結合至該些導電元件15上，再形成底膠90於該矽中介板1與該半導體晶片9之間，以包覆該些導電元件15。最後，於該封裝基板8底側形成複數銲球82，以供該封裝基板8藉該銲球82接置電路板。
惟，習知矽中介板1之製法中，因該絕緣層12之厚度極薄，故於進行乾蝕刻製程時，該絕緣層12下之矽材易被蝕刻，再加上氮化矽之材質較硬而矽材質較軟，亦即兩者蝕刻速率不同，致使不易控制該對位環狀溝槽13之形狀，尤其是蝕刻深度，因而造成該對位環狀溝槽13之製作良率極低。
因此，如何克服上述習知技術的問題，實已成目前亟 欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種中介板，係包括：半導體基板，係具有相對之第一表面與第二表面、及複數連通該第一與第二表面之導電孔部，且該第一表面上定義有置放區與位於該置放區外圍之對位區，並於該對位區上形成有凹部；以及絕緣層，係形成於該半導體基板之第一表面上。
本發明復提供一種中介板之製法，係包括：提供至少一具有相對之第一表面與第二表面之半導體基板，該半導體基板具有複數連通該第二表面之導電孔部，且該第一表面上定義有置放區與位於該置放區外圍之對位區；形成凹部於該半導體基板之第一表面之對位區上；以及形成絕緣層於該半導體基板之第一表面上。
前述之中介板及製法中，該導電孔部係凸出該半導體基板之第一表面。
前述之中介板及製法中，該導電孔部係與該絕緣層之表面齊平。
前述之中介板及製法中，該凹部係為環狀溝槽，以作為密封環或同時作為對準標記及密封環。
前述之中介板及製法中，該半導體基板之第一表面上具有複數電性連接該導電孔部之電性接觸墊。
前述之中介板及製法中，該半導體基板之第一表面上具有電性連接該導電孔部之線路重佈結構，且該線路重佈 結構上具有對應該凹部之對位部，例如，該對位部係為環狀溝槽。
前述之中介板及製法中，該半導體基板之第二表面上具有電性連接該導電孔部之線路重佈結構。
前述之中介板及其製法中，該半導體基板之第二表面上具有複數電性連接該導電孔部之電性接觸墊。
另外，前述之中介板及其製法中，該絕緣層復形成於該凹部中。
由上可知，本發明之中介板及其製法，係藉由在該半導體基板上形成該凹部，故僅需對單一材質(即矽材)進行乾蝕刻，而無需對氮化矽材進行乾蝕刻，因而該凹部各處之蝕刻速率相同。因此，相較於習知技術，本發明較易於控制該凹部之形狀及蝕刻深度，故能提高該凹部(或該對位凹口)之製作良率。
1‧‧‧矽中介板
1’‧‧‧晶圓
10‧‧‧矽基板
10a,20a‧‧‧第一表面
10b,20b‧‧‧第二表面
100‧‧‧導電矽穿孔
12,22‧‧‧絕緣層
13‧‧‧對位環狀溝槽
14,24,343,36‧‧‧電性接觸墊
15,25‧‧‧導電元件
16,26,34‧‧‧線路重佈結構
160,260,340‧‧‧介電層
161,261,341‧‧‧線路層
2‧‧‧中介板
2’‧‧‧基材
20‧‧‧半導體基板
200‧‧‧導電孔部
21‧‧‧凹部
23‧‧‧對位凹口
27‧‧‧對準標記
342‧‧‧對位部
8‧‧‧封裝基板
80‧‧‧銲錫材料
81,90‧‧‧底膠
82‧‧‧銲球
9‧‧‧半導體晶片
A‧‧‧置放區
B‧‧‧對位區
S‧‧‧切割路徑
第1A至1E圖係為習知矽中介板之製法之剖視示意圖；其中，第1D’圖係為第1D圖之上視縮小圖；第1F圖係為習知半導體封裝件之剖視示意圖；第2A至2E圖係為本發明之中介板之製法的剖視示意圖；其中，第2A’、2D’及2D”圖係為第2A及2D圖之上視縮小圖；以及第3、3’及3”圖係為本發明之中介板之其它實施例的剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“下”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之中介板2之製法的剖面示意圖。
如第2A及2A’圖所示，提供一由複數半導體基板20所構成之基材2’，該半導體基板20具有相對之第一表面20a與第二表面20b、及複數連通該第二表面20b之導電孔部200，且各該半導體基板20之第一表面20a上定義有一置放區A與位於該置放區A外圍之一對位區B。
於本實施例中，該半導體基板20係為含矽材質之板體，如晶圓或玻璃等，且該些導電孔部200係為導電穿孔之結構，各該半導體基板20之第一表面20a之上方係用以 接置如晶片之半導體元件(圖略，可見第1圖)，而各該半導體基板20之第二表面20b之上方係用以接置如封裝基板之承載件(圖略，可見第1圖)。
再者，各該半導體基板20之第二表面20b上具有電性連接該導電孔部200之線路重佈結構26，且該線路重佈結構26係包含至少一介電層260與複數線路層261疊構而成，以供結合如銲球、銅柱等之導電元件25。
如第2B圖所示，形成一凹部21於各該半導體基板20之第一表面20a之對位區B上。
於本實施例中，係藉由光阻圖案化製程，乾蝕刻移除該對位區B之部分材質，以形成環狀溝槽之該凹部21。
如第2C圖所示，進行薄化製程，係以反應性離子蝕刻(Reactive Ion Etching,RIE)方式移除各該半導體基板20之第一表面20a之部分材質，使該些導電孔部200之端面凸出該半導體基板20之第一表面20a。
如第2D及2D’圖所示，形成一氮化矽(SiNx)材之絕緣層22於各該半導體基板20之第一表面20a上及其凹部21之壁面上，使該凹部21形成對位凹口23以同時作為對準標記(Alignment Key,ALK)及密封環(seal ring)，故可結省製作兩者之時間。
於本實施例中，該些導電孔部200之端面係與該絕緣層22之表面齊平。具體地，係先將該絕緣層22覆蓋該些導電孔部200，再以整平技術進行薄化，如化學機械研磨(Chemical-Mechanical Polishing,CMP)方式，以移除該絕 緣層22之部分材質與該些導電孔部200之部分材質，使該些導電孔部200與該絕緣層22之表面齊平。
再者，由於該凹部21係為環狀溝槽，故該對位凹口23係為環狀溝槽。
又，所述之密封環係用以防止於後續切割基材2’時的應力所產生的裂痕損壞該半導體基板20之線路(如該線路層261、導電孔部200)，亦即裂痕僅產生於該對位區B並受限於該對位凹口23，致使裂痕無法越過該對位凹口23繼續向中間延伸，故於該中介板2之四個角落處(即該對位區B之邊緣角落)不會佈設重要結構。
另外，於其它實施例中，如第2D”圖所示，該凹部21(或對位凹口23)可僅作為密封環，而對準標記27可對應位於每一半導體基板20之切割路徑S附近、或位於該基材2’之周圍。
如第2E圖所示，形成複數電性接觸墊24於各該半導體基板20之第一表面20a之置放區A上，令各該電性接觸墊24電性連接各該導電孔部200，且該些電性接觸墊24供結合如銲球、銅柱等之導電元件25。
於本實施例中，各該電性接觸墊24係對應位於各該導電孔部200之端面上。
再者，於後續製程中，可沿該些半導體基板20之邊緣進行切割製程，如第2D’圖所示之切割路徑S，以獲取複數中介板2，且於切割時，該對位凹口23能防止該些中介板2之線路受損。
本發明之製法中，係先形成該凹部21，再形成該絕緣層22，故於製作該凹部21時，不受該絕緣層22之厚度之影響，而僅需對單一材質(即矽材)進行乾蝕刻，因而該凹部21各處之蝕刻速率相同。因此，相較於習知技術，本發明之製法極容易控制該凹部21之形狀及蝕刻深度，故能提高乾蝕刻之良率，因而能大幅提高該凹部21(或該對位凹口23)之製作良率。
第3圖係為本發明之中介板之另一實施例的剖面示意圖，本實施例與上述實施例之差異在於形成線路重佈結構34於該半導體基板20之第一表面20a上，且形成複數電性接觸墊36於各該半導體基板20之第二表面20b上，而其它結構與製法大致相同。
如第3圖所示，該線路重佈結構34與該電性接觸墊36係電性連接該導電孔部200，且該電性接觸墊36供結合如銲球、銅柱等之導電元件25，而該線路重佈結構34上亦具有複數電性接觸墊343，俾供結合如銲球、銅柱等之導電元件25。
於本實施例中，該線路重佈結構34係包含至少一介電層340與複數線路層341疊構而成。
再者，該線路重佈結構34之介電層340上具有對應該對位凹口23之對位部342，且該對位部342係為環狀溝槽，藉以防止於切割該基材2’時的應力所產生的裂痕損壞該半導體基板20之線路(如該線路層341、導電孔部200)。
第3’圖係為本發明之中介板之另一實施例的剖面示意 圖，本實施例與上述實施例之差異在於該半導體基板20之第一表面20a與第二表面20b上未形成有線路重佈結構，而其它結構與製法大致相同。
如第3’圖所示，於該導電孔部200之一端結合如銲球、銅柱等之導電元件25，且於該導電孔部200之另一端形成電性接觸墊36，以供結合如銲球、銅柱等之導電元件25。
第3”圖係為本發明之中介板之另一實施例的剖面示意圖，本實施例與上述實施例之差異在於：該凹部21內未形成有該絕緣層22之材料。
本發明復提供一種中介板2，係包括：一半導體基板20以及一絕緣層22。
所述之半導體基板20係具有相對之第一表面20a與第二表面20b、及複數連通該第一與第二表面20a,20b之導電孔部200，且該第一表面20a上定義有置放區A與位於該置放區A外圍之對位區B，並於該對位區B上具有凹部21，且該凹部21係為環狀溝槽，以作為密封環或同時作為對準標記及密封環。
所述之絕緣層22係形成於該半導體基板20之第一表面20a上及該凹部21之壁面上，以於該凹部21上形成對位凹口23。
於一實施例中，該導電孔部200係凸出該半導體基板20之第一表面20a，且該導電孔部200係與該絕緣層22之表面齊平。
於一實施例中，該半導體基板20之第一表面20a上具有複數電性連接該導電孔部200之電性接觸墊24。
於一實施例中，該半導體基板20之第一表面20a上具有電性連接該導電孔部200之線路重佈結構34，且該線路重佈結構34上具有對應該對位凹口23之對位部342，該對位部342係為環狀溝槽。
於一實施例中，該半導體基板20之第二表面20b上具有電性連接該導電孔部200之線路重佈結構26。
於一實施例中，該半導體基板20之第二表面20b上具有複數電性連接該導電孔部200之電性接觸墊36。
綜上所述，本發明之中介板及其製法，主要藉由先形成該凹部，再形成該絕緣層，故於製作該凹部時，僅需對該半導體基板進行乾蝕刻，因而該凹部各處之蝕刻速率相同，以利於控制該凹部之形狀及蝕刻深度，進而能提高該凹部(或該對位凹口)之製作良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧中介板
20‧‧‧半導體基板
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧導電孔部
21‧‧‧凹部
22‧‧‧絕緣層
23‧‧‧對位凹口
26‧‧‧線路重佈結構
A‧‧‧置放區
B‧‧‧對位區

Claims (26)

  1. 一種中介板，係包括：半導體基板，係具有相對之第一表面與第二表面、及複數連通該第一與第二表面之導電孔部，且該第一表面上定義有置放區與位於該置放區外圍之對位區，並於該對位區上形成有凹部；以及絕緣層，係形成於該半導體基板之第一表面上。
  2. 如申請專利範圍第1項所述之中介板，其中，該導電孔部係凸出該半導體基板之第一表面。
  3. 如申請專利範圍第1項所述之中介板，其中，該導電孔部係與該絕緣層之表面齊平。
  4. 如申請專利範圍第1項所述之中介板，其中，該凹部係為環狀溝槽。
  5. 如申請專利範圍第1項所述之中介板，其中，該凹部係作為對準標記及密封環。
  6. 如申請專利範圍第1項所述之中介板，其中，該凹部係作為密封環。
  7. 如申請專利範圍第1項所述之中介板，其中，該半導體基板之第一表面上具有複數電性連接該導電孔部之電性接觸墊。
  8. 如申請專利範圍第1項所述之中介板，其中，該半導體基板之第一表面上具有電性連接該導電孔部之線路重佈結構。
  9. 如申請專利範圍第8項所述之中介板，其中，該線路 重佈結構上具有對應該凹部之對位部。
  10. 如申請專利範圍第9項所述之中介板，其中，該對位部係為環狀溝槽。
  11. 如申請專利範圍第1項所述之中介板，其中，該半導體基板之第二表面上具有電性連接該導電孔部之線路重佈結構。
  12. 如申請專利範圍第1項所述之中介板，其中，該半導體基板之第二表面上具有複數電性連接該導電孔部之電性接觸墊。
  13. 如申請專利範圍第1項所述之中介板，其中，該絕緣層復形成於該凹部中。
  14. 一種中介板之製法，係包括：提供至少一具有相對之第一表面與第二表面之半導體基板，該半導體基板具有複數連通該第二表面之導電孔部，且該第一表面上定義有置放區與位於該置放區外圍之對位區；形成凹部於該半導體基板之第一表面之對位區上；以及形成絕緣層於該半導體基板之第一表面上。
  15. 如申請專利範圍第14項所述之中介板之製法，其中，該導電孔部係凸出該半導體基板之第一表面。
  16. 如申請專利範圍第14項所述之中介板之製法，其中，該導電孔部係與該絕緣層之表面齊平。
  17. 如申請專利範圍第14項所述之中介板之製法，其中， 該凹部係為環狀溝槽。
  18. 如申請專利範圍第14項所述之中介板之製法，其中，該凹部係作為對準標記及密封環。
  19. 如申請專利範圍第14項所述之中介板之製法，其中，該凹部係作為密封環。
  20. 如申請專利範圍第14項所述之中介板之製法，其中，該半導體基板之第一表面上具有複數電性連接該導電孔部之電性接觸墊。
  21. 如申請專利範圍第14項所述之中介板之製法，其中，該半導體基板之第一表面上具有電性連接該導電孔部之線路重佈結構。
  22. 如申請專利範圍第21項所述之中介板之製法，其中，該線路重佈結構上具有對應該凹部之對位部。
  23. 如申請專利範圍第22項所述之中介板之製法，其中，該對位部係為環狀溝槽。
  24. 如申請專利範圍第14項所述之中介板之製法，其中，該半導體基板之第二表面上具有電性連接該導電孔部之線路重佈結構。
  25. 如申請專利範圍第14項所述之中介板之製法，其中，該半導體基板之第二表面上具有複數電性連接該導電孔部之電性接觸墊。
  26. 如申請專利範圍第14項所述之中介板之製法，其中，該絕緣層復形成於該凹部中。
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