以下、本開示を実施するための形態(以下、実施の形態という)について説明する。なお、説明は以下の順序で行う。
1.固体撮像装置の概略構成
2.固体撮像装置の第1の基本構造例
3.固体撮像装置の第1乃至9の変形構造例
4.固体撮像装置の第2の基本構造例
5.第2の基本構造の製造方法
6.第1の基本構造の製造方法
7.第10の変形例
8.第10の変形例の製造方法
9.3層の積層基板の構成例
10.電子機器への適用例
<1.固体撮像装置の概略構成>
<外観概略図>
図1は、本開示に係る半導体装置としての固体撮像装置の外観概略図を示している。
図1に示される固体撮像装置1は、下側基板11と上側基板12とが積層されて構成されている積層基板13がパッケージ化された半導体パッケージである。
下側基板11には、不図示の外部基板と電気的に接続するための裏面電極であるはんだボール14が、複数、形成されている。
上側基板12の上面には、R(赤)、G(緑)、またはB(青)のカラーフィルタ15とオンチップレンズ16が形成されている。また、上側基板12は、オンチップレンズ16を保護するためのガラス保護基板18と、ガラスシール樹脂17を介してキャビティレス構造で接続されている。
例えば、上側基板12には、図2Aに示されるように、光電変換を行う画素部が2次元配列された画素領域21と、画素部の制御を行う制御回路22が形成されており、下側基板11には、画素部から出力された画素信号を処理する信号処理回路などのロジック回路23が形成されている。
あるいはまた、図2Bに示されるように、上側基板12には、画素領域21のみが形成され、下側基板11に、制御回路22とロジック回路23が形成される構成でもよい。
以上のように、ロジック回路23または制御回路22及びロジック回路23の両方を、画素領域21の上側基板12とは別の下側基板11に形成して積層させることで、1枚の半導体基板に、画素領域21、制御回路22、およびロジック回路23を平面方向に配置した場合と比較して、固体撮像装置1としてのサイズを小型化することができる。
以下では、少なくとも画素領域21が形成される上側基板12を、画素センサ基板12と称し、少なくともロジック回路23が形成される下側基板11を、ロジック基板11と称して説明を行う。
<積層基板の構成例>
図3は、積層基板13の回路構成例を示している。
積層基板13は、画素32が2次元アレイ状に配列された画素アレイ部33と、垂直駆動回路34、カラム信号処理回路35、水平駆動回路36、出力回路37、制御回路38、入出力端子39などを含む。
画素32は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。画素32の回路構成例については、図4を参照して後述する。
また、画素32は、共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有される1つのフローティングディフージョン(浮遊拡散領域)と、共有される1つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の1つずつの画素トランジスタを共有して構成される。
制御回路38は、入力クロックと、動作モードなどを指令するデータを受け取り、また積層基板13の内部情報などのデータを出力する。すなわち、制御回路38は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路34、カラム信号処理回路35及び水平駆動回路36などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路38は、生成したクロック信号や制御信号を、垂直駆動回路34、カラム信号処理回路35及び水平駆動回路36等に出力する。
垂直駆動回路34は、例えばシフトレジスタによって構成され、所定の画素駆動配線40を選択し、選択された画素駆動配線40に画素32を駆動するためのパルスを供給し、行単位で画素32を駆動する。すなわち、垂直駆動回路34は、画素アレイ部33の各画素32を行単位で順次垂直方向に選択走査し、各画素32の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線41を通してカラム信号処理回路35に供給する。
カラム信号処理回路35は、画素32の列ごとに配置されており、1行分の画素32から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路35は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling:相関2重サンプリング)およびAD変換等の信号処理を行う。
水平駆動回路36は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路35の各々を順番に選択し、カラム信号処理回路35の各々から画素信号を水平信号線42に出力させる。
出力回路37は、カラム信号処理回路35の各々から水平信号線42を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路37は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子39は、外部と信号のやりとりをする。
以上のように構成される積層基板13は、CDS処理とAD変換処理を行うカラム信号処理回路35が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
<画素の回路構成例>
図4は、画素32の等価回路を示している。
図4に示される画素32は、電子式のグローバルシャッタ機能を実現する構成を示している。
画素32は、光電変換素子としてのフォトダイオード51、第1転送トランジスタ52、メモリ部(MEM)53、第2転送トランジスタ54、FD(フローティング拡散領域)55、リセットトランジスタ56、増幅トランジスタ57、選択トランジスタ58、及び排出トランジスタ59を有する。
フォトダイオード51は、受光量に応じた電荷(信号電荷)を生成し、蓄積する光電変換部である。フォトダイオード51のアノード端子が接地されているとともに、カソード端子が第1転送トランジスタ52を介してメモリ部53に接続されている。また、フォトダイオード51のカソード端子は、不要な電荷を排出するための排出トランジスタ59とも接続されている。
第1転送トランジスタ52は、転送信号TRXによりオンされたとき、フォトダイオード51で生成された電荷を読み出し、メモリ部53に転送する。メモリ部53は、FD55に電荷を転送するまでの間、一時的に電荷を保持する電荷保持部である。
第2転送トランジスタ54は、転送信号TRGによりオンされたとき、メモリ部53に保持されている電荷を読み出し、FD55に転送する。
FD55は、メモリ部53から読み出された電荷を信号として読み出すために保持する電荷保持部である。リセットトランジスタ56は、リセット信号RSTによりオンされたとき、FD55に蓄積されている電荷が定電圧源VDDに排出されることで、FD55の電位をリセットする。
増幅トランジスタ57は、FD55の電位に応じた画素信号を出力する。すなわち、増幅トランジスタ57は定電流源としての負荷MOS60とソースフォロワ回路を構成し、FD55に蓄積されている電荷に応じたレベルを示す画素信号が、増幅トランジスタ57から選択トランジスタ58を介してカラム信号処理回路35(図3)に出力される。負荷MOS60は、例えば、カラム信号処理回路35内に配置されている。
選択トランジスタ58は、選択信号SELにより画素32が選択されたときオンされ、画素32の画素信号を、垂直信号線41を介してカラム信号処理回路35に出力する。
排出トランジスタ59は、排出信号OFGによりオンされたとき、フォトダイオード51に蓄積されている不要電荷を定電圧源VDDに排出する。
転送信号TRX及びTRG、リセット信号RST、排出信号OFG、並びに選択信号SELは、画素駆動配線40を介して垂直駆動回路34から供給される。
画素32の動作について簡単に説明する。
まず、露光開始前に、Highレベルの排出信号OFGが排出トランジスタ59に供給されることにより排出トランジスタ59がオンされ、フォトダイオード51に蓄積されている電荷が定電圧源VDDに排出され、全画素のフォトダイオード51がリセットされる。
フォトダイオード51のリセット後、排出トランジスタ59が、Lowレベルの排出信号OFGによりオフされると、画素アレイ部33の全画素で露光が開始される。
予め定められた所定の露光時間が経過すると、画素アレイ部33の全画素において、転送信号TRXにより第1転送トランジスタ52がオンされ、フォトダイオード51に蓄積されていた電荷が、メモリ部53に転送される。
第1転送トランジスタ52がオフされた後、各画素32のメモリ部53に保持されている電荷が、行単位に、順次、カラム信号処理回路35に読み出される。読み出し動作は、読出し行の画素32の第2転送トランジスタ54が転送信号TRGによりオンされ、メモリ部53に保持されている電荷が、FD55に転送される。そして、選択トランジスタ58が選択信号SELによりオンされることで、FD55に蓄積されている電荷に応じたレベルを示す信号が、増幅トランジスタ57から選択トランジスタ58を介してカラム信号処理回路35に出力される。
以上のように、図4の画素回路を有する画素32は、露光時間を画素アレイ部33の全画素で同一に設定し、露光終了後はメモリ部53に電荷を一時的に保持しておいて、メモリ部53から行単位に順次電荷を読み出すグローバルシャッタ方式の動作(撮像)が可能である。
なお、画素32の回路構成としては、図4に示した構成に限定されるものではなく、例えば、メモリ部53を持たず、いわゆるローリングシャッタ方式による動作を行う回路構成を採用することもできる。
<2.固体撮像装置の第1の基本構造例>
次に、図5を参照して、積層基板13の詳細構造について説明する。図5は、固体撮像装置1の一部分を拡大して示した断面図である。
ロジック基板11には、例えばシリコン(Si)で構成された半導体基板81(以下、シリコン基板81という。)の上側(画素センサ基板12側)に、多層配線層82が形成されている。この多層配線層82により、図2の制御回路22やロジック回路23が構成されている。
多層配線層82は、画素センサ基板12に最も近い最上層の配線層83a、中間の配線層83b、及び、シリコン基板81に最も近い最下層の配線層83cなどからなる複数の配線層83と、各配線層83の間に形成された層間絶縁膜84とで構成される。
複数の配線層83は、例えば、銅(Cu)、アルミニウム(Al)、タングステン(W)などを用いて形成され、層間絶縁膜84は、例えば、シリコン酸化膜、シリコン窒化膜などで形成される。複数の配線層83及び層間絶縁膜84のそれぞれは、全ての階層が同一の材料で形成されていてもよし、階層によって2つ以上の材料を使い分けてもよい。
シリコン基板81の所定の位置には、シリコン基板81を貫通するシリコン貫通孔85が形成されており、シリコン貫通孔85の内壁に、絶縁膜86を介して接続導体87が埋め込まれることにより、シリコン貫通電極(TSV:Through Silicon Via)88が形成されている。絶縁膜86は、例えば、SiO2膜やSiN膜などで形成することができる。
なお、図5に示されるシリコン貫通電極88では、内壁面に沿って絶縁膜86と接続導体87が成膜され、シリコン貫通孔85内部が空洞となっているが、内径によってはシリコン貫通孔85内部全体が接続導体87で埋め込まれることもある。換言すれば、貫通孔の内部が導体で埋め込まれていても、一部が空洞となっていてもどちらでもよい。このことは、後述するチップ貫通電極(TCV:Through Chip Via)105などについても同様である。
シリコン貫通電極88の接続導体87は、シリコン基板81の下面側に形成された再配線90と接続されており、再配線90は、はんだボール14と接続されている。接続導体87及び再配線90は、例えば、銅(Cu)、タングステン(W)、チタン(Ti)、タンタル(Ta)、チタンタングステン合金(TiW)、ポリシリコンなどで形成することができる。
また、シリコン基板81の下面側には、はんだボール14が形成されている領域を除いて、再配線90と絶縁膜86を覆うように、ソルダマスク(ソルダレジスト)91が形成されている。
一方、画素センサ基板12には、シリコン(Si)で構成された半導体基板101(以下、シリコン基板101という。)の下側(ロジック基板11側)に、多層配線層102が形成されている。この多層配線層102により、図2の画素領域21の画素回路が構成されている。
多層配線層102は、シリコン基板101に最も近い最上層の配線層103a、中間の配線層103b、及び、ロジック基板11に最も近い最下層の配線層103cなどからなる複数の配線層103と、各配線層103の間に形成された層間絶縁膜104とで構成される。
複数の配線層103及び層間絶縁膜104として使用される材料は、上述した配線層83及び層間絶縁膜84の材料と同種のものを採用することができる。また、複数の配線層103や層間絶縁膜104が、1または2つ以上の材料を使い分けて形成されてもよい点も、上述した配線層83及び層間絶縁膜84と同様である。
なお、図5の例では、画素センサ基板12の多層配線層102は3層の配線層103で構成され、ロジック基板11の多層配線層82は4層の配線層83で構成されているが、配線層の総数はこれに限られず、任意の層数で形成することができる。
シリコン基板101内には、PN接合により形成されたフォトダイオード51が、画素32ごとに形成されている。
また、図示は省略されているが、多層配線層102とシリコン基板101には、第1転送トランジスタ52、第2転送トランジスタ54などの複数の画素トランジスタや、メモリ部(MEM)53なども形成されている。
カラーフィルタ15とオンチップレンズ16が形成されていないシリコン基板101の所定の位置には、画素センサ基板12の配線層103aと接続されているシリコン貫通電極109と、ロジック基板11の配線層83aと接続されているチップ貫通電極105が、形成されている。
チップ貫通電極105とシリコン貫通電極109は、シリコン基板101上面に形成された接続用配線106で接続されている。また、シリコン貫通電極109及びチップ貫通電極105のそれぞれとシリコン基板101との間には、絶縁膜107が形成されている。さらに、シリコン基板101の上面には、絶縁膜(平坦化膜)108を介して、カラーフィルタ15やオンチップレンズ16が形成されている。
以上のように、図1に示される固体撮像装置1の積層基板13は、ロジック基板11の多層配線層82側と、画素センサ基板12の多層配線層102側とを貼り合わせた積層構造となっている。図5では、ロジック基板11の多層配線層82と、画素センサ基板12の多層配線層102との貼り合わせ面が、破線で示されている。
また、固体撮像装置1の積層基板13では、画素センサ基板12の配線層103とロジック基板11の配線層83が、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極により接続され、ロジック基板11の配線層83とはんだボール(裏面電極)14が、シリコン貫通電極88と再配線90により接続されている。これにより、固体撮像装置1の平面積を、極限まで小さくすることができる。
さらに、積層基板13とガラス保護基板18との間を、キャビティレス構造にして、ガラスシール樹脂17により貼り合わせることにより、高さ方向についても低くすることができる。
したがって、図1に示される固体撮像装置1によれば、より小型化した半導体装置(半導体パッケージ)を実現することができる。
<3.固体撮像装置の第1乃至9の変形構造例>
次に、図6乃至図14を参照して、固体撮像装置1の積層基板13の内部構造のその他の例について説明する。
図6乃至図14では、図5に示した構造と対応する部分については同一の符号を付してあり、その説明については適宜省略し、図5に示した構造と異なる部分について、それまでに説明した構造と比較しつつ説明する。以下では、図5に示した構造を基本構造と称する。また、図6乃至図14では、例えば、絶縁膜86、絶縁膜107、絶縁膜108など、図5に示した構造の一部の図示が省略され、簡略化して示されている場合がある。
<第1の変形例>
図6は、固体撮像装置1の積層基板13の第1の変形例を示す図である。
図5の基本構造では、ロジック基板11と画素センサ基板12が、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極を用いて、上側の画素センサ基板12側で接続されていた。
これに対して、図6の第1の変形例では、ロジック基板11と画素センサ基板12が、シリコン貫通電極151とチップ貫通電極152の2本の貫通電極を用いて、下側のロジック基板11側で接続されている。
より具体的には、ロジック基板11側のシリコン基板81の所定の位置には、ロジック基板11の配線層83cと接続されているシリコン貫通電極151と、画素センサ基板12の配線層103cと接続されているチップ貫通電極152が、形成されている。なお、シリコン貫通電極151とチップ貫通電極152は、不図示の絶縁膜により、シリコン基板81とは絶縁されている。
シリコン貫通電極151とチップ貫通電極152は、シリコン基板81下面に形成された接続用配線153で接続されている。この接続用配線153は、はんだボール14と接続されている再配線154とも接続されている。
以上のような第1の変形例においても、ロジック基板11と画素センサ基板12の積層構造が採用されているので、固体撮像装置1のパッケージサイズを小型化することができる。
また、第1の変形例では、ロジック基板11と画素センサ基板12を電気的に接続する接続用配線153が、画素センサ基板12のシリコン基板101より上側ではなく、ロジック基板11のシリコン基板81の下側に形成されている。これにより、キャビティレス構造である積層基板13とガラス保護基板18との空間(厚み)を最小限にすることができるので、固体撮像装置1の低背化が可能となる。
<第2の変形例>
図7は、固体撮像装置1の積層基板13の第2の変形例を示す図である。
第2の変形例では、ロジック基板11と画素センサ基板12が、配線層どうしの金属結合により接続されている。
より具体的には、ロジック基板11の多層配線層82内の最上層の配線層83aと、画素センサ基板12の多層配線層102内の最下層の配線層103cが、金属結合により接続されている。配線層83aと配線層103cの材料には、例えば、銅(Cu)が好適である。なお、図7の例では、ロジック基板11と画素センサ基板12の接合面の一部のみに、配線層83aと配線層103cが形成されているが、接合面の全面に、接合用配線層としての金属(銅)が成膜されていてもよい。
また、図7では、図5と比較して簡略化して図示してあるが、ロジック基板11の配線層83とはんだボール14とは、図5の基本構造と同様に、シリコン貫通電極88と再配線90により接続されている。
<第3の変形例>
図8は、固体撮像装置1の積層基板13の第3の変形例を示す図である。
第3の変形例では、ロジック基板11と画素センサ基板12の接続方法は、図6に示した第1の変形例と同様である。すなわち、ロジック基板11と画素センサ基板12は、シリコン貫通電極151とチップ貫通電極152、及び、接続用配線153により、接続されている。
そして、第3の変形例では、シリコン貫通電極151とチップ貫通電極152を接続する接続用配線153と、はんだボール14に接続されている再配線154との間に、接続用導体171が深さ方向に形成されている点が、第1の変形例と異なる。接続用導体171は、接続用配線153と再配線154とを接続する。
<第4の変形例>
図9は、固体撮像装置1の積層基板13の第4の変形例を示す図である。
第4の変形例では、ロジック基板11と画素センサ基板12の接続方法は、図5に示した基本構造と同様である。すなわち、ロジック基板11と画素センサ基板12は、シリコン貫通電極109及びチップ貫通電極105の2本の貫通電極と接続用配線106を用いて、画素センサ基板12の上側で接続されている。
そして、固体撮像装置1下側のはんだボール14と、ロジック基板11の複数の配線層83及び画素センサ基板12の複数の配線層103とは、ロジック基板11と画素センサ基板12を貫通するチップ貫通電極181により接続されている。
より詳しくは、ロジック基板11と画素センサ基板12を貫通するチップ貫通電極181が、積層基板13の所定位置に設けられている。チップ貫通電極181は、画素センサ基板12のシリコン基板101の上面に形成された接続用配線182を介して、画素センサ基板12の配線層103と接続されている。また、チップ貫通電極181は、下側のロジック基板11のシリコン基板81の下面に形成された再配線183とも接続されており、その再配線183を介して、はんだボール14と接続されている。
<第5の変形例>
図10は、固体撮像装置1の積層基板13の第5の変形例を示す図である。
図10の第5の変形例は、ロジック基板11と画素センサ基板12の接続方法、及び、固体撮像装置1下側のはんだボール14との接続方法は、図9に示した第4の変形例と同様である。
一方、第5の変形例では、ロジック基板11のシリコン基板81より下側の構造が、図9の第4の変形例と異なる。
具体的には、図9に示した第4の変形例では、ロジック基板11のシリコン基板81下面が絶縁膜86で覆われた後、ソルダマスク(ソルダレジスト)91が形成されていた。
これに対して、図10の第5の変形例では、ロジック基板11のシリコン基板81下面が、厚膜の絶縁膜86のみで覆われている。絶縁膜86は、例えば、プラズマCVD(Chemical Vapor Deposition)法で成膜したSiO2膜、SiN膜とすることができる。
<第6の変形例>
図11は、固体撮像装置1の積層基板13の第6の変形例を示す図である。
図11の第6の変形例におけるはんだボール14との接続方法は、上述した第4の変形例(図9)及び第5の変形例(図10)と同様である。すなわち、はんだボール14と、ロジック基板11の配線層83及び画素センサ基板12の配線層103とは、ロジック基板11と画素センサ基板12を貫通するチップ貫通電極181により接続されている。
一方、第6の変形例においては、ロジック基板11と画素センサ基板12の接続方法が、第4の変形例(図9)及び第5の変形例(図10)と異なる。
具体的には、第6の変形例では、1本のチップ貫通電極191が、画素センサ基板12のシリコン基板101上側に形成された接続用配線192から、ロジック基板11の配線層83aまで、画素センサ基板12を貫通して形成されている。また、チップ貫通電極191は、画素センサ基板12の配線層103bとも接続されている。
このように、第6の変形例では、1本のチップ貫通電極191が、ロジック基板11の配線層83との接続と、画素センサ基板12の配線層103との接続を共有する構成とされている。
<第7の変形例>
図12は、固体撮像装置1の積層基板13の第7の変形例を示す図である。
図12の第7の変形例は、固体撮像装置1下側のはんだボール14との接続方法については、第4乃至第6の変形例(図9乃至図11)と同様である。すなわち、固体撮像装置1下側のはんだボール14と、ロジック基板11の配線層83及び画素センサ基板12の配線層103とは、ロジック基板11と画素センサ基板12を貫通するチップ貫通電極181により接続されている。
一方、第7の変形例では、ロジック基板11と画素センサ基板12の接続方法が、第4乃至第6の変形例(図9乃至図11)と異なる。
より具体的には、第7の変形例では、ロジック基板11の最上層の配線層83aと、画素センサ基板12の最下層の配線層103cが、金属結合により接続されている。配線層83aと配線層103cの材料は、例えば、銅(Cu)が用いられる。なお、図12の例では、ロジック基板11と画素センサ基板12の接合面の一部のみに、配線層83aと配線層103cが形成されているが、接合面の全面に、接合用配線層としての金属(銅)が成膜されていてもよい。
<第8の変形例>
図13は、固体撮像装置1の積層基板13の第8の変形例を示す図である。
第8の変形例では、図5の基本構造と比較して、ロジック基板11のシリコン基板81下面に形成されている絶縁膜201が異なる。
第8の変形例では、ロジック基板11のシリコン基板81下面に、絶縁膜201として、配線層83などに影響を与えない250℃以上400℃以下の高温で成膜する無機膜が形成されている。絶縁膜201は、例えば、プラズマTEOS膜、プラズマSiN膜、プラズマSiO2膜、CVD-SiN膜、CVD-SiO2膜などとすることができる。
絶縁膜201として、例えば、有機材料を用いて成膜した場合には、低温絶縁膜を用いると耐湿性が悪く、腐食やイオンマイグレーションなど信頼性の悪化が懸念される。一方、無機膜は耐湿性に優れる。これにより、第8の変形例の構造では、絶縁膜201として、400℃以下で成膜する無機膜を採用することで、配線信頼性を向上させることができる。
<第9の変形例>
図14は、固体撮像装置1の積層基板13の第9の変形例を示す図である。
図14の第9の変形例では、ロジック基板11と画素センサ基板12の接続方法が、図5の基本構造と異なる。
即ち、図5の基本構造では、ロジック基板11と画素センサ基板12が、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極を用いて接続されていたのに対して、第9の変形例では、ロジック基板11の多層配線層82内の最上層の配線層83aと、画素センサ基板12の多層配線層102内の最下層の配線層103cの金属結合(Cu−Cu接合)により接続されている。
第9の変形例において、固体撮像装置1下側のはんだボール14との接続方法は、図5の基本構造と同様である。すなわち、シリコン貫通電極88がロジック基板11の最下層の配線層83cと接続されることにより、はんだボール14と積層基板13内の配線層83及び配線層103とが接続されている。
一方、第9の変形例においては、シリコン基板81の下面側に、はんだボール14が接続される再配線90と同一層に、電気的にはどこにも接続されていないダミー配線211が、再配線90と同一の配線材料で形成されている点が、図5の基本構造と異なる。
このダミー配線211は、ロジック基板11側の最上層の配線層83aと、画素センサ基板12側の最下層の配線層103cの金属結合(Cu−Cu接合)時の凹凸の影響を低減するためのものである。すなわち、Cu−Cu接合を行う際に、シリコン基板81の下面の一部の領域のみに再配線90が形成されていると、再配線90の有無による厚みの差で凹凸が発生する。従って、ダミー配線211を設けることで、凹凸の影響を低減することができる。
<4.固体撮像装置の第2の基本構造例>
上述した固体撮像装置1の基本構造及び変形例では、積層基板13が、ロジック基板11の多層配線層82側と、画素センサ基板12の多層配線層102側とが向き合うように貼り合わせた積層構造となっていた。このような両基板の配線層どうしが向き合う構造を、本明細書では、フェイストゥフェイス(Face to Face)構造と呼ぶことにする。
次に、以下では、固体撮像装置1のその他の構成例として、積層基板13が、ロジック基板11の多層配線層82側と反対の面と、画素センサ基板12の多層配線層102側とを貼り合わせた積層構造について説明する。このような一方の基板の配線層側と、他方の基板の配線層側とは反対の面とが接合される構造を、本明細書では、フェイストゥバック(Face to Back)構造と呼ぶことにする。
図15は、固体撮像装置1がフェイストゥバック構造で構成される場合の、図5の固体撮像装置1の一部分を拡大して示した断面図である。
なお、基本的には、図15に示されるフェイストゥバック構造と、図5に示したフェイストゥフェイス構造の違いは、画素センサ基板12の多層配線層102側に、ロジック基板11の多層配線層82側を接合するか、多層配線層82側ではない反対側を接合するかである。
従って、図15では、図5と対応する部分について同一の符号を付してあり、詳細な構造の説明は省略し、概略のみ説明する。
図15の固体撮像装置1では、画素センサ基板12の多層配線層102の層間絶縁膜104と、ロジック基板11の絶縁膜86とが接合されている。図15では、ロジック基板11の絶縁膜86と、画素センサ基板12の多層配線層102との貼り合わせ面が、破線で示されている。
ロジック基板11においては、シリコン基板81の絶縁膜86が形成された面とは反対側(図中、下側)に、多層配線層82が形成され、さらに、例えば、銅(Cu)による再配線90、はんだボール14、ソルダマスク(ソルダレジスト)91が形成されている。
一方、画素センサ基板12においては、シリコン基板101の図中、下側(ロジック基板11側)に、多層配線層102が形成され、多層配線層102が形成された面とは反対側であるシリコン基板101の上側に、カラーフィルタ15、オンチップレンズ16等が形成されている。
シリコン基板101内には、フォトダイオード51が、画素ごとに形成されている。
画素センサ基板12の配線層103とロジック基板11の配線層83が、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極により接続されている。
なお、図15では、シリコン基板101の上面に、暗電流を抑制するための高誘電体膜401が図示されている点と、チップ貫通電極105とシリコン貫通電極109を接続する接続用配線106の上面に、窒化膜(SiN)等からなるキャップ膜402が図示されている点が、図5と異なる。この高誘電体膜401とキャップ膜402は、図5のフェイストゥフェイス構造においても同様に形成することができる。あるいはまた、図15のフェイストゥバック構造においても、図5のフェイストゥフェイス構造と同様に、省略してもよい。
また、固体撮像装置1の積層基板13では、画素センサ基板12の配線層103とロジック基板11の配線層83が、シリコン貫通電極109とチップ貫通電極105の2本の貫通電極とそれらを接続する接続用配線106により接続されている。また、ロジック基板11の配線層83とはんだボール(裏面電極)14が、再配線90により接続されている。これにより、固体撮像装置1の平面積を、極限まで小さくすることができる。
さらに、積層基板13とガラス保護基板18との間を、キャビティレス構造にして、ガラスシール樹脂17により貼り合わせることにより、高さ方向についても低くすることができる。
したがって、フェイストゥバック構造の固体撮像装置1によれば、より小型化した半導体装置(半導体パッケージ)を実現することができる。
<5.第2の基本構造の製造方法>
<図15の固体撮像装置の第1の製造方法>
次に、図16乃至図30を参照して、図15に示したフェイストゥバック構造の固体撮像装置1の第1の製造方法について説明する。
初めに、半製品状態のロジック基板11と画素センサ基板12とが別々に製造される。
ロジック基板11としては、シリコン基板(シリコンウエハ)81の各チップ部となる領域に、制御回路22やロジック回路23となる多層配線層82が形成される。この時点でのシリコン基板81は、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
一方、画素センサ基板12としては、シリコン基板(シリコンウエハ)101の各チップ部となる領域に各画素32のフォトダイオード51や画素トランジスタのソース/ドレイン領域が形成される。また、シリコン基板101の画素トランジスタのソース/ドレイン領域が形成された面に、制御回路22などの一部を構成する多層配線層102が形成される。
続いて、図16に示されるように、半製品状態のロジック基板11の多層配線層82側に対して、仮接合基板(シリコン基板)411が、支持基板として貼り合わされる。
貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ロジック基板11と仮接合基板411の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜(ブロック膜)、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。
そして、図17に示されるように、ロジック基板11のシリコン基板81を、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化した後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86がプラズマCVD法などにより成膜される。
ここで、絶縁膜86の上には、図18に示されるように、ロジック基板11の発熱によるホットエレクトロンの影響を回避するために、タンタル(Ta)、銅(Cu)、チタン(Ti)などの金属による遮光膜416を形成し、その上に、SiO2等の保護膜417を形成してもよい。シリコン基板81表面の遮光膜416が形成されていない領域は、シリコン貫通電極109とチップ貫通電極105が形成される領域である。なお、保護膜417は、プラズマCVD法などにより形成した後、CMP(Chemical Mechanical Polishing)法により平坦化しておく必要がある。
以下では、遮光膜416及び保護膜417が形成されない場合について説明するものとして、図19に示されるように、ロジック基板11の絶縁膜86と、別途製造された半製品状態の画素センサ基板12の多層配線層102とが向き合うように貼り合わされる。図20は、貼り合わされた状態を示しており、貼り合わせ面が破線で示されている。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ロジック基板11と画素センサ基板12の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜(ブロック膜)、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。
ロジック基板11と画素センサ基板12を貼り合わせた後、図21に示されるように、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化される。そしてさらに、高誘電体膜401と、犠牲層となる絶縁膜108が形成される。絶縁膜108としては、例えば、SiO2などを用いることができる。
そして、図22に示されるように、絶縁膜108上にレジスト412が塗布され、シリコン貫通電極109とチップ貫通電極105が形成される領域に合わせて、レジスト412がパターニングされ、チップ貫通電極105とシリコン貫通電極109に対応する開口部413及び414が形成される。開口部413及び414が形成された後、レジスト412は剥離される。
続いて、図23に示されるように、プラズマCVD法により、開口部413と開口部414の内壁に絶縁膜107が形成された後、エッチバック法を用いて、開口部413と開口部414の底部の絶縁膜107が除去される。これにより、開口部413においてはロジック基板11の配線層83aが露出し、開口部414においては画素センサ基板12の配線層103aが露出する。また、エッチバックでは、開口部413と開口部414の間の絶縁膜108も一部除去される。
そして、図24に示されるように、開口部413及び414と、その間に、銅(Cu)が埋め込まれることにより、チップ貫通電極105及びシリコン貫通電極109と、それらを接続する接続用配線106が形成される。銅(Cu)を埋め込む方法は、例えば、次の方法を採用することができる。まず、スパッタ法を用いて、バリアメタル膜と電界めっき用のCuシード層を形成し、必要に応じて無電解めっき法などでCuシード層が補強される。その後、電解めっき法で銅が充填された後、余剰な銅が、CMP法で除去されることで、チップ貫通電極105、シリコン貫通電極109、及び接続用配線106が形成される。バリアメタル膜の材料には、タンタル(Ta)、チタン(Ti)、タングステン(W)、ジルコニウム(Zr)及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜としてチタンが用いられる。
図25に示されるように、接続用配線106と絶縁膜108の表面に、窒化膜(SiN)等からなるキャップ膜402が形成された後、さらに絶縁膜108で覆われる。
続いて、図26に示されるように、フォトダイオード51が形成されている画素領域21の絶縁膜108とキャップ膜402を掘り込むことにより、キャビティ415が形成される。
そして、図27に示されるように、形成されたキャビティ415に、カラーフィルタ15、及び、オンチップレンズ16が形成される。
次に、図28に示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板411がデボンドされる(剥離される)。
次に、図29に示されるように、ロジック基板11と画素センサ基板12が反転され、ガラス保護基板18を支持基板として、ロジック基板11の外側に最も近い配線層83cの一部が開口され、セミアディティブ法により、再配線90が形成される。
続いて、図30に示されるように、ソルダマスク91を形成して、再配線90を保護した後、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図15の固体撮像装置1を製造することができる。
<図15の固体撮像装置の第2の製造方法>
次に、図31乃至図43を参照して、図15に示したフェイストゥバック構造の固体撮像装置1の第2の製造方法について説明する。
まず、図31に示されるように、シリコン基板81の各チップ部となる領域に、制御回路22やロジック回路23となる多層配線層82が形成された、半製品状態のロジック基板11が製造される。この時点でのシリコン基板81は、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
そして、図32に示されるように、多層配線層82の最上層の配線層83cと接続される再配線90が、例えば、配線材料としてCuを用いてダマシン法により形成される。形成された再配線90と層間絶縁膜84の上面には、窒化膜(SiN)などを用いたキャップ膜421が形成された後、SiO2等の絶縁膜422で覆われる。なお、図15では、このキャップ膜421と絶縁膜422の図示が省略されている。キャップ膜421と絶縁膜422は、例えば、プラズマCVD法により形成することができる。
続いて、図33に示されるように、ロジック基板11の多層配線層82側に対して、仮接合基板(シリコン基板)423が、プラズマ接合または接着剤による接合によって、支持基板として貼り合わされる。
そして、図34に示されるように、ロジック基板11のシリコン基板81を、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化した後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86がプラズマCVD法などにより成膜される。この絶縁膜86の上面に、ホットエレクトロンの影響を回避するための遮光膜416と保護膜417を形成してもよい点は、上述した第1の製造方法と同様である(図18参照)。
図35に示されるように、薄肉化された後のロジック基板11に、別途製造された半製品状態の画素センサ基板12の多層配線層102側が貼り合わされる。
ロジック基板11と画素センサ基板12を貼り合わせた後、図36に示されるように、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化される。そしてさらに、高誘電体膜401と、犠牲層となる絶縁膜108が形成される。絶縁膜108としては、例えば、SiO2などを用いることができる。
その後、上述した第1の製造方法において図22乃至図27を参照して説明した方法により、チップ貫通電極105とシリコン貫通電極109、それらを接続する接続用配線106や、カラーフィルタ15、オンチップレンズ16が形成される。そして、図37に示されるように、ガラスシール樹脂17を介してガラス保護基板18が接続された後、仮接合基板423がデボンドされる。
図38に示されるように、ロジック基板11と画素センサ基板12が反転され、図39に示されるように、ガラス保護基板18を支持基板として、再配線90の一部が開口され、はんだボールマウント法などにより、はんだボール14が形成される。はんだボール14が搭載される領域以外の絶縁膜422上面は、ソルダマスク91で覆われる。
<はんだボールマウント部の第1の変形例>
図40は、はんだボール14が搭載される領域であるはんだボールマウント部の第1の変形例を示している。
第1の変形例では、図40に示されるように、再配線90の上に、再配線90と同一材料(例えば、Cu)により、はんだランド431が形成されている。そして、そのはんだランド431上に、はんだボール14が接続されている。
はんだランド431のはんだボール14を除く上面は、キャップ膜441と絶縁膜442で覆われている。これにより、再配線90の上面は、キャップ膜421と絶縁膜422、及び、キャップ膜441と絶縁膜442の4層構造となっている。
はんだボールマウント部を図40に示した構造とする場合には、図32を参照して説明した再配線90と、キャップ膜421及び絶縁膜422の製造工程に加えて、図41に示されるように、はんだランド431と、キャップ膜441及び絶縁膜442とを、さらに形成すればよい。その他の製造方法は、上述した第2の製造方法と同様である。
<はんだボールマウント部の第2の変形例>
図42は、はんだボールマウント部の第2の変形例を示している。
第2の変形例では、図42に示されるように、再配線90とはんだランド431が第1の変形例のように直接接続されるのではなく、ビア(接続導体)443を介して接続されている。再配線90の上面は、キャップ膜421と絶縁膜422、及び、キャップ膜441と絶縁膜442の4層構造となっている。
このように、ビア443を用いて多層化することにより、配線の引き回しが容易となるため、レイアウト上、有利となる。
はんだボールマウント部を図42に示した構造とする場合には、図32を参照して説明した再配線90と、キャップ膜421及び絶縁膜422の製造工程に加えて、図43に示されるように、はんだランド431及びビア443と、キャップ膜441及び絶縁膜442を、さらに形成する工程が追加される。その他の製造方法は、上述した第2の製造方法と同様である。
<図15の固体撮像装置の第3の製造方法>
次に、図44乃至図49を参照して、図15に示したフェイストゥバック構造の固体撮像装置1の第3の製造方法について説明する。
まず、図44に示されるように、シリコン基板81の各チップ部となる領域に、制御回路22やロジック回路23となる多層配線層82が形成された、半製品状態のロジック基板11が製造される。この時点でのシリコン基板81は、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
そして、図45に示されるように、多層配線層82の最上層の配線層83cと接続される再配線90が、例えば、配線材料としてCuを用いてダマシン法により形成される。形成された再配線90と層間絶縁膜84の上面には、窒化膜(SiN)等を用いてキャップ膜421が形成された後、SiO2等の絶縁膜422で覆われる。
ここまでの工程は、上述した第2の製造方法と同様である。
次に、図46に示されるように、ソルダマスク91を形成して、はんだボール14を搭載する領域のソルダマスク91とキャップ膜421及び絶縁膜422とがエッチングされることにより、開口部451が形成される。なお、開口部451は、フォトレジストを塗布し、はんだボール14を搭載する領域をドライエッチングすることで形成してもよい。
そして、図47に示されるように、開口部451に、はんだボール14が、例えば、はんだボールマウント法により形成される。
次に、図48及び図49に示されるように、ロジック基板11のはんだボール14側と、仮接合基板(シリコン基板)453が、はんだボール14が隠れる厚さの接着剤452を用いて貼り合わされる。
接着剤452を用いてロジック基板11と仮接合基板453を貼り合わせた後の製造工程は、上述した第2の製造方法と同様であるので、その説明は省略する。
<再配線の変形例>
ところで、はんだボール14と接続される再配線90や、はんだランド431の配線層の厚さは、はんだ付けの際、はんだ中の錫と金属配線中の銅が反応し、IMC(金属間化合物)が形成されるため、銅が反応せずに残る厚さを確保する必要がある。
あるいはまた、図50に示されるように、再配線90の外側にバリアメタル461を形成し、再配線90の銅が全て反応しても、バリアメタル461で反応をストップさせる構造とすることができる。このバリアメタル461の材料には、Ta、TaN、Ti、Co(コバルト)、Cr(クロム)などを用いることができる。バリアメタル461の材料としてTaまたはTaNを用いる場合には、バリアメタル461の厚みは、30nm程度とすることができる。一方、バリアメタル461の材料としてTiを用いる場合には、バリアメタル461の厚みは、200nm程度とされる。尚、このバリアメタル461は、Ta(下層)/Ti(上層)、あるいは、TaN/Ta/Tiなどの積層構造を取っても良い。
図51は、バリアメタル461としてTaまたはTaNを用いてはんだ付けした際の、再配線90にIMC(金属間化合物)が形成された反応後の状態を示している。なお、図51におけるバリアメタル461Aは、TaまたはTaNを用いたバリアメタル461を表す。
図51Aは、再配線90のうち、はんだボール14に近い上部のみが、IMC(CuSn)462となった状態を示している。
図51Bは、再配線90が図51Aよりも薄く形成され、再配線90のCu全てがIMC462に変化し、反応がバリアメタル461Aでストップされている状態を示している。
図51Cは、再配線90が図51Aよりも薄く形成され、再配線90のCu全てがIMC462に変化し、反応がバリアメタル461Aでストップされている状態を示している。図51Cでは、IMC462が、はんだボール14内に拡散されている。
図52は、バリアメタル461としてTiを用いてはんだ付けした際の、再配線90にIMC(金属間化合物)が形成された反応後の状態を示している。なお、図52におけるバリアメタル461Bは、Tiを用いたバリアメタル461を表す。
図52Aは、図51Aと同様に、再配線90のうち、はんだボール14に近い上部のみが、IMC(CuSn)462となった状態を示している。
図52Bは、図51Bと同様に、再配線90が図52Aよりも薄く形成され、再配線90のCu全てがIMC462に変化し、反応がバリアメタル461Bでストップしている状態を示している。
図52Cは、再配線90が図52Aよりも薄く形成され、再配線90のCu全てが反応し、CuSnのIMC462に変化するとともに、バリアメタル461Bの一部も反応し、TiSnのIMC463が形成されている状態を示している。
図52Dは、再配線90が図52Aよりも薄く形成され、再配線90のCu全てが反応し、CuSnであるIMC462がはんだボール14内に拡散し、バリアメタル461Bの一部が反応し、TiSnのIMC463が形成されている状態を示している。
このように、再配線90の下層にバリアメタル461を形成しておくことにより、はんだ付け不良を抑止することができる。また、バリアメタル461の材料としてTiを用いた場合には、はんだ付け後の信頼性試験において、CuとSnの相互拡散速度の差により生じるカーケンダルボイドの成長を抑止できることも期待できる。
<はんだランドがある場合の例>
図40や図42に示したように、再配線90の上にはんだランド431が形成される場合も同様にバリアメタル461を形成することができる。
図53は、再配線90とはんだランド431それぞれの下層に、バリアメタル461を形成した構造例を示している。このように、はんだボール14の下にバリアメタル461を配置した構造を、UBM構造(Under bump metal)構造という。
図54を参照して、図53に示したはんだランド431がある場合のバリアメタル461の形成について説明する。
まず、図54Aに示されるように、スパッタ法を用いてバリアメタル461を形成した後、再配線90が、ダマシン法により形成される。再配線90の形成後、キャップ膜421と絶縁膜422が積層される。
次に、図54Bに示されるように、はんだランド431が形成される領域が開口された後、図54Cに示されるように、バリアメタル461とはんだランド431のための配線材料431Aが成膜される。ここで、バリアメタル461の厚みは、例えば、500nm程度に厚くすることで、はんだボール14の接続信頼性を向上させることができる。
そして、CMP法により表面が平坦化され、余剰な配線材料431Aとバリアメタル461が除去されることで、図54Dに示されるように、はんだランド431が形成される。
最後に、図54Eに示されるように、最上面に、キャップ膜441及び絶縁膜442が形成され、さらに、はんだランド431上部にはんだボール14が形成され、それ以外の部分には、ソルダマスク91が形成される。
以上のように、ダマシン法により再配線90及びはんだランド431を形成することで、配線側壁にバリアメタル461を形成することが可能となり、配線間リークなどのリスクを低減することが可能となる。はんだボールマウント部のUBM構造をダマシン法で形成することができるため、バリアメタル461のアンダーカットを無くすことが可能となり、バリアメタル461の厚膜化や、積層膜の形成が容易となる。
これまでに説明したフェイストゥバック構造の固体撮像装置1の第1乃至第3の製造方法によれば、カラーフィルタ15やオンチップレンズ16を形成する前に、チップ貫通電極105とシリコン貫通電極109の2本の貫通電極が形成される。そのため、アイソレーション膜としての絶縁膜107や絶縁膜108も、カラーフィルタ15やオンチップレンズ16を形成する前に、形成することができる。これにより、膜質の良い絶縁膜107や絶縁膜108を形成することができ、耐圧や密着性などの特性が向上する。すなわち、高信頼性を確保できる絶縁膜107や絶縁膜108の信頼性を形成することができる。
<6.第1の基本構造の製造方法>
次に、図5乃至図14に示した、ロジック基板11と画素センサ基板12の配線層どうしが向き合うフェイストゥフェイス構造の固体撮像装置1の製造方法について説明する。
<図5の基本構造の製造方法>
初めに、図55乃至図65を参照して、図5に示した基本構造を有する固体撮像装置1の製造方法について説明する。
初めに、半製品状態のロジック基板11と画素センサ基板12とが別々に製造される。
ロジック基板11としては、シリコン基板(シリコンウエハ)81の各チップ部となる領域に、制御回路22やロジック回路23となる多層配線層82が形成される。この時点でのシリコン基板81は、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
一方、画素センサ基板12としては、シリコン基板(シリコンウエハ)101の各チップ部となる領域に各画素32のフォトダイオード51や画素トランジスタのソース/ドレイン領域が形成される。また、シリコン基板101の一方の面に、制御回路22などの一部を構成する多層配線層102が形成されるとともに、他方の面に、カラーフィルタ15とオンチップレンズ16が形成される。
そして、図55に示されるように、製造されたロジック基板11の多層配線層82側と、画素センサ基板12の多層配線層102側とが向き合うように貼り合わされる。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、ロジック基板11と画素センサ基板12の接合面に、それぞれプラズマTEOS膜、プラズマSiN膜、SiON膜(ブロック膜)、あるいはSiC膜などの膜を形成して接合面をプラズマ処理して重ね合わせ、その後アニール処理することにより、両者が接合される。
ロジック基板11と画素センサ基板12の貼り合わせ後、ダマシン法などを用いて、シリコン貫通電極109及びチップ貫通電極105、それらを接続する接続用配線106が、形成される。
そして、図55に示されるように、貼り合わされたロジック基板11と画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布され、図56に示されるように、キャビティレス構造で、ガラス保護基板18が接続される。
次に、図57に示されるように、ロジック基板11と画素センサ基板12とが貼り合わされた積層基板13が反転された後、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度の厚み、例えば、30乃至100μm程度に薄肉化される。
次に、図58に示されるように、薄肉化されたシリコン基板81上の、シリコン貫通電極88(不図示)を配置する位置が開口されるように、フォトレジスト221がパターニングされた後、ドライエッチングにより、シリコン基板81と、その下の層間絶縁膜84の一部が除去され、開口部222が形成される。
次に、図59に示されるように、開口部222を含むシリコン基板81上面全体に、絶縁膜(アイソレーション膜)86が、例えば、プラズマCVD法で成膜される。上述したように、絶縁膜86は、例えば、SiO2膜やSiN膜などとすることができる。
次に、図60に示されるように、開口部222の底面の絶縁膜86が、エッチバック法を用いて除去され、シリコン基板81に最も近い配線層83cが露出される。
次に、図61に示されるように、スパッタ法を用いて、バリアメタル膜(不図示)と、Cuシード層231が形成される。バリアメタル膜は、接続導体87(Cu)の拡散を防止するための膜であり、Cuシード層231は、電解めっき法により接続導体87を埋め込む際の電極となる。バリアメタル膜の材料には、タンタル(Ta)、チタン(Ti)、タングステン(W)、ジルコニウム(Zr)及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜としてチタンが用いられる。
次に、図62に示されるように、Cuシード層231上の所要の領域にレジストパターン241を形成した後、電解めっき法により、接続導体87としての銅(Cu)がめっきされる。これにより、シリコン貫通電極88が形成されるとともに、シリコン基板81上側に再配線90も形成される。
次に、図63に示されるように、レジストパターン241が除去された後、ウェットエッチングにより、レジストパターン241下のバリアメタル膜(不図示)とCuシード層231が除去される。
次に、図64に示されるように、ソルダマスク91を形成して、再配線90を保護した後、はんだボール14を搭載する領域のみソルダマスク91を除去することで、ソルダマスク開口部242が形成される。
そして、図65に示されるように、ソルダマスク開口部242に、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図5に示した基本構造を有する固体撮像装置1を製造することができる。
以上の製造方法によれば、カラーフィルタ15を形成した後に、シリコン貫通電極88が形成される。この場合、シリコン貫通電極88の形成工程のうち、特に、シリコン基板81と接続導体87とを絶縁するための絶縁膜86を、カラーフィルタ15やオンチップレンズ16などへのダメージを防止するため、200℃から220℃程度の低温プラズマCVD法により形成する必要がある。
しかしながら、低温で絶縁膜86を成膜した場合には、原子間結合が不十分で膜質が悪くなることがある。そして、膜質が悪い場合には、剥がれやクラックの発生、シリコン耐圧不良やメタル配線リークなどを引き起こす場合がある。
そこで、以下では、カラーフィルタ15やオンチップレンズ16などへのダメージを防止しつつ、絶縁膜86の信頼性を確保する製造方法について説明する。
<第1の変形例の第1の製造方法>
図66及び図67を参照して、図6に示した第1の変形例に係る構造を有する固体撮像装置1の第1の製造方法について説明する。
初めに、半製品状態のロジック基板11と画素センサ基板12とが別々に製造される。
ロジック基板11としては、シリコン基板(シリコンウエハ)81の各チップ部となる領域に、制御回路22やロジック回路23となる多層配線層82が形成される。この時点でのシリコン基板81は、薄肉化される前の状態であり、例えば、600μm程度の厚みを有する。
一方、画素センサ基板12としては、シリコン基板(シリコンウエハ)101の各チップ部となる領域に各画素32のフォトダイオード51や画素トランジスタのソース/ドレイン領域が形成される。また、シリコン基板101の画素トランジスタのソース/ドレイン領域が形成された面に、制御回路22などの一部を構成する多層配線層102が形成される。なお、図66以降の図では、半製品状態の画素センサ基板12の図として、シリコン基板101中に形成されているフォトダイオード51が省略されているものがある。
続いて、図66Aに示されるように、半製品状態のロジック基板11と画素センサ基板12が、ロジック基板11の多層配線層82側と、画素センサ基板12の多層配線層102側とが向き合うようにして、プラズマ接合または接着剤により貼り合わされる。
そして、図66Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化された後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86が、プラズマCVD法などにより成膜される。
次に、図66Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、ロジック基板11の配線層83cと接続されたシリコン貫通電極151と、画素センサ基板12の配線層103cと接続されたチップ貫通電極152、及び、それらを接続する接続用配線153が形成される。シリコン貫通電極151、チップ貫通電極152、及び、接続用配線153は、図22乃至図24を参照して説明した工程と同様の工程で形成することができる。
また、はんだボール14が搭載される再配線154も形成される。再配線154は、例えばダマシン法を用いて形成される。
なお、図6、図66及び図67では、絶縁膜86が一層で形成されているが、実際には、フェイストゥバック構造と同様に、キャップ膜421や絶縁膜422などが積層されている。また、再配線154は、上述したように、銅が反応せずに残る厚さで形成されるか、または、バリアメタル461で反応をストップさせる構造とすることができる。さらに、図40及び図42に示したはんだランド431を追加した構成、図52乃至図53に示したUBM構造なども勿論可能である。
次に、図66Dに示されるように、ロジック基板11の絶縁膜86側に対して、仮接合基板(シリコン基板)471が、支持基板として貼り合わされる。
そして、図67Aに示されるように、仮接合基板471が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図67Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板471がデボンドされる。
そして、図67Cに示されるように、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図6に示した第1の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第1の変形例の第2の製造方法>
次に、図68乃至図70を参照して、図6に示した第1の変形例に係る構造を有する固体撮像装置1の第2の製造方法について説明する。
初めに、図68Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図68Bに示されるように、ロジック基板11のシリコン基板81を支持基板として、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化される。
次に、図68Cに示されるように、薄肉化された画素センサ基板12のシリコン基板101に、仮接合基板(シリコン基板)472が貼り合わされ、今度は、図68Dに示されるように、仮接合基板472を支持基板として、ロジック基板11のシリコン基板81が、20乃至100μm程度に薄肉化される。
次に、図69Aに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、ロジック基板11の配線層83cと接続されたシリコン貫通電極151と、画素センサ基板12の配線層103cと接続されたチップ貫通電極152、及び、それらを接続する接続用配線153が形成される。シリコン貫通電極151、チップ貫通電極152、及び、接続用配線153は、図22乃至図24を参照して説明した工程と同様の工程で形成することができる。
また、はんだボール14が搭載される再配線154も形成される。再配線154は、例えば、ダマシン法を用いて形成される。
次に、図69Bに示されるように、ロジック基板11の絶縁膜86側に仮接合基板473が貼り合わされた後、図69Cに示されるように、画素センサ基板12側の仮接合基板472がデボンドされる。
次に、図70Aに示されるように、仮接合基板473が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101上に、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
そして、図70Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板473がデボンドされる。
最後に、図70Cに示されるように、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図6に示した第1の変形例に係る構造を有する図1の固体撮像装置1が完成する。
なお、図6に示したフェイストゥフェイス構造では、シリコン貫通電極151とチップ貫通電極152を接続する接続用配線153が、シリコン基板81の上面に形成される構造となっている。
しかし、図71Aに示されるように、ダマシン法で形成される接続用配線153の少なくとも一部が、シリコン基板81を掘り込んだ部分に形成されてもよい。
図71Bは、はんだボール14と接続される再配線154が省略された構造であって、ダマシン法で形成される接続用配線153が、シリコン基板81を掘り込んだ部分に形成された例を示している。
このように、シリコン基板81を掘り込んだ部分に接続用配線153を形成することにより、絶縁膜(酸化膜)86が薄くてもよいため、絶縁膜加工を少なくすることができ、生産性が改善される。
<第1の変形例の第3の製造方法>
次に、図72及び図73を参照して、図6に示した第1の変形例に係る構造を有する固体撮像装置1の第3の製造方法について説明する。
初めに、図72Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図72Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化された後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86が、プラズマCVD法などにより成膜される。
次に、図72Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極151、チップ貫通電極152、接続用配線153、及び、再配線154が形成される。これらの形成方法は、上述した方法と同様である。
次に、ロジック基板11の絶縁膜86の表面が、CMP法により平坦化された後、図72Dに示されるように、多孔質層等の剥離層481Aを有する仮接合基板481が、プラズマ接合により貼り合わされる。仮接合基板481の仮貼り合わせを、プラズマ接合により行うことで、総厚の平坦度を0.5μm程度にすることができるため、次工程の画素センサ基板12のシリコン基板101の薄肉化時の膜厚制御が容易になる。
次に、図73Aに示されるように、仮接合基板481が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図73Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。
ガラス保護基板18が接続された後、仮接合基板481が、剥離層481Aを残してデボンドされる。そして、図73Cに示されるように、剥離層481Aが、研削、研磨等によって除去される。
最後に、図73Dに示されるように、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図6に示した第1の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第1の変形例の第4の製造方法>
次に、図74及び図75を参照して、図6に示した第1の変形例に係る構造を有する固体撮像装置1の第4の製造方法について説明する。
初めに、図74Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図74Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化された後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86が、プラズマCVD法などにより成膜される。
次に、図74Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極151、チップ貫通電極152、接続用配線153、及び、再配線154が形成される。これらの形成方法は、上述した方法と同様である。
次に、ロジック基板11の絶縁膜86の表面が、CMP法により平坦化された後、図74Dに示されるように、仮接合基板481が、プラズマ接合により、支持基板として貼り合わされる。仮接合基板481には、多孔質層等の剥離層481Aを有する接合面に、SiN等の信頼性の絶縁膜482が予め成膜されており、仮接合基板481の絶縁膜482と、ロジック基板11の絶縁膜86が、貼り合わされる。仮接合基板481の仮貼り合わせを、プラズマ接合により行うことで、総厚の平坦度を0.5μm程度にすることができるため、次工程の画素センサ基板12のシリコン基板101の薄肉化時の膜厚制御が容易になる。
次に、図75Aに示されるように、仮接合基板481が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図75Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。
ガラス保護基板18が接続された後、仮接合基板481が、剥離層481Aを残してデボンドされる。そして、剥離層481Aが、研削、研磨等によって除去され、信頼性の絶縁膜482が露出される状態となる。
最後に、図75Dに示されるように、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図6に示した第1の変形例に係る構造を有する図1の固体撮像装置1が完成する。
上述した第1の変形例の第3及び第4の製造方法によれば、仮接合基板481は再利用が可能となるため、製造コストを安価にすることができる。
<第1の変形例の第5の製造方法>
次に、図76及び図77を参照して、図6に示した第1の変形例に係る構造を有する固体撮像装置1の第5の製造方法について説明する。
初めに、図76Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図76Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化された後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86が、プラズマCVD法などにより成膜される。
次に、図76Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極151、チップ貫通電極152、接続用配線153、及び、再配線154が形成される。これらの形成方法は、上述した方法と同様である。
さらに、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
次に、図76Dに示されるように、はんだボール14が隠れる厚さの接着剤490を用いて、仮接合基板491が貼り合わされる。
次に、図77Aに示されるように、仮接合基板491が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図77Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板491がデボンドされる。
そして、図77Cに示されるように、仮接合基板491を接着していた接着剤490が除去される。
以上の製造方法により、図6に示した第1の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第1の変形例の第6の製造方法>
次に、図78乃至図80を参照して、図6に示した第1の変形例に係る構造を有する固体撮像装置1の第6の製造方法について説明する。
初めに、図78Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図78Bに示されるように、ロジック基板11のシリコン基板81を支持基板として、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化される。
次に、図78Cに示されるように、薄肉化された画素センサ基板12のシリコン基板101に、仮接合基板(シリコン基板)492が貼り合わされ、今度は、図78Dに示されるように、仮接合基板492を支持基板として、ロジック基板11のシリコン基板81が、20乃至100μm程度に薄肉化される。
次に、図79Aに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極151、チップ貫通電極152、接続用配線153、及び、再配線154が形成される。これらの形成方法は、上述した方法と同様である。
さらに、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
そして、図79Bに示されるように、はんだボール14が隠れる厚さの接着剤490を用いて、仮接合基板493が貼り合わされる。
次に、図79Cに示されるように、画素センサ基板12側の仮接合基板492がデボンドされる。
次に、図80Aに示されるように、仮接合基板492が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図80Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板492がデボンドされる。
そして、図80Cに示されるように、仮接合基板492を接着していた接着剤490が除去される。
以上の製造方法により、図6に示した第1の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第2の変形例の第1の製造方法>
次に、図81及び図82を参照して、図7に示した第2の変形例に係る構造を有する固体撮像装置1の第1の製造方法について説明する。図7に示した第2の変形例に係る構造は、金属結合(Cu-Cu結合)を用いたフェイストゥフェイス構造である。
初めに、図81Aに示されるように、別々に製造された半製品状態のロジック基板11の多層配線層82の配線層83aと、画素センサ基板12の多層配線層102の配線層103cが、金属結合(Cu-Cu)により、貼り合わされる。
そして、図81Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化された後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86が、プラズマCVD法などにより成膜される。
次に、図81Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極88及び再配線90が形成される。これらの形成方法は、上述したシリコン貫通電極151や再配線154の形成方法と同様である。
なお、この工程の後に、図81Dに示されるように、図76Cに示した工程と同様に、ソルダマスク91とはんだボール14まで形成してもよい。
次に、図82Aに示されるように、ロジック基板11の絶縁膜86側に対して、仮接合基板(シリコン基板)493が、支持基板として貼り合わされる。
次に、図82Bに示されるように、仮接合基板493が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図82Cに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板493がデボンドされる。
そして、図82Dに示されるように、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
図81Dに示したように、絶縁膜86上にソルダマスク91とはんだボール14まで形成した後で仮接合基板493を接着した場合には、仮接合基板493をデボンドした後、接着剤を除去するだけでよい。
以上の製造方法により、図7に示した第2の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第2の変形例の第2の製造方法>
次に、図83乃至図85を参照して、図7に示した第2の変形例に係る構造を有する固体撮像装置1の第2の製造方法について説明する。
初めに、図83Aに示されるように、別々に製造された半製品状態のロジック基板11の多層配線層82の配線層83aと、画素センサ基板12の多層配線層102の配線層103cが、金属結合(Cu-Cu)により、貼り合わされる。
そして、図83Bに示されるように、ロジック基板11のシリコン基板81を支持基板として、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化される。
次に、図83Cに示されるように、薄肉化された画素センサ基板12のシリコン基板101に、仮接合基板(シリコン基板)494が貼り合わされ、今度は、図83Dに示されるように、仮接合基板494を支持基板として、ロジック基板11のシリコン基板81が、20乃至100μm程度に薄肉化される。
次に、図84Aに示されるように、シリコン基板81表面に、絶縁膜86がプラズマCVD法などにより成膜された後、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極88及び再配線90が形成される。これらの形成方法は、上述したシリコン貫通電極151や再配線154の形成方法と同様である。
次に、図84Bに示されるように、ロジック基板11の絶縁膜86側に対して、仮接合基板(シリコン基板)495が、支持基板として貼り合わされ、図84Cに示されるように、画素センサ基板12側の仮接合基板494がデボンドされる。
次に、図85Aに示されるように、仮接合基板495が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図85Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板495がデボンドされる。
そして、図85Cに示されるように、ソルダマスク91を全面に形成して、はんだボール14を搭載する領域のみソルダマスク91を除去した後、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図7に示した第2の変形例に係る構造を有する図1の固体撮像装置1が完成する。
なお、図84Aの絶縁膜86上に、先にソルダマスク91とはんだボール14まで形成した後で、仮接合基板495を接着してもよい。この場合、図85Bにおいて、仮接合基板495をデボンドした後は、仮接合基板495を接着した接着剤を除去するのみとなる。
<第3の変形例の製造方法>
次に、図86及び図87を参照して、図8に示した第3の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。図8に示した第3の変形例に係る構造は、接続用配線153と再配線154とが接続用導体(ビア)171で接続されたフェイストゥフェイス構造である。
初めに、図86Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図86Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化された後、シリコン基板81表面に、シリコン基板81と絶縁するための絶縁膜86が、プラズマCVD法などにより成膜される。
次に、図86Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、シリコン貫通電極151、チップ貫通電極152、及び、接続用配線153が形成される。これらの形成方法は、上述した方法と同様である。
そして、図86Dに示されるように、ロジック基板11の絶縁膜86側に対して、仮接合基板(シリコン基板)496が、支持基板として貼り合わされる。
次に、図87Aに示されるように、仮接合基板496が接合された状態で基板全体が反転され、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
次に、図87Bに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。ガラス保護基板18が接続された後、仮接合基板496がデボンドされる。
そして、図87Cに示されるように、接続用配線153上の一部の絶縁膜86がエッチングにより開口され、セミアディティブ法により、接続用導体(ビア)171と再配線154が形成される。
そして、図87Dに示されるように、絶縁膜86と再配線154を覆うようにソルダマスク91が形成された後、はんだボール14を搭載する領域のみソルダマスク91が開口される。
最後に、ソルダマスク91が開口された領域に、はんだボールマウント法などにより、はんだボール14が形成される。
以上の製造方法により、図8に示した第3の変形例に係る構造を有する図1の固体撮像装置1が完成する。
第1の変形例の説明の際にも説明したが、上述した第1乃至第3の変形例に係る構造では、ロジック基板11と画素センサ基板12を電気的に接続する接続用配線153が、画素センサ基板12のシリコン基板101より上側ではなく、ロジック基板11のシリコン基板81の下側に形成されている。これにより、キャビティレス構造である積層基板13とガラス保護基板18との空間(厚み)を最小限にすることができるので、固体撮像装置1の低背化が可能となり、画素特性を向上させることができる。
<第4の変形例の製造方法>
次に、図88及び図89を参照して、図9に示した第4の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。
図9に示した第4の変形例に係る構造は、はんだボール14、ロジック基板11の複数の配線層83、及び、画素センサ基板12の複数の配線層103が、ロジック基板11と画素センサ基板12を貫通する1本のチップ貫通電極181により接続されたフェイストゥフェイス構造である。
初めに、図88Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。そして、シリコン貫通電極109及びチップ貫通電極105と、それらを接続する接続用配線106、並びに、チップ貫通電極181及び接続用配線182が形成される。シリコン貫通電極109、チップ貫通電極105、接続用配線106、チップ貫通電極181、及び接続用配線182以外のシリコン基板101上面は、絶縁膜108で覆われる。なお、絶縁膜108は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成してもよい。
なお、上述した第1乃至第3の変形例では、シリコン貫通電極109及びチップ貫通電極105と、それらを接続する接続用配線106は、ロジック基板11側に形成されていたが、第4の変形例では、図88Aに示されるように、画素センサ基板12側に形成されている。ただし、形成方法は、上述した第1乃至第4の変形例における形成方法と同様である。チップ貫通電極181及び接続用配線182も、シリコン貫通電極109及びチップ貫通電極105や、接続用配線106と同時に形成することができる。
次に、図88Bに示されるように、絶縁膜108が形成された部分のうち、画素領域21を含む所要の領域が掘り込まれ、図88Cに示されるように、画素領域21の掘り込まれた部分に、カラーフィルタ15、及び、オンチップレンズ16が形成される。
そして、図88Dに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。
次に、図89Aに示されるように、ガラス保護基板18を支持基板として、ロジック基板11のシリコン基板81が、バックグラインド(研磨)されることにより薄肉化される。バックグラインドでは、研磨レートの違いにより、チップ貫通電極181が、シリコン基板81から僅かに飛び出した状態となる。薄肉化後、研磨されたシリコン基板81表面は、CMP法により平坦化される。
その後、絶縁膜86としてのTEOS膜がプラズマCVD法により形成された後、形成されたTEOS膜のCMP法による平坦化、フッ酸(HF)によるウェットエッチング工程を経て、図89Bに示されるような、チップ貫通電極181の上面を除いてシリコン基板81の表面が絶縁膜86で覆われた状態となる。
そして、図89Cに示されるように、セミアディティブ法により、再配線183が形成された後、図89Dに示されるように、ソルダマスク91及びはんだボール14が形成される。
以上の製造方法により、図9に示した第4の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第5の変形例の製造方法>
次に、図90乃至図92を参照して、図10に示した第5の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。
図90A乃至図90Cに示される工程は、図88A乃至図88Cに示した第4の変形例の製造方法と同様である。
すなわち、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされた後、チップ貫通電極105、シリコン貫通電極109、チップ貫通電極181等の接続導体が形成される。そして、画素センサ基板12の裏面側に、カラーフィルタ15、及び、オンチップレンズ16が形成される。
続いて、図90Dに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、シリコン基板を用いた仮接合基板521が貼り合わされる。
図88Dに示した第4の変形例の製造方法では、この工程で、ガラス保護基板18が貼り合わされていたが、この第5の変形例における製造方法では、仮接合基板521が貼り合わされる。このようにすることで、前工程の設備を用いることができるメリットがある。
そして、図91Aに示されるように、図89Aと同様に、仮接合基板521を支持基板として、ロジック基板11のシリコン基板81が薄肉化される。
そして、図91Bに示されるように、図89Bを参照して説明した方法と同様の工程により、TEOS膜などによる絶縁膜86Aが形成された後、図91Cに示されるように、その絶縁膜86Aの上面に、再配線183と絶縁膜86Bが形成される。
従って、第5の変形例における絶縁膜86は、再配線183を形成する前の絶縁膜86Aと、再配線183を形成した後の絶縁膜86Bの2層で構成される。再配線183は、セミアディティブ法を用いて形成することができ、絶縁膜86Bは、プラズマCVD法を用いて形成することができる。
次に、図91Dに示されるように、再配線183上の、はんだボール14を形成する領域を開口させ、その開口部分に、例えば、レジストやSOG(Spin On Glass)などの、絶縁膜86に対してエッチング選択比が取れる埋め込み材料522が埋め込まれる。そして、埋め込み材料522が埋め込まれたロジック基板11の絶縁膜86上面に、仮接合基板523が貼り合わされる。
そして、図92Aに示されるように、オンチップレンズ16側に貼り合わせた仮接合基板521がデボンドされ、続いて、図92Bに示されるように、ガラス保護基板18が貼り合わされる。
次に、図92Cに示されるように、ロジック基板11の絶縁膜86側の仮接合基板523がデボンドされ、埋め込み材料522が除去される。そして、埋め込み材料522が除去された部分に、はんだボール14が、はんだボールマウント法などにより形成される。
以上の製造方法により、図10に示した第5の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第6の変形例の製造方法>
次に、図93及び図94を参照して、図11に示した第6の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。
まず、図93Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされた後、チップ貫通電極191、接続用配線192、チップ貫通電極181、及び接続用配線182が形成される。そして、チップ貫通電極191、接続用配線192、チップ貫通電極181、及び接続用配線182以外のシリコン基板101上面が、絶縁膜108で覆われる。チップ貫通電極191、接続用配線192などの形成方法は、上述した第1乃至第5の変形例における形成方法と同様である。なお、絶縁膜108は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成することができる。
次に、図93Bに示されるように、絶縁膜108が形成された部分のうち、画素領域21を含む所要の領域が掘り込まれ、図93Cに示されるように、画素領域21の掘り込まれた部分に、カラーフィルタ15、及び、オンチップレンズ16が形成される。
そして、図94Aに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。
次に、図94Bに示されるように、ガラス保護基板18を支持基板として、ロジック基板11のシリコン基板81がバックグラインド(研磨)されることにより、チップ貫通電極181がシリコン基板81から僅かに飛び出した状態となるように、シリコン基板81が薄肉化される。
そして、図94Cに示されるように、セミアディティブ法により、再配線183が形成された後、ソルダマスク91及びはんだボール14が形成される。
以上の製造方法により、図11に示した第6の変形例に係る構造を有する図1の固体撮像装置1が完成する。
なお、第6の変形例に係る構造を、図90乃至図92を参照して説明したような、2枚の仮接合基板521及び523を用いる方法で製造することも可能である。
<第7の変形例の製造方法>
次に、図95及び図96を参照して、図12に示した第7の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。
まず、図95Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされた後、チップ貫通電極181及び接続用配線182が形成される。そして、チップ貫通電極181及び接続用配線182以外のシリコン基板101上面が、絶縁膜108で覆われる。
図12に示した固体撮像装置1の第7の変形例に係る構造は、ロジック基板11と画素センサ基板12が、金属結合により接続される構造である。したがって、図95Aでは、別々に製造された半製品状態のロジック基板11の多層配線層82の配線層83aと、画素センサ基板12の多層配線層102の配線層103cが、Cu-Cuの金属結合により、貼り合わされている。
チップ貫通電極181及び接続用配線182の形成方法は、上述した第1乃至第6の変形例における形成方法と同様である。なお、絶縁膜108は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成してもよい。
次に、図95Bに示されるように、絶縁膜108が形成された部分のうち、画素領域21を含む所要の領域が掘り込まれ、図95Cに示されるように、掘り込まれた画素領域21の部分に、カラーフィルタ15、及び、オンチップレンズ16が形成される。
そして、図96Aに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。
次に、図96Bに示されるように、ガラス保護基板18を支持基板として、ロジック基板11のシリコン基板81がバックグラインド(研磨)されることにより、チップ貫通電極181がシリコン基板81から僅かに飛び出した状態となるように、シリコン基板81が薄肉化される。
そして、図96Cに示されるように、セミアディティブ法により、再配線183が形成された後、ソルダマスク91及びはんだボール14が形成される。
以上の製造方法により、図12に示した第7の変形例に係る構造を有する図1の固体撮像装置1が完成する。
なお、第7の変形例に係る構造を、図90乃至図92を参照して説明したような、2枚の仮接合基板521及び523を用いる方法で製造することも可能である。
<第8の変形例の製造方法>
次に、図97乃至図100を参照して、図13に示した第8の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。
まず、図97Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12とが、配線層どうしが向き合うようにして貼り合わされる。
そして、図97Bに示されるように、貼り合わされたロジック基板11と画素センサ基板12全体が反転され、ロジック基板11のシリコン基板81が薄肉化された後、シリコン貫通電極88と再配線90が形成される。シリコン貫通電極88と再配線90の形成方法は、上述した第1乃至第7の変形例における形成方法と同様である。
次に、図97Cに示されるように、再配線90が形成されたロジック基板11のシリコン基板81上面に、配線層83などに影響を与えない250℃以上400℃以下の温度で、絶縁膜201が成膜される。この絶縁膜201は、図13を参照して説明したように、例えば、プラズマTEOS膜、プラズマSiN膜、プラズマSiO2膜、CVD-SiN膜、CVD-SiO2膜などとすることができる。
そして、図98Aに示されるように、成膜された絶縁膜201が、CMP法により平坦化された後、図98Bに示されるように、平坦化された絶縁膜201上面に、仮接合基板541が貼り合わされる。
そして、図98Cに示されるように、再び、ロジック基板11と画素センサ基板12全体が反転され、仮接合基板541を支持基板として、画素センサ基板12のシリコン基板101が薄肉化される。
そして、図99Aに示されるように、チップ貫通電極105及びシリコン貫通電極109と、それらを接続する接続用配線106が形成される。チップ貫通電極105、シリコン貫通電極109、及び接続用配線106以外のシリコン基板101上面は、絶縁膜108で覆われる。なお、絶縁膜108は、上述した他の実施の形態と同様、キャップ膜と絶縁膜の複数層で構成してもよい。また、図91Cの絶縁膜86A及び86Bのように、絶縁膜108を2以上の工程で形成してもよい。
次に、図99Bに示されるように、絶縁膜108が形成された部分のうち、画素領域21を含む所要の領域が掘り込まれ、その掘り込まれた画素領域21の部分に、カラーフィルタ15、及び、オンチップレンズ16が形成される。
そして、図99Cに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が接続される。
その後、図100Aに示されるように、貼り合わされたロジック基板11と画素センサ基板12全体が反転され、仮接合基板541がデボンドされる。
そして、図100Bに示されるように、はんだボール14が搭載される領域の絶縁膜201がエッチングされ、図100Cに示されるように、絶縁膜201が除去されて露出された再配線90上に、はんだボール14が、はんだボールマウント法などにより形成される。
以上の製造方法により、図13に示した第8の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第1乃至第8の変形例の製造方法のまとめ>
第1乃至第8の変形例に係る構造を有する固体撮像装置1の製造方法について、簡単に説明する。
第1乃至第8の変形例に係る構造においては、初めに、ロジック基板11側の、多層配線層82が形成されたシリコン基板81と、画素センサ基板12側の、多層配線層102が形成されたシリコン基板101とが、配線層どうしが向き合うようにして貼り合わされる。
次に、ロジック基板11の配線層83と画素センサ基板12の配線層103とを接続する貫通孔や、裏面電極であるはんだボール14とロジック基板11の配線層83とを接続する貫通孔、及び、再配線が形成される。
これらの貫通孔及び再配線は、第1及び第3の変形例では、シリコン貫通電極151やチップ貫通電極152、再配線154に相当し、第2の変形例では、シリコン貫通電極88と再配線90に相当し、第4、第5、及び第8の変形例では、チップ貫通電極105、シリコン貫通電極109、チップ貫通電極181、及び再配線183に相当する。また、第6及び第7の変形例では、これらの貫通孔及び再配線は、チップ貫通電極181、チップ貫通電極191、再配線183などに相当する。
なお、この貫通孔や再配線の形成工程には、絶縁膜86の成膜も含まれる。
そして、貫通孔や再配線を形成した後で、カラーフィルタ15やオンチップレンズ16が形成される。最後に、ガラスシール樹脂17によりキャビティレス構造でガラス保護基板18が接続されて、固体撮像装置1が完成する。
したがって、カラーフィルタ15やオンチップレンズ16を形成する前に、ロジック基板11の配線層83と画素センサ基板12の配線層103とを接続する貫通孔や、裏面電極であるはんだボール14とロジック基板11の配線層83とを接続する貫通孔、及び、再配線を形成するので、250℃以上の高温による絶縁膜86の成膜が可能である。これにより、高信頼性を確保できる絶縁膜86を成膜することができる。換言すれば、絶縁膜86の機械的特性や絶縁耐性を、信号処理配線と同等レベルに向上させることができる。
<第9の変形例の製造方法>
次に、図101乃至図103を参照して、図14に示した第9の変形例に係る構造を有する固体撮像装置1の製造方法について説明する。
初めに、図101Aに示されるように、例えば、600μm程度の厚みのシリコン基板(シリコンウエハ)101の各チップ部となる領域に、制御回路22などの一部を構成する多層配線層102が形成された後、多層配線層102上面に、仮接合基板251が貼り合わされる。
次に、図101Bに示されるように、シリコン基板101が薄肉化された後、シリコン基板101内の所定の領域に、各画素32のフォトダイオード51が形成される。さらに、フォトダイオード51の上側には、カラーフィルタ15とオンチップレンズ16が形成される。
次に、図101Cに示されるように、オンチップレンズ16が形成されたシリコン基板101上面に、ガラス保護基板18が、ガラスシール樹脂17を用いてキャビティレス構造で接続される。そして、ガラス保護基板18の上面に、ガラス表面保護膜252を成膜した後、仮接合基板251が剥離される。ガラス表面保護膜252は、例えば、SiN膜、SiO2膜などを採用することができる。
以上の工程により、半製品状態の画素センサ基板12が完成する。
一方、ロジック基板11側については、図102Aに示されるように、例えば、600μm程度の厚みのシリコン基板(シリコンウエハ)81の各チップ部となる領域に、ロジック回路23を構成する多層配線層82が形成された後、多層配線層82上面に、仮接合基板261が貼り合わされる。
次に、図102Bに示されるように、シリコン基板81が薄肉化された後、シリコン貫通電極88(不図示)を配置する位置に開口部262が形成され、開口部262の内壁面と、シリコン基板81上面に対して、絶縁膜(アイソレーション膜)86が成膜される。この絶縁膜86は、高信頼性を確保するため、250℃以上の高温で成膜される。
また、上述した基本構造の製造方法と同様に、バリアメタル膜とCuシード層(不図示)を形成した後、接続導体87と再配線90が形成される。
さらに、第9の変形例では、シリコン基板81上の絶縁膜86上の所定の位置に、Cu−Cu接合を行う際の凹凸の影響を低減するためのダミー配線211も形成される。
そして、図102Cに示されるように、仮接合基板261が剥離された後、図102Dに示されるように、今度は、シリコン基板81の再配線90側に接着剤263が塗布され、仮接合基板264が貼り合わされる。
以上の工程により、半製品状態のロジック基板11が完成する。
そして、図103Aに示されるように、ロジック基板11の最上層の配線層83aと、画素センサ基板12の最下層の配線層103cの金属結合(Cu−Cu接合)により、半製品状態のロジック基板11と、半製品状態の画素センサ基板12が貼り合わされる。
その後、図103Bに示されるように、ロジック基板11に一時的に貼り付けられていた仮接合基板264が剥離され、接着剤263も除去される。
最後に、図103Cに示されるように、図64及び図65で説明した工程により、ソルダマスク91と、はんだボール14が形成された後、ガラス表面保護膜252が除去される。
以上の製造方法により、図14に示した第9の変形例に係る構造を有する図1の固体撮像装置1が完成する。
以上説明した第9の変形例の製造方法によれば、シリコン貫通電極88が、ロジック基板11と画素センサ基板12を貼り合わせる前の、ロジック基板11単体の工程で形成される。そのため、シリコン貫通電極88を形成する際に、耐熱性の低いカラーフィルタ15やオンチップレンズ16が存在しないため、250℃以上の高温による絶縁膜86の成膜が可能である。これにより、高信頼性を確保できる絶縁膜86を成膜することができる。
また、第9の変形例の製造方法によれば、カラーフィルタ15やオンチップレンズ16が、ロジック基板11と画素センサ基板12を貼り合わせる前の、画素センサ基板12単体の歪みの小さい状態のときに形成される。そのため、カラーフィルタ15やオンチップレンズ16とフォトダイオード51との合わせズレを小さくすることができ、合わせズレに起因する不良率を低減することができる。さらに、合わせズレが小さいので、より画素サイズを微細化することも可能となる。
また、第9の変形例の製造方法によれば、再配線90を形成する層と同一層に、電気的信号の授受に関係しないダミー配線211が形成される。これにより、Cu−Cu接合を行う際、再配線90の有無による凹凸の影響を低減させることができる。
<7.第10の変形例>
図104は、固体撮像装置1の積層基板13の第10の変形例を示す図である。
図104に示される第10の変形例は、図6に示した第1の変形例の一部が変更された構造を有する。
図104では、図6に示した第1の変形例と対応する部分については同一の符号を付してあり、その説明は省略する。
図6の第1の変形例では、シリコン貫通電極151とチップ貫通電極152の2本の貫通電極が、シリコン基板81を貫通し、シリコン貫通電極151とチップ貫通電極152とを接続する接続用配線153が、シリコン基板81の上部に形成されていた。
これに対して、第10の変形例では、図104に示されるように、接続用配線153が、シリコン基板81内に埋め込まれる形で形成されている。また、再配線154が省略され(あるいは、接続用配線153と再配線154が一体化され)、はんだボール14が接続用配線153上に形成され、はんだボール14以外のシリコン基板81上面は、絶縁膜86で覆われている。その他の構造は、図6に示した第1の変形例と同様である。
なお、図104の第10の変形例は、接続用配線153がシリコン基板81内に埋め込まれるように、図6に示した第1の変形例に係る構造を変更した例である。同様の変形を、図7乃至図14に示した第2乃至第9の変形例に係る構造についても適用することができる。例えば、接続用配線106や182をシリコン基板101内に埋め込む構成としたり、再配線90をシリコン基板81内に埋め込む構成とすることができる。
<8.第10の変形例の製造方法>
<第10の変形例の第1の製造方法>
次に、図105乃至図107を参照して、図104に示した第10の変形例に係る構造を有する固体撮像装置1の第1の製造方法について説明する。
まず、図105Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12が、配線層どうしが向き合うようにして貼り合わされる。
次に、図105Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化される。
次に、図105Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、ロジック基板11の配線層83cと接続されたシリコン貫通電極151と、画素センサ基板12の配線層103cと接続されたチップ貫通電極152、及び、それらを接続する接続用配線153が形成される。シリコン貫通電極151、チップ貫通電極152、及び、接続用配線153は、図22乃至図24を参照して説明した工程と同様の工程で形成することができる。
次に、図105Dに示されるように、絶縁膜86が、ロジック基板11のシリコン基板81と接続用配線153の上面全体に形成される。絶縁膜86は、例えば、CiCNの単層、SiNとSiOの積層、SiCNとSiOの積層など、接続用配線153の材料(例えばCu)の拡散を防止するパッシベーション膜として機能する。絶縁膜86は、250℃以上400℃以下の高温で成膜することができる。これにより、耐湿性に優れるとともに膜質の良い絶縁膜を成膜することができ、腐食や配線信頼性を向上させることができる。
次に、図105Eに示されるように、ロジック基板11のシリコン基板81と接続用配線153の上面全体に形成され絶縁膜86のうち、はんだボール14が形成される領域が開口され、はんだランド部600が形成される。ただし、図105Eに示されるように、はんだランド部600は、絶縁膜86が薄く残った状態とされる。
次に、図106Aに示されるように、開口されたはんだランド部600に、埋め込み材料膜601が形成される。埋め込み材料膜601は、はんだランド部600以外の絶縁膜86上面にも成膜され、成膜された埋め込み材料膜601は、CMP法を用いて平坦化される。埋め込み材料膜601は、絶縁膜86に対してエッチング選択比が取れる材料であればよく、例えば、低い誘電率を有する有機絶縁膜、SiO膜、SiOC膜などを採用することができる。
なお、埋め込み材料膜601は、レジストを回転塗布することにより形成することもできる。この場合、CMP法を用いた平坦化工程は不要となる。
次に、図106Bに示されるように、ロジック基板11の埋め込み材料膜601側に、仮接合基板602が貼り合わされた後、図106Cに示されるように、基板全体が反転される。
そして、図106Dに示されるように、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、図106Eに示されるように、その上に、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
そして、図107Aに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が貼り合わされる。
ガラス保護基板18が貼り合わされた後、図107Bに示されるように、仮接合基板602がデボンドされる。
次に、図107Cに示されるように、基板全体が再び反転された後、図107Dに示されるように、例えば、フッ酸(HF)を用いたウェットエッチングにより、埋め込み材料膜601が除去される。また、絶縁膜86が形成された全面がエッチバックされることにより、はんだランド部600に薄く残存する絶縁膜86が除去され、接続用配線153が露出される。
なお、図106Aで説明した工程において、レジストを回転塗布することにより、埋め込み材料膜601を形成した場合には、O2プラズマにより、埋め込み材料膜601を除去(アッシング)することができる。
最後に、図107Eに示されるように、接続用配線153が露出された部分に、はんだボール14が、はんだボールマウント法などにより形成される。
以上の製造方法により、図104に示した第10の変形例に係る構造を有する図1の固体撮像装置1が完成する。
<第10の変形例の第2の製造方法>
次に、図108乃至図110を参照して、図104に示した第10の変形例に係る構造を有する固体撮像装置1の第2の製造方法について説明する。
まず、図108Aに示されるように、別々に製造された半製品状態のロジック基板11と画素センサ基板12が、配線層どうしが向き合うようにして貼り合わされる。
次に、図108Bに示されるように、ロジック基板11のシリコン基板81が、デバイス特性に影響がない程度、例えば、20乃至100μm程度に薄肉化される。
次に、図108Cに示されるように、ロジック基板11側のシリコン基板81の所定の位置に、ロジック基板11の配線層83cと接続されたシリコン貫通電極151と、画素センサ基板12の配線層103cと接続されたチップ貫通電極152、及び、それらを接続する接続用配線153が形成される。シリコン貫通電極151、チップ貫通電極152、及び、接続用配線153は、図22乃至図24を参照して説明した工程と同様の工程で形成することができる。
次に、図108Dに示されるように、絶縁膜86が、ロジック基板11のシリコン基板81と接続用配線153の上面全体に形成される。絶縁膜86は、例えば、CiCNの単層、SiNとSiOの積層、SiCNとSiOの積層など、接続用配線153の材料(例えばCu)の拡散を防止するパッシベーション膜として機能する。絶縁膜86は、250℃以上400℃以下の高温で成膜することができる。これにより、耐湿性に優れるとともに膜質の良い絶縁膜を成膜することができ、腐食や配線信頼性を向上させることができる。
次に、図108Eに示されるように、ロジック基板11のシリコン基板81と接続用配線153の上面全体に形成され絶縁膜86のうち、はんだボール14が形成される領域が開口され、はんだランド部611が形成される。ただし、第2の製造方法では、図108Eに示されるように、はんだランド部611は、接続用配線153が露出されるまで、絶縁膜86が除去される。
次に、図109Aに示されるように、開口されたはんだランド部611に、埋め込み材料膜601が形成される。埋め込み材料膜601は、はんだランド部611以外の絶縁膜86上面にも成膜され、成膜された埋め込み材料膜601は、CMP法を用いて平坦化される。埋め込み材料膜601は、絶縁膜86に対してエッチング選択比が取れる材料であればよく、例えば、低い誘電率を有する有機絶縁膜、SiO膜、SiOC膜などを採用することができる。
次に、図109Bに示されるように、ロジック基板11の埋め込み材料膜601側に、仮接合基板602が貼り合わされた後、図109Cに示されるように、基板全体が反転される。
次に、図109Dに示されるように、画素センサ基板12のシリコン基板101が、1乃至10μm程度に薄肉化された後、図109Eに示されるように、その上に、カラーフィルタ15、及び、オンチップレンズ16が形成される。なお、薄肉化されたシリコン基板101の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
そして、図110Aに示されるように、画素センサ基板12のオンチップレンズ16が形成されている面全体に、ガラスシール樹脂17が塗布された後、キャビティレス構造で、ガラス保護基板18が貼り合わされる。
ガラス保護基板18が貼り合わされた後、図110Bに示されるように、仮接合基板602がデボンドされる。
次に、図110Cに示されるように、基板全体が再び反転された後、図110Dに示されるように、例えば、フッ酸(HF)を用いたウェットエッチングにより、埋め込み材料膜601が除去される。これにより、はんだランド部611において、接続用配線153が露出される。
最後に、図110Eに示されるように、接続用配線153が露出された部分に、はんだボール14が、はんだボールマウント法などにより形成される。
以上の製造方法により、図104に示した第10の変形例に係る構造を有する図1の固体撮像装置1が完成する。
図105乃至図110を参照して説明した第10の変形例の第1及び第2の製造方法においても、カラーフィルタ15やオンチップレンズ16を形成する前に、シリコン貫通電極151とチップ貫通電極152の2本の貫通電極と、それらを接続する接続用配線153を形成するので、250℃以上の高温による絶縁膜86の成膜が可能である。これにより、高信頼性を確保できる絶縁膜86を成膜することができる。換言すれば、絶縁膜86の機械的特性や絶縁耐性を、信号処理配線と同等レベルに向上させることができる。
上述した第1乃至第10の変形例のフェイストゥフェイス構造の固体撮像装置1においても、図40や図42で説明した、再配線90の上にはんだランド431を形成する構造を採用することができる。このとき、図50に示したように、再配線90の下に、金属配線中の銅との反応をストップさせるバリアメタル461を形成することができる。
<一般的な裏面照射型構造の製造方法>
次に、参考として、図111乃至図113を参照して、一般的な裏面照射型構造の固体撮像装置の製造方法について説明する。
まず、図111Aに示されるように、第1の半導体基板としてのシリコン基板701に対して、フォトダイオード(不図示)が画素ごとに形成されるとともに、第1転送トランジスタ、増幅トランジスタなどの画素トランジスタの画素回路や、制御回路、ロジック回路が、シリコン基板701と多層配線層704に形成される。多層配線層704は、複数の配線層702と、各配線層702の間に形成された層間絶縁膜703とで構成される。
次に、図111Bに示されるように、シリコン基板701の多層配線層704の上部に、第2の半導体基板としてのシリコン基板705が貼り合わされる。第2の半導体基板としてのシリコン基板705には、上述した他の製造方法のように、配線層が形成されていない点で、これまで説明した積層基板13の構成と異なる。
次に、図111Cに示されるように、シリコン基板705の所定の位置に、最上層の配線層702と接続されたシリコン貫通電極706と再配線707が形成される。シリコン貫通電極706及び再配線707は、図22乃至図24を参照して説明した工程と同様の工程で形成することができる。
次に、図111Dに示されるように、絶縁膜708が、シリコン基板705と再配線707の上面全体に形成される。絶縁膜708は、例えば、CiCNの単層、SiNとSiOの積層、SiCNとSiOの積層など、再配線707の材料(例えばCu)の拡散を防止するパッシベーション膜として機能する。絶縁膜708は、250℃以上400℃以下の高温で成膜することができる。これにより、耐湿性に優れるとともに膜質の良い絶縁膜を成膜することができ、腐食や配線信頼性を向上させることができる。
次に、図111Eに示されるように、シリコン基板705と再配線707の上面全体に形成され絶縁膜708のうち、はんだボール716(図113E)が形成される領域が開口され、はんだランド部709が形成される。ただし、図111Eに示されるように、はんだランド部709は、絶縁膜708が薄く残った状態とされる。
次に、図112Aに示されるように、開口されたはんだランド部709に、埋め込み材料膜710が埋め込まれる。埋め込み材料膜710は、はんだランド部709以外の絶縁膜708上面にも成膜され、成膜された埋め込み材料膜710は、CMP法を用いて平坦化される。埋め込み材料膜710は、絶縁膜708に対してエッチング選択比が取れる材料であればよく、例えば、低い誘電率を有する有機絶縁膜、SiO、SiOCなどを採用することができる。
なお、埋め込み材料膜710は、レジストを回転塗布することにより形成することができる。この場合、CMP法を用いた平坦化工程は不要となる。
次に、図112Bに示されるように、シリコン基板705の埋め込み材料膜710側に、仮接合基板711が貼り合わされた後、図112Cに示されるように、基板全体が反転される。
そして、図112Dに示されるように、シリコン基板701が、1乃至10μm程度に薄肉化された後、図112Eに示されるように、その上に、カラーフィルタ712、及び、オンチップレンズ713が形成される。なお、薄肉化されたシリコン基板711の上面には、図15の高誘電体膜401と同じ、暗電流を抑制するための高誘電体膜を形成してもよい。
そして、図113Aに示されるように、シリコン基板711のオンチップレンズ713が形成されている面全体に、ガラスシール樹脂714が塗布された後、キャビティレス構造で、ガラス保護基板715が貼り合わされる。
ガラス保護基板715が貼り合わされた後、図113Bに示されるように、仮接合基板711がデボンドされる。
次に、図113Cに示されるように、基板全体が再び反転された後、図113Dに示されるように、例えば、フッ酸(HF)を用いたウェットエッチングにより、埋め込み材料膜710が除去される。また、絶縁膜708が形成された全面がエッチバックされることにより、はんだランド部709に薄く残存する絶縁膜708が除去され、再配線707が露出される。
なお、図112Aで説明した工程において、レジストを回転塗布することにより、埋め込み材料膜710を形成した場合には、O2プラズマにより、埋め込み材料膜710を除去(アッシング)することができる。
最後に、図112Eに示されるように、再配線707が露出された部分に、はんだボール716が、はんだボールマウント法などにより形成される。
以上のように、配線層を予め形成した半導体基板どうしを貼り合わせるのではなく、配線層が形成されていないシリコン基板を貼り合わせる場合においても、上述した他の製造方法と同様に、カラーフィルタ712やオンチップレンズ713を形成する前に、シリコン貫通電極706と再配線707を形成することができる。そのため、250℃以上の高温による絶縁膜708の成膜が可能となり、高信頼性を確保できる絶縁膜708を成膜することができる。換言すれば、絶縁膜708の機械的特性や絶縁耐性を、信号処理配線と同等レベルに向上させることができる。
<9.3層の積層基板の構成例>
上述した各実施の形態は、固体撮像装置1の積層基板13が、ロジック基板11と画素センサ基板12の2層で構成されていた。
しかしながら、図114A及び図114Bに示されるように、ロジック基板11と画素センサ基板12の間に、第3の半導体基板であるメモリ基板801を設けた3層で、積層基板13を構成することも可能である。
メモリ基板801には、画素領域21で生成された信号や、ロジック回路23での信号処理結果のデータなどを記憶するメモリ回路802が形成される。
図115乃至図118は、固体撮像装置1の積層基板13が3層で構成される場合の具体的な構成例を示す図である。
図115乃至図118の各基板の詳細構成は、上述したロジック基板11と画素センサ基板12で説明した構成と同様であるため、その説明は省略する。
初めに、図115A乃至図115Cに示される3層構造の固体撮像装置1の構成について説明する。
図115A乃至図115Cに示される固体撮像装置1は、いずれも、ロジック基板11と画素センサ基板12がフェイストゥフェイス構造で積層されている。また、ロジック基板11と画素センサ基板12の間に挿入されているメモリ基板801は、画素センサ基板12とフェイストゥフェイス構造で積層されている。
図115Aに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態の画素センサ基板12とメモリ基板801が、配線層どうしが向き合うようにして貼り合わされる。次に、メモリ基板801のシリコン基板812が薄肉化された後、メモリ基板801のシリコン基板812と多層配線層811とを貫通するチップ貫通電極813、シリコン基板812を貫通するシリコン貫通電極814、及び、チップ貫通電極813とシリコン貫通電極814を接続する再配線821が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極813、シリコン貫通電極814、及び再配線821を用いて接続される。
次に、メモリ基板801と、半製品状態のロジック基板11とが貼り合わされ、ロジック基板11のシリコン基板81と多層配線層82とを貫通するチップ貫通電極815と、シリコン基板81を貫通するシリコン貫通電極816、及び接続用配線153が形成される。これにより、ロジック基板11の多層配線層82と、メモリ基板801の多層配線層811が、チップ貫通電極815、シリコン貫通電極816、及び接続用配線153を用いて接続される。
さらに、ロジック基板11の接続用配線153の上側に、再配線154と絶縁膜86が形成された後、ロジック基板11と仮接合基板(不図示)とが貼り合わされる。
不図示の仮接合基板を支持基板として、画素センサ基板12のシリコン基板101が薄肉化され、薄肉化されたシリコン基板101の上面に、カラーフィルタ15及びオンチップレンズ16が形成される。そして、カラーフィルタ15及びオンチップレンズ16が形成された後、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図115Aの固体撮像装置1が完成する。
次に、図115Bに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態の画素センサ基板12とメモリ基板801が、配線層どうしが向き合うようにして貼り合わされる。次に、メモリ基板801のシリコン基板812が薄肉化された後、メモリ基板801のシリコン基板812と多層配線層811とを貫通するチップ貫通電極813と、シリコン基板812を貫通するシリコン貫通電極814、及び、チップ貫通電極813とシリコン貫通電極814を接続する再配線821が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極813、シリコン貫通電極814、及び再配線821を用いて接続される。
次に、メモリ基板801と半製品状態のロジック基板11とが、メモリ基板801の再配線821と、ロジック基板11の多層配線層82の配線層83との金属結合(Cu-Cu)により貼り合わされる。
そして、ロジック基板11のシリコン基板81が薄肉化された後、シリコン基板81を貫通するシリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。その後、ロジック基板11の絶縁膜86側に仮接合基板(不図示)が貼り合わされる。
不図示の仮接合基板を支持基板として、画素センサ基板12のシリコン基板101が薄肉化され、薄肉化されたシリコン基板101の上面に、カラーフィルタ15及びオンチップレンズ16が形成される。そして、カラーフィルタ15及びオンチップレンズ16が形成された後、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図115Bの固体撮像装置1が完成する。
次に、図115Cに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態の画素センサ基板12とメモリ基板801が、配線層どうしが向き合うようにして貼り合わされる。画素センサ基板12とメモリ基板801は、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811の金属結合(Cu-Cu)により貼り合わされる。
次に、メモリ基板801のシリコン基板812が薄肉化された後、メモリ基板801のシリコン基板812を貫通するシリコン貫通電極814、及び、それと接続される再配線821が形成される。
次に、半製品状態のロジック基板11が、メモリ基板801と、メモリ基板801の再配線821と、ロジック基板11の多層配線層82の配線層83との金属結合(Cu-Cu)により貼り合わされる。
そして、ロジック基板11のシリコン基板81が薄肉化された後、シリコン基板81を貫通するシリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。その後、ロジック基板11の絶縁膜86側に仮接合基板(不図示)が貼り合わされる。
次に、不図示の仮接合基板を支持基板として、画素センサ基板12のシリコン基板101が薄肉化され、薄肉化されたシリコン基板101の上面に、カラーフィルタ15及びオンチップレンズ16が形成される。そして、カラーフィルタ15及びオンチップレンズ16が形成された後、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図115Cの固体撮像装置1が完成する。
次に、図116A乃至図116Cに示される3層構造の固体撮像装置1の構成について説明する。
図116A乃至図116Cに示される固体撮像装置1は、いずれも、メモリ基板801とロジック基板11がフェイストゥフェイス構造で積層されている。また、画素センサ基板12も、ロジック基板11に対してフェイストゥフェイス構造で積層されている。
図116Aに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態のロジック基板11とメモリ基板801が、配線層どうしが向き合うようにして貼り合わされる。
次に、ロジック基板11のシリコン基板81が薄肉化された後、シリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成され、ロジック基板11と仮接合基板(不図示)とが貼り合わされる。
次に、不図示の仮接合基板を支持基板として、メモリ基板801のシリコン基板812が薄肉化された後、チップ貫通電極813、シリコン貫通電極814、及び再配線821が形成される。
次に、メモリ基板801の上側に、画素センサ基板12が接合され、画素センサ基板12のシリコン基板101が薄肉化された後、画素センサ基板12のシリコン基板101と多層配線層102を貫通するチップ貫通電極842、シリコン基板101を貫通するシリコン貫通電極843、及びチップ貫通電極842とシリコン貫通電極843を接続する再配線844が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極842、シリコン貫通電極843、及び再配線844を用いて接続される。その後、カラーフィルタ15及びオンチップレンズ16が形成され、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図116Aの固体撮像装置1が完成する。
次に、図116Bに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態のロジック基板11とメモリ基板801が、配線層どうしが向き合うようにして貼り合わされる。
次に、半製品状態まで製造されたロジック基板11のシリコン基板81が薄肉化された後、チップ貫通電極815、シリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。これにより、ロジック基板11の多層配線層82と、メモリ基板801の多層配線層811が、チップ貫通電極815、シリコン貫通電極816、及び接続用配線153で接続される。その後、ロジック基板11が仮接合基板(不図示)と貼り合わされる。
次に、メモリ基板801のシリコン基板812が薄肉化された後、薄肉化されたシリコン基板812の上側に、画素センサ基板12が接合される。
次に、画素センサ基板12全体とメモリ基板801のシリコン基板812を貫通するチップ貫通電極852、画素センサ基板12のシリコン基板101を貫通するシリコン貫通電極843、及び、チップ貫通電極842とシリコン貫通電極843を接続する再配線844が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極852、シリコン貫通電極843、及び再配線844を用いて接続される。その後、カラーフィルタ15及びオンチップレンズ16が形成された後、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図116Bの固体撮像装置1が完成する。
次に、図116Cに示される固体撮像装置1は以下の手順で製造される。
まず、半製品状態のメモリ基板801の多層配線層811側に第1仮接合基板(不図示)が貼り合わされ、第1仮接合基板を支持基板として、メモリ基板801のシリコン基板812が薄肉化される。
次に、半製品状態まで製造された画素センサ基板12が、メモリ基板801と貼り合わされ、メモリ基板801の他方に貼り合わされていた第1仮接合基板がデボンドされて、チップ貫通電極813、シリコン貫通電極814、及び再配線821が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極813、シリコン貫通電極814、及び、再配線821で接続される。
次に、メモリ基板801の再配線821側に、半製品状態まで製造されたロジック基板11が貼り合わされ、チップ貫通電極815、シリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。これにより、ロジック基板11の多層配線層82と、メモリ基板801の多層配線層811が、チップ貫通電極815、シリコン貫通電極816、及び接続用配線153で接続される。その後、ロジック基板11が第2仮接合基板(不図示)と貼り合わされる。
そして、画素センサ基板12のシリコン基板101が薄肉化された後、カラーフィルタ15及びオンチップレンズ16が形成され、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した第2仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図116Cの固体撮像装置1が完成する。
次に、図117A乃至図117Cに示される3層構造の固体撮像装置1の構成について説明する。
図117A乃至図117Cに示される固体撮像装置1も、メモリ基板801とロジック基板11がフェイストゥフェイス構造で積層され、画素センサ基板12も、ロジック基板11に対してフェイストゥフェイス構造で積層されている構造である。
図117Aに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態のロジック基板11とメモリ基板801が、配線層どうしが向き合うようにして、ロジック基板11の多層配線層82と、メモリ基板801の多層配線層811の金属結合(Cu-Cu)により貼り合わされる。
次に、ロジック基板11のシリコン基板81が薄肉化された後、シリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。その後、ロジック基板11が仮接合基板(不図示)と貼り合わされる。
次に、不図示の仮接合基板を支持基板として、メモリ基板801のシリコン基板812が薄肉化された後、シリコン貫通電極814と再配線821が形成される。
次に、メモリ基板801の上側に、画素センサ基板12が接合され、画素センサ基板12のシリコン基板101が薄肉化された後、画素センサ基板12のシリコン基板101と多層配線層102を貫通するチップ貫通電極842、シリコン基板101を貫通するシリコン貫通電極843、及び、チップ貫通電極842とシリコン貫通電極843を接続する再配線844が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極842、シリコン貫通電極843、及び再配線844を用いて接続される。その後、カラーフィルタ15及びオンチップレンズ16が形成され、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図117Aの固体撮像装置1が完成する。
次に、図117Bに示される固体撮像装置1は以下の手順で製造される。
まず、半製品状態のメモリ基板801の多層配線層811側に第1仮接合基板(不図示)が貼り合わされ、第1仮接合基板を支持基板として、メモリ基板801のシリコン基板812が薄肉化される。
次に、半製品状態まで製造された画素センサ基板12が、メモリ基板801と貼り合わされ、メモリ基板801の他方に貼り合わされていた第1仮接合基板がデボンドされて、チップ貫通電極813、シリコン貫通電極814、及び再配線821が形成される。これにより、画素センサ基板12の多層配線層102と、メモリ基板801の多層配線層811が、チップ貫通電極813、シリコン貫通電極814、及び再配線821で接続される。
次に、半製品状態のロジック基板11が、メモリ基板801と、配線層どうしが向き合うようにして、ロジック基板11の多層配線層82と、メモリ基板801の多層配線層811の金属結合(Cu-Cu)により貼り合わされる。
次に、ロジック基板11のシリコン基板81が薄肉化された後、シリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。その後、ロジック基板11が第2仮接合基板(不図示)と貼り合わされる。
そして、第2仮接合基板を支持基板として、画素センサ基板12のシリコン基板101が薄肉化される。その後、カラーフィルタ15及びオンチップレンズ16が形成され、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した第2仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図117Bの固体撮像装置1が完成する。
次に、図117Cに示される固体撮像装置1は以下の手順で製造される。
まず、別々に製造された半製品状態のロジック基板11とメモリ基板801が、配線層どうしが向き合うようにして、ロジック基板11の多層配線層82と、メモリ基板801の多層配線層811の金属結合(Cu-Cu)により貼り合わされる。
次に、ロジック基板11のシリコン基板81が薄肉化された後、シリコン貫通電極816、接続用配線153、再配線154、及び絶縁膜86が形成される。その後、ロジック基板11が仮接合基板(不図示)と貼り合わされる。
次に、メモリ基板801のシリコン基板812が薄肉化された後、シリコン貫通電極814と再配線821が形成される。
次に、メモリ基板801の上側に、画素センサ基板12が貼り合わされる。すなわち、メモリ基板801の再配線821と、画素センサ基板12の多層配線層102との金属結合(Cu-Cu)により、メモリ基板801と画素センサ基板12が接合される。
その後、画素センサ基板12のシリコン基板101上面に、カラーフィルタ15及びオンチップレンズ16が形成され、ガラスシール樹脂17でガラス保護基板18が貼り合わされる。
最後に、ロジック基板11に接合した仮接合基板がデボンドされ、ソルダマスク91とはんだボール14が形成されて、図117Cの固体撮像装置1が完成する。
以上、図115乃至図117を参照して説明したように、フェイストゥフェイス構造の配置関係にあるロジック基板11と画素センサ基板12の間に、メモリ基板801を挿入することで、3層構造の固体撮像装置1を構成することができる。この場合のメモリ基板801の向きは、上述したように、ロジック基板11に対して、フェイストゥフェイス構造、及び、フェイストゥバック構造のどちらでも可能である。
なお、図115乃至図117に示した各構造は、はんだボール14から一番離れた画素センサ基板12の信号については、メモリ基板801を介してロジック基板11へ転送する構造とされていた。
しかしながら、例えば、図118に示されるように、ロジック基板11、メモリ基板801、及び、画素センサ基板12の3つの半導体基板を貫通するチップ貫通電極861を設け、画素センサ基板12の信号は、チップ貫通電極861を介して、ロジック基板11側へ転送する構造とすることも可能である。同様に、メモリ基板801の信号も、チップ貫通電極861を介してロジック基板11側へ転送することができる。
さらに、固体撮像装置1を構成する半導体基板の積層の数は、上述した2層や3層に限定されず、4層や5層、それ以上の積層であってもよい。
<10.電子機器への適用例>
本開示の技術は、固体撮像装置への適用に限られるものではない。即ち、本開示の技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に対して適用可能である。
図119は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
図119の撮像装置300は、図1の固体撮像装置1の構成が採用される固体撮像装置302、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路303を備える。また、撮像装置300は、フレームメモリ304、表示部305、記録部306、操作部307、および電源部308も備える。DSP回路303、フレームメモリ304、表示部305、記録部306、操作部307および電源部308は、バスライン309を介して相互に接続されている。
固体撮像装置302は、被写体からの入射光(像光)を取り込んで撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置302として、図1の固体撮像装置1、即ち、画素領域21を含む画素センサ基板12と、少なくともロジック回路23を含むロジック基板11を積層することにより小型化された半導体パッケージを用いることができる。
表示部305は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置302で撮像された動画または静止画を表示する。記録部306は、固体撮像装置302で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
操作部307は、ユーザによる操作の下に、撮像装置300が持つ様々な機能について操作指令を発する。電源部308は、DSP回路303、フレームメモリ304、表示部305、記録部306および操作部307の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像装置302として、上述した各構造のいずれかを有する固体撮像装置1を用いることで、フォトダイオードPDの面積を拡大して高感度を実現しつつ、小型化を実現することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置300においても、半導体パッケージの小型化と、撮像画像の高画質化の両立を図ることができる。
上述した例では、下側基板11と上側基板12とが積層されて構成される積層基板13がパッケージ化された半導体装置の例として、CMOS固体撮像装置の構成について説明したが、本開示の技術は、固体撮像装置に限らず、その他の用途のパッケージ化された半導体装置に適用することができる。
例えば、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置(物理量分布検知装置)全般に対して適用可能である。
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本開示は以下のような構成も取ることができる。
(1)
光電変換を行う画素部が2次元配列された画素領域が形成された第1の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第2の半導体基板とが積層されて構成されており、
前記第1の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている
半導体装置。
(2)
前記第1の半導体基板と前記第2の半導体基板は、それぞれに配線層が形成された後で、貼り合わされることで、前記第1の半導体基板と前記第2の半導体基板の積層構造が構成されている
前記(1)に記載の半導体装置。
(3)
前記第1の半導体基板を貫通し、前記第1の半導体基板の配線層と電気的に接続する第1貫通電極と、
前記第1の半導体基板とその配線層を貫通し、前記第2の半導体基板の配線層と電気的に接続する第2貫通電極と、
前記第1貫通電極と前記第2貫通電極とを電気的に接続する接続用配線と、
前記第2の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第2の半導体基板の配線層とを電気的に接続する第3貫通電極と
をさらに備える
前記(2)に記載の半導体装置。
(4)
前記第2の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
前記(3)に記載の半導体装置。
(5)
前記第2の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
前記(3)に記載の半導体装置。
(6)
前記第2の半導体基板を貫通し、前記第2の半導体基板の配線層と電気的に接続する第1貫通電極と、
前記第2の半導体基板とその配線層を貫通し、前記第1の半導体基板の配線層と電気的に接続する第2貫通電極と、
前記第1貫通電極と前記第2貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線と
をさらに備える
前記(2)に記載の半導体装置。
(7)
前記第2の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第2の半導体基板の配線層とを電気的に接続する貫通電極と、
前記貫通電極と前記電極部とを電気的に接続する再配線と
をさらに備え、
前記第1の半導体基板の配線層と、前記第2の半導体基板の配線層は、配線層どうしの金属結合により接続されている
前記(2)に記載の半導体装置。
(8)
前記再配線と同一層に、いずれの配線層とも電気的に接続されていないダミー配線をさらに備える
前記(7)に記載の半導体装置。
(9)
前記第2の半導体基板を貫通し、前記第2の半導体基板の配線層と電気的に接続する第1貫通電極と、
前記第2の半導体基板とその配線層を貫通し、前記第1の半導体基板の配線層と電気的に接続する第2貫通電極と、
前記第1貫通電極と前記第2貫通電極とを電気的に接続する接続用配線と、
前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する再配線と、
前記再配線と前記接続用配線とを接続する接続用導体と
をさらに備える
前記(2)に記載の半導体装置。
(10)
前記第1の半導体基板を貫通し、前記第1の半導体基板の配線層と電気的に接続する第1貫通電極と、
前記第1の半導体基板とその配線層を貫通し、前記第2の半導体基板の配線層と電気的に接続する第2貫通電極と、
前記第1貫通電極と前記第2貫通電極とを電気的に接続する接続用配線と、
前記第1及び第2の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第3貫通電極と
をさらに備える
前記(2)に記載の半導体装置。
(11)
前記第2の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、ソルダマスクが形成されている
前記(10)に記載の半導体装置。
(12)
前記第2の半導体基板の前記電極部が形成されている面の前記電極部を除く表面には、絶縁膜が形成されている
前記(10)に記載の半導体装置。
(13)
前記第1の半導体基板を貫通し、前記第1及び第2の半導体基板それぞれの配線層と電気的に接続する第1貫通電極と、
前記第1及び第2の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第2貫通電極と
をさらに備える
前記(2)に記載の半導体装置。
(14)
前記第1及び第2の半導体基板を貫通し、前記画素信号を前記半導体装置の外部へ出力する電極部と電気的に接続する貫通電極をさらに備え、
前記第1の半導体基板の配線層と、前記第2の半導体基板の配線層は、配線層どうしの金属結合により接続されている
前記(2)に記載の半導体装置。
(15)
前記第1の半導体基板と前記第2の半導体基板は、配線層どうしが向き合うようにして貼り合わされている
前記(1)に記載の半導体装置。
(16)
前記第1の半導体基板と前記第2の半導体基板は、前記第1の半導体基板の配線層側と、前記第2の半導体基板の配線層側と反対の面が向き合うようにして貼り合わされている
前記(1)に記載の半導体装置。
(17)
前記画素信号を前記半導体装置の外部へ出力する電極部と、前記第2の半導体基板から前記電極部へ前記画素信号を伝達する再配線とを備える
前記(1)に記載の半導体装置。
(18)
前記電極部は、前記再配線の上に形成されたランド部上に搭載されている
前記(17)に記載の半導体装置。
(19)
前記再配線の外側に、前記電極部の材料との反応を抑制するバリアメタル膜が形成されている
前記(17)または(18)に記載の半導体装置。
(20)
前記再配線の少なくとも一部は、前記第2の半導体基板に掘り込まれて形成されている
前記(17)乃至(19)のいずれかに記載の半導体装置。
(21)
前記第1の半導体基板と前記第2の半導体基板の間に、配線層が形成された第3の半導体基板が挿入され、3層の半導体基板で構成されている
前記(1)に記載の半導体装置。
(22)
前記第3の半導体基板に形成されている配線層が、前記第1の半導体基板の配線層と向き合うように、前記第3の半導体基板が前記第1の半導体基板と前記第2の半導体基板の間に挿入されている
前記(21)に記載の半導体装置。
(23)
前記第3の半導体基板に形成されている配線層が、前記第2の半導体基板の配線層と向き合うように、前記第3の半導体基板が前記第1の半導体基板と前記第2の半導体基板の間に挿入されている
前記(21)に記載の半導体装置。
(24)
第1配線層が形成された第1の半導体基板と、第2配線層が形成された第2の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
前記第1配線層及び前記第2配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
(25)
第1配線層が形成された第1の半導体基板に対して、前記第1の半導体基板の前記第1配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成し、
第2配線層が形成された第2の半導体基板に対して、前記第2の半導体基板を貫通する貫通電極を形成し、
前記カラーフィルタ及びオンチップレンズが形成された前記第1の半導体基板と、前記貫通電極が形成された前記第2の半導体基板とを、配線層どうしが向き合うようにして貼り合わせる
半導体装置の製造方法。
(26)
光電変換を行う画素部が2次元配列された画素領域が形成された第1の半導体基板と、前記画素部から出力された画素信号を処理するロジック回路が形成された第2の半導体基板とが積層されて構成されており、
前記第1の半導体基板の前記画素領域内のオンチップレンズの上に、シール樹脂を介して、前記オンチップレンズを保護する保護基板が配置されている半導体装置 を備える電子機器。
(A1)
第1配線層が形成された第1の半導体基板と、第2配線層が形成された第2の半導体基板を、配線層どうしが向き合うようにして貼り合わせ、
前記第1配線層及び前記第2配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
(A2)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせた後に、前記貫通電極としての第1貫通電極と第2貫通電極を形成し、
前記第1貫通電極は、前記第2の半導体基板を貫通し、前記第2の半導体基板の配線層と電気的に接続され、
前記第2貫通電極は、前記第2の半導体基板とその配線層を貫通し、前記第1の半導体基板の配線層と電気的に接続される
前記(A1)に記載の半導体装置の製造方法。
(A3)
前記第1貫通電極と前記第2貫通電極とを電気的に接続する接続用配線と、
信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線とをさらに形成する
前記(A2)に記載の半導体装置の製造方法。
(A4)
前記接続用配線と前記再配線を形成後、その上に仮接合基板を貼り合わせ、前記仮接合基板を剥離後、前記電極部を形成する
前記(A3)に記載の半導体装置の製造方法。
(A5)
前記接続用配線と前記再配線を形成後、前記第1の半導体基板を薄肉化する
前記(A4)に記載の半導体装置の製造方法。
(A6)
前記仮接合基板は剥離層を有し、前記仮接合基板の前記剥離層の面を貼り合わせ、前記仮接合基板を剥離する際は、前記剥離層を残して剥離する
前記(A4)または(A5)に記載の半導体装置の製造方法。
(A7)
前記仮接合基板は剥離層と絶縁膜を有し、前記仮接合基板の前記絶縁膜の面を貼り合わせ、前記仮接合基板を剥離する際は、前記剥離層と絶縁膜を残して剥離する
前記(A4)または(A5)に記載の半導体装置の製造方法。
(A8)
前記接続用配線と前記再配線を形成する前に、前記第1の半導体基板を薄肉化する
前記(A4)乃至(A7)のいずれかに記載の半導体装置の製造方法。
(A9)
前記接続用配線または前記再配線の少なくとも一部は、前記第1の半導体基板を掘り込んだ部分に形成される
前記(A4)に記載の半導体装置の製造方法。
(A10)
前記接続用配線と前記再配線を形成後、その上に前記電極部を形成し、前記電極部の上に仮接合基板を貼り合わせる
前記(A3)に記載の半導体装置の製造方法。
(A11)
前記接続用配線と前記再配線を形成後、前記第1の半導体基板を薄肉化する
前記(A10)に記載の半導体装置の製造方法。
(A12)
前記接続用配線と前記再配線を形成する前に、前記第1の半導体基板を薄肉化する
前記(A10)に記載の半導体装置の製造方法。
(A13)
前記第1貫通電極と前記第2貫通電極とを電気的に接続する接続用配線を、前記第1貫通電極及び前記第2貫通電極と同時に形成した後、その上に仮接合基板を接合し、前記仮接合基板を剥離後、信号を前記半導体装置の外部へ出力する電極部と、前記接続用配線とを電気的に接続する再配線とを形成する
前記(A2)に記載の半導体装置の製造方法。
(A14)
前記仮接合基板を剥離後、前記接続用配線と前記再配線とを接続する接続用導体も形成する
前記(A13)に記載の半導体装置の製造方法。
(A15)
前記第1貫通電極及び第2貫通電極とともに、信号を前記半導体装置の外部へ出力する電極部と接続する再配線とを形成する
前記(A2)に記載の半導体装置の製造方法。
(A16)
前記再配線を形成後、その上に、絶縁膜を形成する
前記(A15)に記載の半導体装置の製造方法。
(A17)
前記再配線上の前記電極部が形成される領域の前記絶縁膜の一部が除去される
前記(A16)に記載の半導体装置の製造方法。
(A18)
前記再配線上の前記電極部が形成される領域の前記絶縁膜が、前記再配線が露出されるまで除去される
前記(A16)に記載の半導体装置の製造方法。
(A19)
前記第1の半導体基板と前記第2の半導体基板を、配線層どうしの金属結合により貼り合わせ、
前記第2の半導体基板を貫通する前記貫通電極を形成する
前記(A1)に記載の半導体装置の製造方法。
(A20)
信号を前記半導体装置の外部へ出力する電極部と接続される再配線を前記貫通電極とともに形成し、その後、前記前記第1の半導体基板を薄肉化する
前記(A19)に記載の半導体装置の製造方法。
(A21)
信号を前記半導体装置の外部へ出力する電極部と接続される再配線を前記貫通電極とともに形成する前に、前記前記第1の半導体基板を薄肉化する
前記(A19)に記載の半導体装置の製造方法。
(A22)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせた後に、前記貫通電極としての第1貫通電極と第2貫通電極を形成し、
前記第1貫通電極は、前記第1の半導体基板を貫通し、前記第1の半導体基板の配線層と電気的に接続され、
前記第2貫通電極は、前記第1の半導体基板とその配線層を貫通し、前記第2の半導体基板の配線層と電気的に接続される
前記(A1)に記載の半導体装置の製造方法。
(A23)
前記第1及び第2の半導体基板を貫通し、信号を前記半導体装置の外部へ出力する電極部と電気的に接続する第3貫通電極を、前記第1貫通電極及び第2貫通電極と同時に形成する
前記(A22)に記載の半導体装置の製造方法。
(A24)
前記オンチップレンズを形成後、その上に、仮接合基板を貼り合わせ、前記仮接合基板を剥離後、前記保護基板を前記シール樹脂により接続する
前記(A22)または(A23)に記載の半導体装置の製造方法。
(A25)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせた後、前記貫通電極としての第1貫通電極と第2貫通電極を形成する前に、第3貫通電極を形成し、
前記第1貫通電極は、前記第1の半導体基板を貫通し、前記第1の半導体基板の配線層と電気的に接続され、
前記第2貫通電極は、前記第1の半導体基板とその配線層を貫通し、前記第2の半導体基板の配線層と電気的に接続され、
前記第3貫通電極は、前記第2の半導体基板を貫通し、前記第2の半導体基板の配線層と電気的に接続される
前記(A2)に記載の半導体装置の製造方法。
(A26)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせた後に、前記貫通電極としての第1貫通電極と第2貫通電極を形成し、
前記第1貫通電極は、前記第1の半導体基板を貫通し、前記第1及び第2の半導体基板それぞれの配線層と電気的に接続され、
前記第2貫通電極は、前記第1及び第2の半導体基板を貫通し、信号を前記半導体装置の外部へ出力する電極部と電気的に接続される
前記(A1)に記載の半導体装置の製造方法。
(A27)
前記第1の半導体基板と前記第2の半導体基板を、配線層どうしの金属結合により貼り合わせ、
前記第1及び第2の半導体基板を貫通し、信号を前記半導体装置の外部へ出力する電極部と電気的に接続する前記貫通電極を形成する
前記(A1)に記載の半導体装置の製造方法。
(A28)
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をダマシン法により形成する
前記(A1)に記載の半導体装置の製造方法。
(A29)
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をセミアディティブ法により形成する
前記(A1)に記載の半導体装置の製造方法。
(B1)
第1配線層が形成された第1の半導体基板と、第2配線層が形成された第2の半導体基板を、前記第1の半導体基板の前記第1配線層と、前記第2の半導体基板の前記第2配線層側と反対の面が向き合うようにして貼り合わせ、
前記第1配線層及び前記第2配線層と電気的に接続されている貫通電極を形成した後に、カラーフィルタ及びオンチップレンズを形成し、
前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
半導体装置の製造方法。
(B2)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせた後に、前記貫通電極としての第1貫通電極と第2貫通電極を形成し、
前記第1貫通電極は、前記第1の半導体基板を貫通し、前記第1の半導体基板の配線層と電気的に接続され、
前記第2貫通電極は、前記第2の半導体基板とその配線層を貫通し、前記第1の半導体基板の配線層と電気的に接続される
前記(B1)に記載の半導体装置の製造方法。
(B3)
前記保護基板を前記シール樹脂により接続後、信号を前記半導体装置の外部へ出力する電極部と接続される再配線をさらに形成する
前記(B1)または(B2)に記載の半導体装置の製造方法。
(B4)
前記第2の半導体基板を薄肉化した後、前記第1の半導体基板との接合面に、遮光膜を形成する
前記(B3)に記載の半導体装置の製造方法。
(B5)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせる前に、信号を前記半導体装置の外部へ出力する電極部と接続される再配線をさらに形成する
前記(B2)に記載の半導体装置の製造方法。
(B6)
信号を前記半導体装置の外部へ出力する電極部と接続される、所定の接続導体で形成されたランド部を、前記再配線の上に形成する
前記(B5)に記載の半導体装置の製造方法。
(B7)
前記ランド部と前記再配線がビアを介して接続されている
前記(B6)に記載の半導体装置の製造方法。
(B8)
前記第1の半導体基板と前記第2の半導体基板を貼り合わせる前に、信号を前記半導体装置の外部へ出力する電極部と、前記電極部と接続される再配線をさらに形成する
前記(B1)に記載の半導体装置の製造方法。
(B9)
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をダマシン法により形成する
前記(B1)に記載の半導体装置の製造方法。
(B10)
信号を前記半導体装置の外部へ出力する電極部と接続される再配線をセミアディティブ法により形成する
前記(B1)に記載の半導体装置の製造方法。
(C1)
第1配線層が形成された第1の半導体基板に対して、前記第1の半導体基板の前記第1配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成し、
第2配線層が形成された第2の半導体基板に対して、前記第2の半導体基板を貫通する貫通電極を形成し、
前記カラーフィルタ及びオンチップレンズが形成された前記第1の半導体基板と、前記貫通電極が形成された前記第2の半導体基板とを、配線層どうしが向き合うようにして貼り合わせる
半導体装置の製造方法。
(C2)
前記第1の半導体基板と前記第2の半導体基板とは、前記第1配線層と前記第2配線層の金属結合により貼り合わされる
前記(C1)に記載の半導体装置の製造方法。
(C3)
前記第1の半導体基板の前記第1配線層が形成された側と反対の面にカラーフィルタ及びオンチップレンズを形成した後、前記オンチップレンズを保護する保護基板を、前記オンチップレンズの上に、シール樹脂により接続する
前記(C2)に記載の半導体装置の製造方法。
(C4)
前記保護基板の表面に、保護膜をさらに形成する
前記(C3)に記載の半導体装置の製造方法。
(C5)
前記第2の半導体基板に対して、前記第2の半導体基板を貫通する貫通電極を形成する際、信号を前記半導体装置の外部へ出力する電極部と電気的に接続する再配線も形成する
前記(C1)に記載の半導体装置の製造方法。
(C6)
前記再配線と同一層に、いずれの配線層とも電気的に接続されていないダミー配線も形成する
前記(C5)に記載の半導体装置の製造方法。