KR101178823B1 - 반도체 칩 및 그 제조 방법 - Google Patents

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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 칩은 반도체 기판(11)과, 반도체 기판(11)을 관통하는 관통홀(17) 내에 설치된 관통 비아(12)와, 반도체 기판(11) 상에 적층된 절연층(21-1 내지 21-3)과, 제 1 배선 패턴(22)과 제 2 배선 패턴(23)을 갖는 다층 배선 구조체(14)와, 다층 배선 구조체(14)의 최상층 상에 설치된 외부 접속 단자(15)를 포함하고, 관통 비아(12) 및 외부 접속 단자(15)는 제 2 배선 패턴(23)에 의해 전기적으로 접속된다.
반도체 칩, 반도체 기판, 제 1 배선 패턴, 제 2 배선 패턴, 외부 접속 단자, 관통 비아

Description

반도체 칩 및 그 제조 방법{SEMICONDUCTOR CHIP AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 단면도.
도 2는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃1).
도 3은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃2).
도 4는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃3).
도 5는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃4).
도 6은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃5).
도 7은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃6).
도 8은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃7).
도 9는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃8).
도 10은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃9).
도 11은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃10).
도 12는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃11).
도 13은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃12).
도 14는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃13).
도 15는 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃14).
도 16은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃15).
도 17은 본 실시예의 제 1 변형예에 따른 반도체 칩의 단면도.
도 18은 본 실시예의 제 2 변형예에 따른 반도체 칩의 단면도.
도 19는 본 실시예의 제 2 변형예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃1).
도 20은 본 실시예의 제 2 변형예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃2).
도 21은 본 실시예의 제 2 변형예에 따른 반도체 칩 제조 단계를 도시하는 도면(＃3).
도 22는 종래 기술에서의 관통 비아를 갖는 반도체 칩의 단면도.
도 23은 종래 기술에서의 반도체 칩 제조 단계를 도시하는 도면(＃1).
도 24는 종래 기술에서의 반도체 칩 제조 단계를 도시하는 도면(＃2).
도 25는 종래 기술에서의 반도체 칩 제조 단계를 도시하는 도면(＃3).
도 26은 종래 기술에서의 반도체 칩 제조 단계를 도시하는 도면(＃4).
도 27은 종래 기술에서의 반도체 칩 제조 단계를 도시하는 도면(＃5).
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 칩
11 : 반도체 기판
12 : 관통 비아
13 : 절연막
14 : 다층 배선 구조체
15 : 외부 접속 단자
16 : 보호막
17 : 관통홀
23 : 제 2 배선 패턴
본 발명은 반도체 칩 및 그 제조 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 다른 반도체 칩과 함께 쌓아 올리고, 다른 반도체 칩과 전기적으로 접속되는 반도체 칩 및 그 제조 방법에 관한 것이다.
종래 기술에서는, 실장 밀도(packaging density)의 개선을 달성하기 위해, 복수의 반도체 칩을 쌓아 올리고 전기적으로 서로 접속하는 것이 기대되고 있다. 이와 같은 복수의 반도체 칩 내에, 반도체 칩을 관통하고 반도체 칩 상에 설치된 외부 접속 단자에 전기적으로 접속되는 관통 비아를 형성하고 있다(도 22 참조).
도 22는 종래 기술에서 관통 비아를 갖는 반도체 칩의 단면도이다.
도 22를 참조하면, 반도체 칩(100)은 반도체 기판(101), 절연막(102, 105, 108), 다층 배선 구조체(103), 외부 접속 단자(104), 관통홀(107) 및 관통 비아(109)를 갖는다.
박판화된 반도체 기판(101) 상에 절연막(102)을 설치한다. 절연막(102)은 다층 배선 구조체(103) 내에 설치된 배선(112)을 반도체 기판(101)으로부터 절연시킨다. 복수의 적층된 절연층(111), 배선(112) 및 비아(113)에 의해 다층 배선 구조체(103)를 구성한다.
다층 배선 구조체(103)의 최상층에 외부 접속 단자(104)를 설치한다. 절연막(105)은 외부 접속 단자(104)를 노출시키고 다층 배선 구조체(103)의 상면을 덮도록 설치된다.
반도체 기판(101)과 다층 배선 구조체(103)를 관통하고 외부 접속 단자(104)를 노출시키도록 관통홀(107)을 형성한다. 관통홀(107)의 일 측면을 덮도록 절연막(108)을 설치한다. 절연막(108)은 반도체 기판(101)으로부터 관통 비아(109)를 절연시킨다. 절연막(108)을 각각 형성하는 관통홀(107) 내에 관통 비아(109)를 설치한다. 관통 비아(109)는 반도체 기판(101)의 이면(101B)과 외부 접속 단자(104)를 전기적으로 접속시킨다.
도 23 내지 도 27은 종래 기술에서 반도체 칩 제조 단계를 도시하는 도면이다. 도 23 내지 도 27에서는, 도 22에서 설명된 반도체 칩(100)과 동일한 구성 부분에 동일한 참조 번호를 첨부한다.
다음, 도 23 내지 도 27을 참조하여 반도체 칩(100) 제조 방법을 이하에 설명한다. 우선, 도 23의 단계에서는, 반도체 기판(101) 상에 절연막(102, 105), 다층 배선 구조체(103) 및 외부 접속 단자(104)를 형성하고, 그 후 이면(101B) 측으로부터 반도체 기판(101)을 박판화한다.
다음, 도 24의 단계에서는, 건식 식각법에 의해 반도체 기판(101)의 이면(101B) 측으로부터 외부 접속 단자(104)를 노출시키는 관통홀(107)을 형성한다. 다음, 도 25의 단계에서는, 관통홀(107) 상에 절연막(108)을 각각 형성한다. 다음, 도 26의 단계에서는, 외부 접속 단자(104) 상에 설치된 불필요한 절연막(108)을 각각 제거한다. 다음, 도 27의 단계에서는, 절연막(108)을 각각 형성한 관통홀(107) 내에 관통 비아(109)를 형성한다. 따라서, 반도체 칩(100)이 제조된다(예를 들어, 일본국 특허 공개 공보 2001-60654호 참조).
하지만, 종래 기술의 반도체 칩(100)에서는, 복수의 다른 재료(예를 들어, 절연막(102), 절연층(111), 배선(112) 등)가 관통홀(107)을 형성할 때 식각되어야 한다. 따라서, 관통홀(107)을 형성하는데 어려운 문제가 있었다.
또한, 반도체 기판(101), 절연층(111) 및 배선(112)에 개별적으로 식각을 실시하여 관통홀(107)을 형성하는 경우에는 제조 단계가 복잡했다. 따라서, 반도체 칩(100)의 제조 비용을 상승시키는 문제가 있었다.
본 발명의 실시예는 외부 접속 단자에 전기적으로 접속되는 관통 비아를 설치하기 위한 관통홀을 용이하게 형성하여 제조 비용을 감소시킬 수 있는 반도체 칩 및 그 제조 방법을 제공하는 것이다.
본 발명의 하나 이상의 실시예의 관점에 따르면, 반도체 칩은 반도체 기판과, 반도체 기판 상에 적층된 복수의 절연층과 복수의 절연층 내에 설치된 제 1 배선 패턴을 갖는 다층 배선 구조체와, 다층 배선 구조체의 최상층 상에 설치된 외부 접속 단자를 포함하고, 관통 비아는 반도체 기판을 관통하는 관통홀 내에 설치되고, 관통 비아와 외부 접속 단자를 전기적으로 접속하는 제 2 배선 패턴을 복수의 절연층 내에 설치한다.
본 발명에 따르면, 복수의 절연층 내에 관통 비아와 외부 접속 단자를 전기적으로 접속하는 제 2 배선 패턴을 설치하기 때문에, 반도체 기판만을 관통하도록, 관통 비아를 설치한 관통홀을 형성할 수도 있다. 따라서, 종래 기술보다 관통홀을 용이하게 형성하여 반도체 칩의 제조 비용을 감소시킬 수 있다.
또한, 본 발명의 하나 이상의 실시예의 다른 관점에 따르면, 반도체 기판, 반도체 기판 상에 적층된 복수의 절연층과 복수의 절연층 내에 설치된 제 1 배선 패턴을 갖는 다층 배선 구조체, 다층 배선 구조체의 최상층 상에 설치된 외부 접속 단자와, 반도체 기판을 관통하는 관통홀 내에 설치된 관통 비아, 및 관통 비아와 외부 접속 단자를 전기적으로 접속하도록 복수의 절연층 내에 설치된 제 2 배선 패턴을 포함하는 반도체 칩 제조 방법은 반도체 기판 상에 제 1 배선 패턴 및 제 2 배선 패턴을 동시에 형성하는 단계와, 반도체 기판 내에서 제 2 배선 패턴을 노출시키는 관통홀을 형성하는 단계와, 관통홀의 측면 상에 절연막을 형성하는 단계와, 절연막을 형성한 관통홀 내에 관통 비아를 형성하는 단계를 포함한다.
본 발명에 따르면, 관통홀을 반도체 기판만을 관통하는 관통홀로서 형성할 수 있다. 따라서, 하나의 식각 단계에 의해 관통홀을 용이하게 형성할 수 있고, 따라서 반도체 칩의 제조 비용을 감소시킬 수 있다. 또한, 외부 접속 단자 및 관통 비아를 전기적으로 접속하는 제 2 배선 패턴을 제 1 배선 패턴과 동시에 형성할 수 있기 때문에, 제조 비용의 상승을 억제할 수 있다.
다양한 구현예가 하나 이상의 다음 장점을 포함할 수도 있다. 예를 들어, 외부 접속 단자에 전기적으로 접속되는 관통 비아를 설치하기 위한 관통홀을 용이하게 형성하여 제조 비용을 감소시킬 수 있다.
이하, 다른 특징 및 장점들은 명세서, 첨부한 도면 및 청구 범위로부터 명백해질 수 있다.
다음, 본 발명의 실시예를 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩의 단면도이다.
도 1을 참조하면, 반도체 칩(10)은 각각이 반도체 기판(11), 관통 비아(12), 절연막(13, 18), 다층 배선 구조체(14), 외부 접속 단자(15), 보호막(16), 트랜지스터 등으로 이루어진 복수의 반도체 소자(도시 생략)를 포함한다.
반도체 기판(11)을 박판화하고, 반도체 기판(11) 내에, 관통 비아(12)를 설치하기 위한 관통홀(17)을 형성한다. 반도체 기판(11)으로서, 실리콘 기판을 예로써 사용할 수 있다. 또한, 반도체 기판(11)으로서, 실리콘 기판 이외에 GaAs 등과 같은 화합물 반도체를 채용할 수도 있다. 반도체 기판(11)의 두께(M1)를 예를 들어 200 ㎛로 설정할 수 있다.
예로써, SiO2로 이루어진 절연막(18)을 통해 관통홀(17) 내에 관통 비아(12)를 설치한다. 관통 비아(12)가 반도체 기판(11)을 관통하게 하고, 반도체 기판(11)의 이면(裏面)(11B)으로부터 관통 비아(12)의 한쪽 종단을 노출시키며, 후술하는 제 2 배선 패턴(23)에 다른쪽 종단을 전기적으로 접속시킨다. 관통 비아(12)의 재료로서, 예를 들어 Cu를 채용할 수도 있다. 또한, 관통 비아(12)의 직경(R1)을 예를 들어 50 ㎛로 설정할 수 있다.
절연막(13)은 예를 들어 SiO2로 이루어지고, 반도체 기판(11)의 표면(11A)을 덮도록 설치된다. 관통 비아(12)에 대향하는 절연막(13) 부분에 관통 비아(12)를 노출시키는 개구부(13A)를 형성한다. 개구부(13A)의 직경(R2)을 예를 들어 70 ㎛로 설정할 수 있다.
다층 배선 구조체(14)는 반도체 기판(11)의 표면(11A) 상에 설치되고, 복수(본 실시예에서는, 3개)의 적층된 절연층(21-1 내지 21-3)과 제 1 배선 패턴(22)과 제 2 배선 패턴(23)을 갖는다.
절연층(21-1), 절연층(21-2), 및 절연층 (21-3)의 순서로 반도체 기판(11)의 표면(11A) 상에 절연층(21-1 내지 21-3)을 적층한다. 절연층(21-1 내지 21-3)으로서, 예를 들어 무기 절연막을 채용할 수 있고, 더욱 상세하게는 SiO2막을 채용할 수 있다.
제 1 배선 패턴(22)은 절연층(21-1 내지 21-3)에 설치되고, 복수의 배선(25) 및 비아(26)를 전기적으로 접속한 상태 내에서 교대로 쌓아 올린다. 제 1 배선 패턴(22)은 종래 기술에서 반도체 칩(10) 내에 설치되어 있고, 반도체 칩(10)의 고집적화를 향상시키기 위한 배선 패턴이다. 또한, 제 1 배선 패턴(22)은 반도체 회로를 구성하는 트랜지스터 등으로 형성된 복수의 반도체 소자(도시 생략)를 전기적으로 접속한다.
관통 비아(12)와 절연층(21-3) 상에 형성된 외부 접속 단자(15)를 전기적으로 접속하도록 절연막(13) 및 절연층(21-1 내지 21-3) 내에 제 2 배선 패턴(23)을 설치한다. 비아(28A), 배선(29), 비아(28B), 배선(29), 비아(28B), 배선(29), 비아(28C)를 순차적으로 쌓아서 제 2 배선 패턴(23)을 구성하여, 비아(28A) 및 비아(28C)를 전기적으로 접속한다. 또한, 도시되지는 않았지만, 제 1 배선 패턴에 제 2 배선 패턴을 전기적으로 접속할 수도 있다.
절연막(13) 내에 형성된 개구부(13A) 내에 비아(28A)를 형성한다. 외부 접속 단자(15)에 비아(28C)를 전기적으로 접속한다. 비아(28A 내지 28C) 및 배선(29)의 재료로써, 예를 들어 Cu, Al 등을 채용할 수 있다.
이러한 방법에서는, 비아(12) 및 외부 접속 단자(15)를 각각 전기적으로 접속하는 제 2 배선 패턴(23)을 설치하기 때문에, 반도체 기판(11)만을 관통하도록, 관통 비아(12)를 설치한 관통홀(17)을 형성할 수도 있다. 따라서, 종래 기술보다 관통홀(17)을 용이하게 형성하여 반도체 칩(10)의 제조 비용을 감소시킬 수 있다.
비아(28C)의 형성 위치에 대응하는 절연층(21-3) 부분 상에 외부 접속 단자(15)를 설치한다. 비아(28C)에 외부 접속 단자(15)를 전기적으로 접속한다. 외부 접속 단자(15)의 재료로서, 예를 들어 Cu, Al 등을 채용할 수 있다. 또한, 외부 접속 단자(15)의 두께를 예를 들어 0.5 ㎛로 설정할 수 있다.
외부 접속 단자(15)를 노출시킨 상태에서 절연층(21-3)을 덮도록 보호막(16)을 설치한다. 보호막(16)으로서, 예를 들어 SiO2 막, SiN 막, 폴리이미드 수지 등 을 채용할 수 있다.
본 실시예의 반도체 칩에 따르면, 비아(12) 및 외부 접속 단자(15)를 각각 전기적으로 접속하는 제 2 배선 패턴(23)을 설치하기 때문에, 관통 비아(12)를 설치한 관통홀(17)이 반도체 기판(11)만을 관통하도록 형성될 수도 있다. 따라서, 종래 기술과는 대조적으로 관통홀(17)을 용이하게 형성하여 반도체 칩(10)의 제조 비용을 감소시킬 수 있다.
도 2 내지 도 16은 본 실시예에 따른 반도체 칩 제조 단계를 도시하는 도면이다. 도 2 내지 도 16에서는, 도 1에서 설명된 반도체 칩(10)과 동일한 구성 부분에 대해 동일한 참조 번호를 첨부한다.
우선, 도 2의 단계에서는, 기판의 두께를 감소시키기 이전에 절연막(13)과, 비아(28A)의 형상에 대응하는 각 개구부(32A)를 갖는 레지스트막(resist film)(32)을 반도체 기판(11) 상에 순차적으로 형성한다. 반도체 기판(11)으로서, 예를 들어 실리콘 웨이퍼를 채용할 수 있다. 절연막(13)으로서, 예를 들어 SiO2 막을 채용할 수 있다.
다음, 도 3의 단계에서는, 레지스트막(32)을 마스크로 사용하는 절연막(13)을 식각하여 절연막(13) 내에, 반도체 기판(11)을 노출시키는 개구부(13A)를 형성한다. 개구부(13A)의 직경(R2)을 예를 들어 70 ㎛로 설정할 수 있다. 또한, 개구부(13A)를 형성한 이후에, 레지스트 박리액에 의해 레지스트막(32)을 제거한다.
다음, 도 4의 단계에서는, 개구부(13A) 및 절연막(13)에 대응하는 반도체 기판(11) 부분 상에 시드층(33)을 형성한다. 시드층(33)으로서, 예를 들어 스퍼터법, 증착법, 무전해 도금법 등에 의해 Ti층 및 Cu층을 순차적으로 적층한 Ti/Cu적층막을 채용할 수 있다.
다음, 개구부(34A) 및 개구부(34B)를 갖는 레지스트막(34)을 시드층(33) 상에 형성한다. 이 개구부(34A)는 제 1 배선 패턴(22)의 형성 영역(이 경우, 배선(25)의 형성 영역)을 노출시키고, 이 개구부(34B)는 제 2 배선 패턴(23)의 형성 영역(이 경우, 비아(28A) 및 배선(29)의 형성 영역)을 노출시킨다.
다음, 도 5의 단계에서는, 전해 도금법에 의해 시드층(33) 상에 도금막을 증착시킨다. 따라서, 개구부(34A)에 대응하는 시드층(33) 부분 상에 배선(25)(제 1 배선 패턴(22))을 형성하고, 동시에 개구부(34B)에 대응하는 시드층(33) 부분 상에 비아(28A) 및 배선(29)(제 2 배선 패턴(23))을 형성한다. 배선(25, 29) 및 비아(28A)로서, 예를 들어 Cu 도금막을 채용할 수 있다.
다음, 도 6의 단계에서는, 레지스트 박리액에 의해 레지스트막(34)을 제거하고, 시드층(33)을 제거한다. 도 7의 단계에서는, 도 6에 도시된 결과적인 구조체를 덮고, 배선(25)을 각각 노출시키는 개구부(35A)와, 배선(29)을 각각 노출시키는 개구부(35B)를 갖는 절연층(21-1)을 형성한다.
다음, 도 8에 도시된 바와 같이, 상술한 도 4 내지 도 6의 단계와 동일한 접근법에 의해 절연층(21-1) 상에 비아(28B, 26) 및 배선(25, 29)(제 1 및 제 2 배선 패턴(22, 23))을 동시에 형성한다. 다음, 도 7의 단계와 동일한 접근법에 의해 절연층(21-2)을 형성한다. 다음, 도 9에 도시된 바와 같이, 도 4 내지 도 7의 단계를 반복하여 적층된 절연층(21-1 내지 21-3), 제 1 배선 패턴(22), 및 제 2 배선 패턴(23)을 갖는 다층 배선 구조체(14)를 형성한다. 비아(28B)로서, 예를 들어 Cu 도금막을 채용할 수 있다. 또한, 절연층(21-1 내지 21-3)으로서, 예를 들어 CVD법에 의해 형성된 SiO2막을 채용할 수 있다.
이와 같은 방식에서는, 제 1 배선 패턴(22) 및 제 2 배선 패턴(23)을 동시에 형성할 수 있기 때문에, 제 2 배선 패턴(23)을 형성하는 단계를 분리하여 제공할 필요가 없다. 따라서, 제조 비용의 상승을 억제시킬 수 있다.
다음, 도 10의 단계에서는, 비아(28C)의 형성 위치에 대응하는 절연층(21-3) 부분 상에 외부 접속 단자(15)를 형성하고, 외부 접속 단자(15)를 노출시키고 절연층(21-3)의 상면을 덮는 보호막(16)을 형성한다. 구체적으로, 예를 들어 스퍼터법에 의해 외부 접속 단자(15)로 작용하는 Al 막(0.5 ㎛ 두께)을 형성하고, 다음 스핀코팅법(spin coating method), 스프레이법, 딥핑법(dipping method) 등에 의해 보호막(16)으로 작용하는 폴리이미드 수지막을 형성한다.
다음, 도 11의 단계에서는, 반도체 기판(11)의 이면(11B) 측으로부터 반도체 기판(11)을 박판화한다(반도체 기판 박판화 단계). 반도체 기판(11)을 박판화하는 단계에서는, 예를 들어 백사이드 그라인더(backside grinder)를 채용할 수 있다. 박판화된 반도체 기판(11)의 두께(M1)를 예를 들어 200 ㎛로 설정할 수 있다.
이와 같은 방식으로, 반도체 기판(11)의 두께를 감소시켜서 관통홀(17)의 종횡비(반도체 기판(11)의 두께(M1)/관통홀(17)의 직경)를 감소시킬 수 있고, 따라서 양호한 정밀도로 관통홀(17)을 형성할 수 있다. 이와 같은 경우에는, 그라인더 이외의 그라인딩법을 사용하여 반도체 기판(11)을 박판화시킬 수도 있다.
다음, 도 12의 단계에서는, 박판화된 반도체 기판(11)의 이면(11B) 상에, 관통 비아(12)의 형성부에 대응하는 반도체 기판(11) 부분을 노출시키는 개구부(36A)를 갖는 레지스트층(36)을 형성한다.
다음, 도 13의 단계에서는, 레지스트층(36)을 마스크로 사용하는 건식 식각법에 의해, 반도체 기판(11)을 관통하고 제 2 배선 패턴(23)의 비아(28A)를 노출시키는 관통홀(17)을 형성한다(관통홀 형성 단계). 관통홀(17)을 형성한 이후에 레지스트 박리액에 의해 레지스트층(36)을 제거한다.
이와 같은 방법으로, 동시 식각에 의해, 반도체 기판(11)만을 관통하는 관통홀(17)을 용이하게 형성할 수 있다. 따라서, 반도체 칩(10)의 제조 비용을 감소시킬 수 있다.
다음, 도 14의 단계에서는, 관통홀(17) 및 상기 이면(11B) 상에 절연막(18)을 각각 형성한다(절연막 형성 단계). 더욱 상세하게는, 예를 들어 CVD법에 의해 SiO2막을 형성한다. 다음, 도 15의 단계에서는, 비아(28A) 상에 설치된 절연막(18)을 제거한다. 예를 들어, 절연막(18)을 제거하도록 건식 식각법, 습식 식각법 등을 채용할 수 있다. 습식 식각법의 식각 용액으로는, 예를 들어 KOH 용액을 채용할 수 있다.
다음, 도 16의 단계에서는, 절연막(18)을 각각 설치한 관통홀(17) 내로 전도성 재료를 충전하여 관통 비아(12)를 형성한다(관통 비아 형성 단계). 더욱 상세하게는, 도 15에 도시된 결과 구조체의 하면과 절연막(18)을 각각 설치한 관통홀(17)을 덮도록, 스퍼터법에 의해 시드층(도시 생략)으로 작용하는 Ti/Cu 적층막을 형성하고, 도 15에 도시된 결과 구조체의 하면 상에, 관통홀(17)을 노출하는 개구부를 갖는 레지스트막을 형성하며, 또한 시드층을 급전층(power feeding layer)으로 사용하는 전해 도금법에 의해 관통홀(17) 내로 도전성 재료를 충전시키고, 이후 레지스트막과 불필요한 Ti/Cu 적층막을 순차적으로 제거한다.
이때, 관통홀(17) 주위에서 절연막(18)을 노출시키도록 레지스트막 내에 개구부를 형성하여 관통홀(17)의 에지부 상에 패드를 형성할 수도 있다. 또한, 레지스트막 내의 배선 형상에 대응하는 개구부를 형성하여, 도 15에 도시된 결과 구조체의 하면 상에, 관통 비아(12)에 전기적으로 접속된 배선을 형성할 수도 있다.
여기서, 스퍼터법 이외의 증착법 또는 무전해 도금법에 의해 시드층을 형성할 수도 있다. 또한, 전도성 재료로서는, 예를 들어 Cu를 채용할 수 있다. 관통 비아(12)의 직경(R1)을 예를 들어 50 ㎛로 설정할 수 있다.
본 실시예의 반도체 칩 제조 방법에 따르면, 하나의 식각 단계에 의해, 반도체 기판(11)만을 관통하는 관통홀(17)을 용이하게 형성할 수 있고, 따라서 반도체 칩(10)의 제조 비용을 감소시킬 수 있다. 또한, 외부 접속 단자(15)와 관통 비아(12)를 전기적으로 각각 접속시키는 제 2 배선 패턴(23)은 제 1 배선 패턴(22)과 동시에 형성될 수 있고, 따라서 제조 비용의 상승을 억제시킬 수 있다.
도 17은 본 실시예의 제 1 변형예에 따른 반도체 칩의 단면도이다. 도 17에서는, 본 실시예의 반도체 칩(10)과 동일한 구성부에 동일한 참조 번호를 첨부하고, 여기서는 그에 대한 설명을 생략한다.
도 17을 참조하면, 외부 접속 단자(15)의 거의 바로 아래에 위치된 반도체 기판(11) 부분에 관통 비아(12)를 설치한 것을 제외하고 반도체 칩(10)과 동일한 방식으로 반도체 칩(40)을 구성하고, 또한 반도체 기판(11)의 표면과 거의 수직으로 교차하도록, 관통 비아(12) 및 외부 접속 단자(15) 사이에 위치된 복수의 절연층(21-1 내지 21-3) 내에 복수의 비아(28A 내지 28C)를 배치한다.
이와 같은 방식으로는, 반도체 기판(11)의 표면과 거의 수직으로 교차하도록, 관통 비아(12) 및 외부 접속 단자(15) 사이에 위치된 복수의 절연층(21-1 내지 21-3) 내에 복수의 비아(28A 내지 28C)를 배치한다. 따라서, 외부 접속 단자(15) 및 관통 비아(12)를 접속시키는 제 2 배선 패턴(23)의 배선 길이가 짧아져서, 고속으로 반도체 칩(40)을 작동시킬 수 있다. 이와 같은 경우에는, 상술한 반도체 칩(10)과 동일한 접근법에 의해 반도체 칩(40)을 제조할 수 있다.
도 18은 본 실시예의 제 2 변형예에 따른 반도체 칩의 단면도이다. 도 18에서는, 본 실시예의 반도체 칩(10)과 동일한 구성부에 동일한 참조 번호를 첨부하고, 여기서는 그에 대한 설명을 생략한다.
도 18을 참조하면, 관통 비아(12) 및 제 2 배선 패턴(23) 대신에 관통 비아(52) 및 제 2 배선 패턴(53)을 설치한 것을 제외하고 반도체 칩(10)과 동일한 방식으로 반도체 칩(50)을 구성한다.
박판화된 반도체 기판(11)과 절연막(13)을 관통하는 관통홀(51) 내에 관통 비아(52)를 설치한다. 관통홀(51)은 절연막(13) 상에 설치된 배선(29)을 노출시킨다. 관통 비아(52)의 재료로서는, 관통 비아(12)와 동일한 재료를 채용할 수 있다.
제 2 배선 패턴(23)의 구조로부터 비아(28A)를 제거한 것을 제외하고 제 2 배선 패턴(23)과 동일한 방식으로 제 2 배선 패턴(53)을 구성한다. 관통 비아(52)에 절연막(13) 상에 설치된 배선(29)을 전기적으로 접속시킨다.
이와 같은 방식으로 구성된 반도체 칩(50)에서는, 본 실시예의 반도체 칩(10)과 동일한 장점들이 달성될 수 있다.
도 19 내지 도 21은 본 실시예의 제 2 변형예에 따른 반도체 칩 제조 단계를 도시하는 도면이다. 도 19 내지 도 21에서는, 도 18에서 설명된 반도체 칩(50)과 동일한 구성 부분에 동일한 참조 번호를 첨부한다.
우선, 도 19의 단계에서는, 반도체 기판(11) 상에 절연막(13), 제 1 및 제 2 배선 패턴(22, 53), 절연층(21-1 내지 21-3), 외부 접속 단자(15), 및 보호막(16)을 형성한다(제 1 및 제 2 배선 형성 단계 포함). 다음, 반도체 기판(11)은 두께 M1까지 박판화된다(반도체 기판 박판화 단계). 상술한 도 4 내지 도 9에 도시된 단계와 동일한 접근법에 의해 제 1 및 제 2 배선 패턴(22, 53)을 형성한다.
다음, 도 20의 단계에서는, 반도체 기판(11)의 이면(11B) 상에, 관통 비아(52)의 형성 위치에 대응하는 위치에 개구부(56A)를 갖는 레지스트층(56)을 형성한다. 다음, 레지스트층(56)을 마스크로 사용하는 건식 식각법에 의해 반도체 기판(11)을 식각하고, 따라서 절연막(13)을 노출시키는 개구부(57)를 형성한다.
다음, 도 21의 단계에서는, 반도체 기판(11)으로부터 노출되는 절연막(13)을 제거하여 배선(29)을 노출시키는 관통홀(51)을 형성한다. 절연막(13)을 제거하기 위해, 예를 들어 건식 식각법, 습식 식각법, 레이저법 등을 채용할 수 있다. 다음, 도 14 내지 도 16의 단계와 동일한 접근법에 따라, 관통홀(51)의 측면 및 상기 이면(11B)을 덮는 절연막(18)을 형성하고, 다음, 절연막(18)이 각각 형성된 관통홀(51) 내에 관통 비아(52)를 형성한다(관통 비아 형성 단계). 따라서, 반도체 칩(50)이 제조된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 상세히 기술하였다. 하지만 본 발명은 그와 같은 특정한 실시예로 제한되지 않으며, 청구 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변경 및 변형이 적용될 수 있다.
본 발명은 외부 접속 단자에 전기적으로 접속되는 관통 비아를 설치하기 위한 관통홀을 용이하게 형성하여 제조 비용을 감소시킬 수 있는 반도체 칩 및 그 제조 방법에 적용할 수 있다.

Claims (7)

  1. 반도체 기판과,
    상기 반도체 기판 상에 적층된 복수의 절연층과, 상기 복수의 절연층에 설치된 제 1 배선 패턴을 구비한 다층 배선 구조체와,
    상기 다층 배선 구조체의 최상층에 외부 접속 단자를 갖는 반도체 칩에 있어서,
    상기 반도체 기판을 관통하는 관통홀의 측면에 설치된 다른 절연막과,
    상기 다른 절연막을 통해서, 상기 관통홀에 설치된 관통 비아와,
    상기 반도체 기판을 관통하는 상기 관통 비아와 상기 외부 접속 단자 사이에 배치된 부분의 상기 복수의 절연층에 설치되며, 상기 관통 비아와 상기 외부 접속 단자 사이를 전기적으로 접속하는 제 2 배선 패턴과,
    상기 제 2 배선 패턴이 배설(配設)된 측의 상기 반도체 기판의 면에 설치되며, 상기 관통 비아를 노출하는 개구부를 가진 절연막을 구비하고,
    상기 제 2 배선 패턴은, 상기 개구부에 설치되며, 상기 관통 비아와 전기적으로 접속된 비아와, 상기 비아와 일체적으로 구성되며, 상기 절연막 상에 설치된 배선을 갖고,
    상기 비아 및 상기 배선을 전해 도금막에 의해 구성한 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 제 2 배선 패턴은 복수의 비아 및 배선을 갖고,
    상기 관통 비아를 외부 접속 단자의 아래에 위치하는 상기 반도체 기판에 설치하고,
    상기 복수의 비아는, 관통 비아와 외부 접속 단자 사이에 위치하는 복수의 절연층에, 반도체 기판의 면과 직교하도록 배치되어 있는 것을 특징으로 하는 반도체 칩.
  3. 반도체 기판과, 상기 반도체 기판 상에 적층된 복수의 절연층과 상기 복수의 절연층에 설치된 제 1 배선 패턴을 구비한 다층 배선 구조체와, 상기 다층 배선 구조체의 최상층에 설치된 외부 접속 단자와, 상기 반도체 기판을 관통하는 관통홀에 설치된 관통 비아와, 상기 복수의 절연층에 상기 관통 비아와 상기 외부 접속 단자 사이를 전기적으로 접속하는 제 2 배선 패턴을 갖는 반도체 칩 제조 방법으로서,
    상기 반도체 기판 상에, 개구부를 가진 절연막을 형성하는 공정과,
    전해 도금법에 의해, 상기 개구부에 배치되며, 상기 제 2 배선 패턴을 구성하는 비아와, 상기 절연막 상에 배치됨과 함께, 상기 비아와 일체적으로 구성되며, 상기 제 2 배선 패턴을 구성하는 배선을 동시에 형성하는 비아 및 배선 형성 공정과,
    상기 반도체 기판에 상기 비아를 노출하는 관통홀을 형성하는 관통홀 형성 공정과,
    상기 관통홀의 측면에 다른 절연막을 형성하는 절연막 형성 공정과,
    상기 다른 절연막이 형성된 상기 관통홀에, 상기 비아와 전기적으로 접속되는 상기 관통 비아를 형성하는 관통 비아 형성 공정과,
    상기 절연막을 형성하는 공정과 상기 관통홀 형성 공정 사이에, 상기 제 1 배선 패턴과 상기 제 2 배선 패턴을 동시에 형성하는 제 1 및 제 2 배선 패턴 형성 공정과,
    상기 제 1 및 제 2 배선 패턴 형성 공정과 상기 관통홀 형성 공정 사이에, 상기 외부 접속 단자를 형성하는 공정을 마련하고,
    상기 제 1 및 제 2 배선 패턴 형성 공정에서는, 상기 반도체 기판을 관통하는 상기 관통 비아와 상기 외부 접속 단자 사이에 배치된 부분의 상기 복수의 절연층에, 상기 제 2 배선 패턴을 형성하는 것을 특징으로 하는 반도체 칩 제조 방법.
  4. 제 3 항에 있어서,
    상기 관통홀 형성 공정 전에, 상기 반도체 기판을 박판화하는 반도체 기판 박판화 공정을 더 마련한 것을 특징으로 하는 반도체 칩 제조 방법.
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