KR20090011932A - 패키지 기판 제조 방법 - Google Patents

Abstract

패키지 기판 제조 방법이 개시되어 있다. 패키지 기판 제조 방법은 2층 패키지 기판을 예를 들면, 동박 적층판의 1층과 2층을 연결하기 위한 드릴홀을 가공한 후 이 드릴홀을 통해 1층과 2층을 전기적으로 연결할 수 있도록 금속 도금을 실시하는 단계; 도금이 완료된 기판 표면에 감광물질을 도포하여 제 1감광 필름을 형성하고, 동박 적층판 표면이 패터닝되도록 제 1감광 필름을 사진 식각하여 베이스 기판의 상부면 및 하부면에 본드 핑거 및 볼 랜드를 포함한 외층 회로를 패터닝하는 단계; 본드 핑거 및 볼 랜드를 포함한 외층 회로를 덮도록 베이스 기판의 상부면 및 하부면 전체에 무전해 도금 방법으로 외층 회로의 두께보다 두께가 얇은 도금용 시드층을 형성하는 단계; 도금용 시드층을 덮도록 도금용 시드층 상에 감광물질을 도포하여 제 2감광 필름을 형성하고, 도금용 시드층이 패터닝되도록 제 2감광 필름을 사진 식각하여 베이스 기판의 상부면 및 하부면 가장자리에 외층 회로의 두께보다 두께가 얇은 도금 라인 및 도금 라인과 본드 핑거들 및 볼 랜드들 각각을 연결시키는 연결 라인들을 형성하는 단계; 본드 핑거들 및 볼 랜드들이 노출되도록 베이스 기판의 상부면 및 하부면 전체에 솔더 레지스트층을 형성하는 단계; 도금 라인에 전기를 가하여 솔더 레지스트층의 외부로 노출된 본드 핑거들과 볼 랜드 상에 도금층을 형성하는 단계를 포함한다.

Description

패키지 기판 제조 방법{METHOD OF MANUFACTURING SUBSTRATE USING A SEMICONDUCTOR PACKAGE}

도 1a 내지 도 1c는 본 발명의 제 1실시예에 의한 외층 회로를 형성하기 위한 단면도이다.

도 2는 본 발명의 제 1실시예에 의해 외층 회로 상에 도금 시드층이 형성된 단면도이다.

도 3a 내지 도 3c는 도 2에 도시된 도금 시드층을 패터닝하여 도금 라인 및 연결 라인을 형성하기 위한 단면도이고, 도 3d는 도 3c에서 베이스 기판의 상부면을 도시한 평면도이다.

도 4는 도 3c에 도시된 베이스 기판의 상부면 및 하부면에 솔더 레지스트가 도포된 단면도이다.

도 5는 도 4에 도시된 본드 핑거들 및 볼 랜드를 도금한 단면도이다.

도 6a 내지 도 6c는 본 발명의 제 2실시예에 의한 외층 회로 및 도금 라인을 형성하기 위한 단면도이다.

도 7a 내지 도 7c는 본 발명의 제 2실시예에 의한 도금 라인 및 연결 라인을 형성하기 위한 단면도이다.

본 발명은 패키지 기판 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 칩과 전기적으로 연결되는 본드 핑거 및 볼 랜드 형성을 위한 전해 도금라인의 두께를 얇게 형성한 패키지 기판 제조 방법에 관한 것이다.

최근 집적회로가 경박단소화됨에도 불구하고 반도체 패키지의 외부 접속 단자의 수는 오히려 증가되고 있다. 반도체 패키지의 실장 부재에 많은 외부 접속 단자를 설치하는 문제를 해결하는 방법 중 하나가 핀 그리드 어레이(Pin Grid Array; PGA) 로 이루어진 실장 부재를 이용하는 것이다. 그러나, PGA의 실장 부재는 많은 리드를 설치할 수는 있는 장점은 있지만, 핀 또는 리드가 취약하여 쉽게 부러지거나 혹은 고밀도 집적에 한계가 있다는 단점이 있다.

이러한 PGA에 따른 단점을 보완하기 위해 최근 BGA 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀(pin)보다 미세한 솔더볼(solder ball)을 사용함으로써 기판의 고밀도화가 용이하기 때문이며, 대개 반도체 칩을 실장하는 실장 부재로 기판으로서 사용되고 있다.

이와 같은 종래의 BGA 패키지에 대해 간략하게 설명하면, BGA 패키지는 반도체 칩, 반도체 칩이 실장되는 기판, 반도체 칩 및 기판을 전기적으로 연결시키는 도전성 와이어, 반도체 칩 및 도전성 와이어를 외부 환경으로부터 보호하는 밀봉부 및 기판에 접속되어 외부 접속 단자 역할을 하는 솔더 볼을 포함한다.

여기서, 기판은 베이스 기판, 본드 핑거를 갖는 외층회로 및 볼 랜드를 포함 한다. 베이스 기판은 상부면과 하부면에 동박이 부착된 동박 적층판 으로, 일반적인 사진식각 공정을 통하여 베이스 기판의 상부면에는 도전성 와이어를 통해 반도체 칩과 전기적으로 연결되는 본드 핑거(bond finger)를 갖는 외층회로를 형성하고, 베이스 기판의 하부면에는 솔더볼이 접속되는 볼 랜드를 형성한다.

여기서, 반도체 칩과 전기적으로 연결되는 본드 핑거와 솔더볼이 접속되는 볼 랜드의 전기적 특성 및 접속 신뢰성을 향상시키기 위하여 본드 핑거 및 볼 랜드 상에는 니켈/금이 도금된다. 본드 핑거 및 볼 랜드 상에 니켈/금을 도금하기 위해서 기판의 상부면 및 하부면 가장자리를 따라 전해 도금 라인이 형성되고, 각각의 본드 핑거 및 볼 랜드들은 연결 라인에 의해 전해 도금 라인에 모두 연결된다.

상술한 전해 도금 라인과 연결 라인의 일부분은 반도체 패키지를 개별화시키기 위해 기판을 절단하는 공정에서 절단되어 제거된다. 따라서, 개별화된 반도체 패키지에는 전해 도금 라인은 존재하지 않는다.

그러나, 전해 도금 라인과 본드 핑거 및 볼 랜드를 연결시킨 연결 라인의 일부분은 절단 공정 후에도 반도체 패키지 내에 존재하게 되며, 반도체 패키지 내에 존재하는 연결 라인들은 전기신호 전달시 노이즈(Noise)를 유발하게 되어 제품의 전기적 특성(Electrical Performance), 즉 반도체 패키지의 고주파 특성을 저하시키는 문제점이 있다.

또한, 전해 도금 라인 및 연결 라인의 두께는 본드 핑거 및 볼 랜드의 두께와 동일하게 형성되기 때문에 반도체 패키지를 개별화시키기 위해 기판을 절단하는 공정에서 많은 양의 구리(Cu) 중금속이 배출되어 환경문제를 유발시키는 문제점이 있다.

본 발명의 목적은 도금 라인 및 연결 라인의 두께를 얇게 형성하여 반도체 패키지의 전기적 특성을 향상시키고, 중금속 배출을 줄인 패키지 기판 제조 방법을 제공함에 있다.

이와 같은 본 발명의 목적을 구현하기 위한 패키지 기판 제조 방법은 동박 적층판의 1층과 2층을 연결하기 위한 드릴홀을 가공한 후 이 드릴홀을 통해 1층과 2층을 전기적으로 연결할 수 있도록 금속 도금을 실시하는 단계; 도금이 완료된 동박 적층판 표면에 감광물질을 도포하여 제 1감광 필름을 형성하고, 상기 동박 적층판 표면이 패터닝되도록 상기 제 1감광 필름을 사진 식각하여 베이스 기판의 상부면 및 하부면에 본드 핑거 및 볼 랜드를 포함한 외층 회로를 패터닝하는 단계; 상기 본드 핑거 및 상기 볼 랜드를 포함한 외층 회로를 덮도록 상기 베이스 기판의 상부면 및 하부면 전체에 무전해 도금 방법으로 상기 외층 회로의 두께보다 두께가 얇은 도금용 시드층을 형성하는 단계; 상기 도금용 시드층을 덮도록 상기 도금용 시드층 상에 감광물질을 도포하여 제 2감광 필름을 형성하고, 상기 도금용 시드층이 패터닝되도록 상기 제 2감광 필름을 사진 식각하여 상기 베이스 기판의 상부면 및 하부면에 상기 외층 회로의 두께보다 두께가 얇은 도금 라인 및 상기 도금 라인과 상기 본드 핑거들 및 상기 볼 랜드들 각각을 연결시키는 연결 라인들을 형성하는 단계; 상기 본드 핑거들 및 상기 볼 랜드들이 노출되도록 상기 베이스 기판의 상부면 및 하부면 전체에 솔더 레지스트층을 형성하는 단계; 상기 도금 라인에 전기를 가하여 상기 솔더 레지스트층의 외부로 노출된 상기 본드 핑거들과 상기 볼 랜드 상에 도금층을 형성하는 단계를 포함한다.

또한, 본 발명의 목적을 구현하기 위한 패키지 기판 제조 방법은 동박 적층판의 1층과 2층을 연결하기 위한 드릴홀을 가공한 후 이 드릴홀을 통해 1층과 2층을 전기적으로 연결할 수 있도록 금속 도금을 실시하는 단계 ; 상기 동박 적층판 표면에 감광물질을 도포하여 제 1감광 필름을 형성하고, 상기 동박 적층판이 패터닝되도록 상기 제 1감광 필름을 사진 식각하여 동박 적층판의 상부면 및 하부면에 본드 핑거 및 볼 랜드를 포함한 외층 회로를 형성하고, 상기 본드 핑거 및 상기 볼 랜드를 포함한 외층 회로를 덮도록 상기 베이스 기판의 상부면 및 하부면 전체에 무전해 도금 방법으로 상기 외층 회로의 두께보다 두께가 얇은 도금용 시드층을 형성하는 단계; 상기 방법으로 형성된 외층 회로와 도금용 시드층을 덮도록 상기 베이스 기판의 상부면 및 하부면에 감광물질을 도포하여 제 2감광 필름을 형성하고, 상기 제 2감광 필름을 사진 식각하여 도금용 시드층을 도금용 라인으로 형성하기 위한 제 2감광 필름을 패터닝하는 단계; 패터닝된 상기 제 2감광 필름의 외부로 노출된 도금용 시드층을 식각하여 상기 외층 회로의 두께보다 두께가 얇은 도금 라인 및 상기 연결 라인들을 형성하는 단계; 상기 본드 핑거들 및 상기 볼 랜드들이 노출되도록 상기 베이스 기판의 상부면 및 하부면 전체에 솔더 레지스트층을 형성하는 단계; 상기 도금 라인에 전기를 가하여 상기 솔더 레지스트층의 외부로 노출된 상기 본드 핑거들과 상기 볼 랜드 상에 도금층을 형성하는 단계를 포함한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 패키지 기판 제조 방법에 대하여 상세하게 설명한다.

실시예 1

도 1a 내지 도 1c는 본 발명의 제 1실시예에 의한 외층 회로를 형성하기 위한 단면도이다.

본 발명의 실시예 1에 의한 패키지 기판(10)을 제조하기 위해 먼저, 도 1a에 도시된 바와 같이 절연물질, 예를 들어 플라스틱으로 형성된 베이스 기판에 동박이부착된 동박 적층판에 1층과 2층을 전기적으로 연결하기 위하여 드릴홀을 가공하고1층과 2층을 전기적으로 연결하기 위해 제 1금속층을 도금한다.

(100)은 동박 적층판의 Core 이고, (110a,120a)는 동박 적층판에 드릴 가공후 층간의 전기적 연결을 위한 구리 도금층이다.

* => 그림상 양면이 구리로 덮힌 부분에 드릴홀 삽입 바랍니다.*(130a로 추 가 필요)

도금이 완료되면 , 각각의 도금층(110a, 120a)을 덮도록 각각의 도금층(110a, 120a) 상에 감광 물질, 즉 포토레지스트를 도포하여 도 1a에 도시된 바와 같이 제 1포토레지스트 필름(200)을 형성한다.

이후, 제 1포토레지스트 필름(200)을 사진 식각하여 베이스 기판(100)의 상부면 및 하부면에 외층 회로를 형성하지 않는 부분이 제 1포토 레지스트 필름(200)의 외부로 노출되도록 도 1b에 도시된 바와 같은 제 1포토레지스트 패턴(200a)을 형성한다.

계속해서, 제 1포토레지스트 패턴(200a)을 식각 마스크로 이용하여 외부로 노출된 제 1금속박막(110a) 및 제 2금속 박막(120a)을 식각하여 패터닝한 후 제 1포토레지스트 패턴(200a)을 제거한다. 그러면, 베이스 기판(100)의 상부면 및 하부면에 도 1c에 도시된 바와 같은 외층 회로(110, 112, 120)가 패터닝된다. 여기서, 베이스 기판(100)의 상부면에는 패키지 제조 공정에서 반도체 칩(도시 안됨)과 전기적으로 연결되는 본드 핑거(110)들 및 회로배선(112)들이 패터닝되고, 베이스 기판(100)의 하부면에는 솔더볼(도시 안됨)이 접속되는 볼 랜드(120)들이 패터닝된다. 베이스 기판(100)의 상부면에 패터닝된 본드 핑거(110)와 베이스 기판(100)의 하부면에 패터닝된 볼 랜드(120)들은 회로 배선(112)들 및 비아 홀(도시 안됨)들에 의해 전기적으로 연결된다.

도 2는 본 발명의 제 1실시예에 의해 외층 회로 상에 도금 시드층이 형성된 단면도이다.

도 2를 참조하면, 외층 회로(110, 112, 120)가 형성된 베이스 기판을 무전해 도금 방법, 예를 들어 화학적 방법으로 금속을 도금하여 외층 회로(110, 112, 120)를 포함한 베이스 기판(100)의 상부면 및 하부면 전체를 덮도록 외층 회로(110, 112, 120) 상에 도금 시드층(130)을 형성한다.

도금 시드층(130)은 무전해 도금 방법으로 도금할 수 있는 모든 금속을 사용할 수 있지만, 가장 바람직하게는 신뢰성 측면에서 검증된 구리를 이용하여 형성한다.

또한, 도금 시드층(130)의 두께는 외층 회로(110, 112, 120)의 두께보다 얇게 형성된다. 바람직하게, 도금 시드층(130)의 두께는 0.1㎛∼1㎛ 정도이고, 외층 회로(110, 112, 120)의 두께는 10㎛∼20㎛정도이다.

도 3a 내지 도 3c는 도 2에 도시된 도금 시드층을 패터닝하여 도금 라인 및 연결 라인을 형성하기 위한 단면도이고, 도 3d는 도 3c에서 베이스 기판의 상부면을 도시한 평면도이다.

베이스 기판(100)의 상부면 및 하부면 전체를 덮도록 외층 회로(110, 112, 120) 상에 도금 시드층(130)이 형성되면, 도금 시드층(130)의 상부면에 도금 시드층(130)을 덮도록 포토레지스트를 도포하여 도 3a에 도시된 바와 같이 제 2포토레지스트 필름(210)을 형성한다.

이후, 제 2포토레지스트 필름(210)을 사진 식각하여 본드 핑거(110)들 및 볼 랜드(120)들을 전기적으로 연결하기 위하여 도금 시드층의 일부가 2포토 레지스트 필름(210)의 외부로 노출되도록 도 3b에 도시된 제 2포토레지스트 패턴(210a)을 형성한다.

계속해서, 제 2포토레지스트 패턴(210a)을 식각 마스크로 이용하여 외부로 노출된 도금 시드층(130)을 식각하여 패터닝한 후 제 2포토레지스트 패턴(210a)을 제거한다. 그러면, 도 3c 및 도 3d에 도시된 바와 같이 베이스 기판(100)의 상부면 가장자리 및 하부면에 도금 라인(132)이 패터닝되고, 도금 라인(132)과 본드 핑거(110) 사이 그리고, 도금 라인(132)과 볼 랜드(120) 사이에 각각의 본드 핑거(110) 및 볼 랜드(120)들을 도금 라인(132)에 연결시키는 연결 라인(134)들이 패 터닝된다.

여기서, 도금 시드층(130)의 두께가 외층 회로(110, 112, 120)의 두께보다 얇게 형성되기 때문에 도금 라인(132) 및 연결 라인(134)들의 두께도 외층 회로(110, 112, 120)의 두께보다 얇을 수밖에 없다. 따라서, 본 발명에 의한 패키지 기판(10)을 이용하여 여러개의 반도체 패키지를 제조한 후 패키지 기판(10)을 절단하여 반도체 패키지를 개별화시키는 공정에서 배출되는 구리 중금속의 양을 줄일 수 있다.

또한, 패키지 기판(10)을 절단한 후에도 개별화된 반도체 패키지의 내에 일부 존재하는 연결 라인(134)의 두께가 얇기 때문에 종래에 비해 노이즈(Noise) 유발이 적어 제품의 전기적 특성이 향상된다.

도 4는 도 3c에 도시된 베이스 기판의 상부면 및 하부면에 솔더 레지스트가 도포된 단면도이다.

베이스 기판(100)에 도금 라인(132) 및 연결 라인(134)들이 형성되면, 도금 공정을 진행하기 위해서 도 4에 도시된 바와 같이 본드 핑거(110)들 및 볼 랜드(120)들과 대응되는 부분이 개구되도록 베이스 기판(100)의 상부면과 하부면 전체에 솔더 레지스트(140)를 도포하여 본드 핑거(110)들 및 볼 랜드(120)들을 제외한 외층 회로(110, 112, 120)를 외부 환경으로부터 보호한다.

도 5는 도 4에 도시된 본드 핑거들 및 볼 랜드를 도금한 단면도이다.

베이스 기판(100)의 상부면 및 하부면에 솔더 레지스트(140)가 도포되면, 도금용 금속이 녹아 있는 전해액(도시 안됨)에 베이스 기판(100)을 담그고, 도금 라 인(132)에 전류를 인가한다. 그러면, 전류가 도금 라인(132) 및 연결 라인(134)들을 통해 각각의 본드 핑거(110)들 및 볼 랜드(120)들에 전달되어 전해액에 녹아 있던 도금용 금속이 솔더 레지스트(140)의 외부로 노출된 본드 핑거(110)의 상부면 및 볼 랜드(120)의 상부면에 부착되어 도금층(150)이 형성된다.

바람직하게, 도금용 금속은 전기 전도율이 좋은 니켈/금이다.

이와 같이 본드 핑거(110)들 및 볼 랜드(120)들이 도금되면, 패키지 기판(10)이 완성된다.

실시예 2

도 6a 내지 도 6c는 본 발명의 제 2실시예에 의한 외층 회로 및 도금 라인을 형성하기 위한 단면도이다.

본 발명의 실시예 1에 의한 패키지 기판(10)을 제조하기 위해 먼저, 도 1a에 도시된 바와 같이 절연물질, 예를 들어 플라스틱으로 형성된 베이스 기판에 동박이부착된 동박 적층판에 1층과 2층을 전기적으로 연결하기 위하여 드릴홀을 가공하고1층과 2층을 전기적으로 연결하기 위해 제 1금속층을 도금한다.

(100)은 동박 적층판의 Core 이고, (110a,120a)는 동박 적층판에 드릴 가공후 층간의 전기적 연결을 위한 구리 도금층이다.

* => 그림상 양면이 구리로 덮힌 부분에 드릴홀 삽입 바랍니다.*(130a로 추 가 필요)

도금이 완료되면 , 각각의 도금층(110a, 120a)을 덮도록 각각의 도금 층(110a, 120a) 상에 감광 물질, 즉 포토레지스트를 도포하여 도 1a에 도시된 바와 같이 제 1포토레지스트 필름(200)을 형성한다.

이후, 제 1포토레지스트 필름(200)을 사진 식각하여 베이스 기판(100)의 상부면 및 하부면에 외층 회로를 형성하지 않는 부분이 제 1포토 레지스트 필름(200)의 외부로 노출되도록 도 6b에 도시된 바와 같은 제 1포토레지스트 패턴(200a)을 형성한다.

계속해서, 제 1포토레지스트 패턴(200a)을 식각 마스크로 이용하여 외부로 노출된 제 1 도금층(110a) 및 제 2 도금층(120a)을 식각하여 패터닝한 후 제 1포토레지스트 패턴(200a)을 제거한다. 그러면, 베이스 기판(100)의 상부면 및 하부면에 도 6c에 도시된 바와 같은 외층 회로(110, 112, 120), 예비 도금 라인(136) 및 예비 연결 라인(도 3d참조)들이 패터닝된다. 여기서, 베이스 기판(100)의 상부면에는 패키지 제조 공정에서 반도체 칩(도시 안됨)과 전기적으로 연결되는 본드 핑거(110)들 및 회로배선(112)들이 패터닝되고, 베이스 기판(100)의 하부면에는 솔더볼(도시 안됨)이 접속되는 볼 랜드(120)들이 패터닝된다. 베이스 기판(100)의 상부면에 패터닝된 본드 핑거(110)와 베이스 기판(100)의 하부면에 패터닝된 볼 랜드(120)들은 회로 배선(112)들 및 비아 홀(도시 안됨)들에 의해 전기적으로 연결된다.

그리고, 예비 도금 라인(136a)은 본드 핑거(110)들 및 볼 랜드(120)들을 둘러싸도록 베이스 기판(100)의 상부면 및 하부면 주변에 패터닝되고, 예비 연결 라 인들은 예비 도금 라인(136a)과 본드 핑거(110) 사이, 예비 도금 라인(136a)과 볼 랜드(120) 사이에 패터닝되어 각각의 본드 핑거(110)들 및 볼 랜드(120)들을 예비 도금 라인(136a)에 연결시킨다. 여기서, 예비 도금 라인(136a) 및 예비 연결 라인들은 외층 회로(110, 112, 120)와 함께 형성되기 때문에 예비 도금 라인(136a) 및 예비 연결 라인의 두께와 외층 회로(110, 112, 120)의 두께는 서로 동일하다.

바람직하게, 외층 회로(110, 112, 120), 예비 도금 라인(136a) 및 예비 연결 라인들의 두께는 15㎛∼20㎛ 정도로 형성된다.

도 7a 내지 도 7c는 본 발명의 제 2실시예에 의한 도금 라인 및 연결 라인을 형성하기 위한 단면도이다.

베이스 기판(100)의 상부면 및 하부면에 외층 회로(110, 112, 120), 예비 도금 라인(136a) 및 예비 연결 라인들이 패터닝되면, 외층 회로(110, 112, 120), 예비 도금 라인(136a) 및 예비 연결 라인들을 덮도록 베이스 기판(100)의 상부면 및 하부면 전체에 포토레지스트를 도포하여 도 7a에 도시된 바와 같이 제 2포토레지스트 필름(210)을 형성한다.

이후, 제 2포토레지스트 필름(210)을 사진 식각하여 도 5b에 도시된 바와 같이 예비 도금 라인(136a) 및 예비 연결 라인들을 외부로 노출시키는 제 2포토레지스트 패턴(210a)을 형성한다.

계속해서, 제 2포토레지스트 패턴(210a)을 식각 마스크로 이용하여 외부로 노출된 예비 도금 라인(136a) 및 예비 연결 라인들을 식각하는데, 예비 도금 라인(136a) 및 예비 연결 라인들이 식각으로 전부 제거되지 않고 원하는 두께만 남도 록 식각시간을 조절한다. 그러면, 도 7c에 도시된 바와 같이 예비 도금 라인(136a) 및 예비 연결 라인들의 대부분은 식각으로 제거되고 소정 두께만 남아 외층 회로(110, 112, 120)보다 두께가 얇은 도금 라인(136) 및 연결 라인들이 형성된다.

바람직하게, 도금 라인(136) 및 연결 라인들의 균일한 식각 및 식각 과정에서 베이스 기판(100)이 상부면이 노출되는 것을 방지하기 위해서 도금 라인(136) 및 연결 라인들은 3㎛∼5㎛ 정도 두께로 형성한다.

이와 같이 두께가 두꺼운 예비 도금 라인(136a) 및 예비 연결 라인들의 식각으로 외층 회로(110, 112, 120)보다 얇게 도금 라인(136) 및 예비 연결 라인들을 형성하면, 본 발명에 의한 패키지 기판(10)을 이용하여 여러개의 반도체 패키지를 제조한 후 패키지 기판을 절단하여 반도체 패키지를 개별화시키는 공정에서 구리 중금속의 배출양을 줄일 수 있다.

또한, 패키지 기판을 절단한 후에도 개별화된 반도체 패키지의 내에 일부 존재하는 연결 라인(134)의 두께가 얇기 때문에 종래에 비해 노이즈(Noise) 유발이 적어 제품의 전기적 특성이 향상된다.

이후의 공정은 실시에 1예서 도 4 및 도 5를 참조하여 설명한 공정과 동일하므로 상세한 설명은 생략하기로 한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서 상세하게 설명한 바와 같이 도금 라인 및 연결 라인들의 두께를 외층 회로의 두께보다 얇게 형성하면, 패키지 기판을 절단하여 반도체 패키지를 개별화시키는 공정에서 구리 중금속의 배출양을 줄일 수 있다.

또한, 패키지 기판을 절단한 후에도 개별화된 반도체 패키지의 내에 일부 존재하는 연결 라인에 의해 발생되는 노이즈를 줄일 수 있어 제품의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (10)

1. 동박 적층판에 드릴홀을 가공하고 전기적 연결을 위한 도금층을 형성하는 단계;

   상기 도금층을 덮도록 상기 도금층 상에 감광물질을 도포하여 제 1감광 필름을 형성하고, 상기 금속 박막이 패터닝되도록 상기 제 1감광 필름을 사진 식각하여 베이스 기판의 상부면 및 하부면에 본드 핑거 및 볼 랜드를 포함한 외층 회로를 패터닝하는 단계;

   상기 본드 핑거 및 상기 볼 랜드를 포함한 외층 회로를 덮도록 상기 베이스 기판의 상부면 및 하부면 전체에 무전해 도금 방법으로 금속을 증착하여 상기 외층 회로의 두께보다 두께가 얇은 도금용 시드층을 형성하는 단계;

   상기 도금용 시드층을 덮도록 상기 도금용 시드층 상에 감광물질을 도포하여 제 2감광 필름을 형성하고, 상기 도금용 시드층이 패터닝 되도록 상기 제 2감광 필름을 사진 식각하여 상기 베이스 기판의 상부면 및 하부면 가장자리에 상기 외층 회로의 두께보다 두께가 얇은 도금 라인 및 상기 도금 라인과 상기 본드 핑거들 및 상기 볼 랜드들 각각을 연결시키는 연결 라인들을 형성하는 단계;

   상기 본드 핑거들 및 상기 볼 랜드들이 노출되도록 상기 베이스 기판의 상부면 및 하부면 전체에 솔더 레지스트층을 형성하는 단계;

   상기 도금 라인에 전기를 가하여 상기 솔더 레지스트층의 외부로 노출된 상기 본드 핑거들과 상기 볼 랜드 상에 도금층을 형성하는 단계를 포함하는 패키지 기판 제조 방법.
2. 제 1항에 있어서, 상기 본드 핑거들 및 상기 볼 랜드들은 상기 베이스 기판의 서로 대향되는 면에 각각 형성되는 것을 특징으로 하는 패키지 기판 제조 방법.
3. 제 1항에 있어서, 상기 외층 회로의 두께는 10㎛∼20㎛정도이고, 상기 도금용 시드층의 두께는 0.1㎛∼1㎛정도인 것을 특징으로 하는 패키지 기판 제조 방법.
4. 제 1항에 있어서, 상기 도금 시드층은 구리로 형성하는 것을 특징으로 하는 패키지 기판 제조 방법.
5. 제 1항에 있어서, 상기 도금층은 니켈/금으로 형성하는 것을 특징으로 하는 패키지 기판 제조 방법.

   * 청구항 추가 필요 : 중요함.

   제 1항에 있어서 도금 시드층을 이용한 도금선 형성 후 이 도금선이 솔더 솔더레지스트 전처리 공정에서 사용하는 에칭액에 에칭되지 않기 위하여 솔더 레지스트 전처리 공정 이후 제 2 감광 필름을 식각하는 프로세스를 가진 패키지 기판 제조 방법
6. 동박 적층판에 드릴홀을 가공하고 전기적 연결을 위한 도금층을 형성하는 단계;

   상기 도금층을 덮도록 상기 도금층 상에 감광물질을 도포하여 제 1감광 필름을 형성하고, 상기 금속 박막이 패터닝되도록 상기 제 1감광 필름을 사진 식각하여 베이스 기판의 상부면 및 하부면에 본드 핑거 및 볼 랜드 및 예비 도금 라인을 포함한 외층 회로를 패터닝하는 단계;

   상기 외층 회로, 상기 예비 도금 라인 및 상기 예비 연결 라인들을 덮도록 상기 베이스 기판의 상부면 및 하부면에 감광물질을 도포하여 제 2감광 필름을 형성하고, 상기 제 2감광 필름을 사진 식각하여 상기 예비 도금 라인 및 상기 예비 연결 라인들이 외부로 노출되도록 상기 제 2감광 필름을 패터닝하는 단계;

   패터닝된 상기 제 2감광 필름의 외부로 노출된 상기 예비 도금 라인 및 상기 예비 연결 라인들을 일부분 식각하여 상기 외층 회로의 두께보다 두께가 얇은 도금 라인 및 상기 연결 라인들을 형성하는 단계;

   상기 본드 핑거들 및 상기 볼 랜드들이 노출되도록 상기 베이스 기판의 상부면 및 하부면 전체에 솔더 레지스트층을 형성하는 단계;

   상기 도금 라인에 전기를 가하여 상기 솔더 레지스트층의 외부로 노출된 상기 본드 핑거들과 상기 볼 랜드 상에 도금층을 형성하는 단계를 포함하는 패키지 기판 제조 방법.
7. 제 6항에 있어서, 상기 본드 핑거들 및 상기 볼 랜드들은 상기 베이스 기판 의 서로 대향되는 면에 각각 형성되는 것을 특징으로 하는 패키지 기판 제조 방법.
8. 제 6항에 있어서, 상기 외층 회로, 상기 예비 도금 라인 및 예비 연결 라인들은 구리로 형성하는 것을 특징으로 하는 패키지 기판 제조 방법.
9. 제 6항에 있어서, 상기 외층 회로의 두께는 10㎛∼20㎛정도이고, 상기 도금 라인 및 상기 연결 라인의 두께는 3㎛∼5㎛정도인 것을 특징으로 하는 패키지 기판 제조 방법.
10. 제 6항에 있어서, 상기 도금층은 니켈/금으로 형성하는 것을 특징으로 하는 패키지 기판 제조 방법.

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