JP7077005B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、配線基板及びその製造方法に関する。
近年、配線基板において、電子機器の小型化や信号伝送速度の高速化の要求に伴い、配線パターンの微細化が求められている。そのため、微細な配線パターンを有する様々な構造の配線基板が提案されている（例えば、特許文献１参照）。
一方、配線パターンを微細化すると、クロストークノイズが問題となる。そのため、クロストークノイズ対策として、配線パターンの上層又は下層にプレーン層を持つマイクロストリップ構造やストリップ構造、配線パターン間にＧＮＤ等のシールドパターンを挿入するコプレナー構造が検討されている。
特開２０１０－８７５０８号公報
しかしながら、マイクロストリップ構造やストリップ構造では、プレーン層を挿入するため、配線基板の層数が増え、配線基板が厚くなる。又、コプレナー構造の場合には、配線パターン間にシールドパターンを挿入するため、信号配線の密度が低下し、結果的に配線基板の層数が増え、配線基板が厚くなる。
本発明は、上記の点に鑑みてなされたものであり、層数を増やすことなくクロストークノイズ対策がなされた配線基板を提供することを課題とする。
本配線基板は、第１絶縁層と、前記第１絶縁層の一方の面に形成された第１配線パターン、第１信号用パッド、及び第１シールド用パッドを含む第１配線層と、前記第１絶縁層の一方の面の前記第１配線層が形成されていない領域を被覆し、更に前記第１配線パターン、前記第１信号用パッド、及び前記第１シールド用パッドの凹凸に沿って前記第１配線パターン、前記第１信号用パッド、及び前記第１シールド用パッドの上面及び側面を被覆する第１無機膜と、前記第１無機膜を介して前記第１配線パターン及び前記第１シールド用パッドのみを被覆する第１シールド部と、前記第１絶縁層の一方の面上に形成された第２絶縁層と、を有し、前記第１無機膜は、前記第１シールド用パッドの上面を露出する第１開口部、及び前記第１信号用パッドの上面を露出する第２開口部を備え、前記第１シールド部は、前記第１開口部内に露出する前記第１シールド用パッドと電気的に接続され、前記第２絶縁層は、前記第２開口部から露出する前記第１信号用パッドの一部、前記第１シールド部から露出する前記第１無機膜、及び前記第１シールド部の側面及び上面を被覆することを要件とする。
開示の技術によれば、層数を増やすことなくクロストークノイズ対策がなされた配線基板を提供できる。
第１の実施の形態に係る配線基板を例示する図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
まず、第１の実施の形態に係る配線基板の構造について説明する。図１は、第１の実施の形態に係る配線基板を例示する図であり、図１（ａ）は部分平面図、図１（ｂ）は図１（ａ）のＡ－Ａ線に沿う断面図である。なお、図１（ａ）では、便宜上、配線パターン２１Ａ及びシールド部２３を梨地模様で示している。又、図１では、図２の中の代表的な部位のみを図示している。
図１を参照するに、配線基板１は、絶縁層１０と、配線層１１と、無機膜１２と、シールド部１３と、絶縁層２０と、配線層２１と、無機膜２２と、シールド部２３と、絶縁層３０と、配線層３１とを有する。配線基板１は、例えば、配線層３１が形成されている側に、複数の半導体チップを搭載可能な構成とすることができる。
なお、本実施の形態では、便宜上、配線基板１の絶縁層３０側を上側又は一方の側、絶縁層１０側を下側又は他方の側とする。又、各部位の絶縁層３０側の面を一方の面又は上面、絶縁層１０側の面を他方の面又は下面とする。但し、配線基板１は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を絶縁層３０の一方の面３０ａの法線方向から視ることを指し、平面形状とは対象物を絶縁層３０の一方の面３０ａの法線方向から視た形状を指すものとする。
絶縁層１０の下層には、他の配線層や絶縁層、ビア配線、コア層等の任意の層を形成することができる。絶縁層１０の下層に、樹脂を主成分とする層、シリコンを主成分とする層、セラミックを主成分とする層等が含まれていてもよい。
絶縁層１０は、例えば、エポキシ系樹脂又はポリイミド系樹脂を主成分とする絶縁性樹脂等により形成されている。又、絶縁性樹脂として、例えば、熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂を用いることができる。絶縁層１０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。そして、絶縁層１０の下層において、全層が熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂からなるビルドアップ層で構成されていても良いし、熱硬化性の絶縁性樹脂又は感光性の絶縁性樹脂のビルドアップ層が双方存在して構成されていても良い。絶縁層１０の厚さは、例えば５～１０μｍ程度とすることができる。
配線層１１は、絶縁層１０の一方の面１０ａに形成されている。配線層１１は、領域Ａに形成された配線パターン１１Ａと、領域Ｂに形成されたシールド用パッド１１Ｂと、領域Ｃに形成された信号用パッド１１Ｃとを含んでいる。なお、図１における領域Ａ、領域Ｂ、及び領域Ｃの配置は一例であり、領域Ａ、領域Ｂ、及び領域Ｃは任意の配置とすることができる。
配線層１１において、配線パターン１１Ａ、シールド用パッド１１Ｂ、及び信号用パッド１１Ｃは、便宜上別符号としているが、同一材料を用いて同一工程により形成することができる。配線パターン１１Ａ、シールド用パッド１１Ｂ、及び信号用パッド１１Ｃは、シード層１１１上に電解めっき層１１２が積層された構造とすることができる。
シード層１１１の材料としては、例えば、チタン（Ｔｉ）膜上に銅（Ｃｕ）膜が形成された積層膜を用いることができる。チタン（Ｔｉ）膜を設けることにより、絶縁層１０とシード層１１１との密着性を向上できる。シード層１１１の厚さは、例えば、１００～３００ｎｍ程度とすることができる。電解めっき層１１２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。電解めっき層１１２の厚さは、例えば、１～５μｍ程度とすることができる。
配線パターン１１Ａのライン／スペースは、例えば、１μｍ／１μｍ～５μｍ／５μｍ程度とすることができる。シールド用パッド１１Ｂ及び信号用パッド１１Ｃの平面形状は、例えば、直径が１０～５０μｍ程度の円形とすることができる。なお、ライン／スペースにおけるラインとは配線パターンの幅（配線幅）を表し、スペースとは隣り合う配線パターン同士の間隔（配線間隔）を表す。例えば、ライン／スペースが２μｍ／２μｍと記載されていた場合、配線幅が２μｍで隣り合う配線間隔が２μｍであることを表す。
無機膜１２は、絶縁層１０の一方の面１０ａの配線層１１が形成されていない領域を被覆し、更に配線層１１の凹凸に沿って配線層１１の上面及び側面を被覆する絶縁膜である。
すなわち、無機膜１２は、絶縁層１０の一方の面１０ａの配線層１１が形成されていない領域を被覆し、更に配線パターン１１Ａの凹凸に沿って配線パターン１１Ａの上面及び側面を被覆する。又、無機膜１２は、シールド用パッド１１Ｂの凹凸に沿ってシールド用パッド１１Ｂの上面及び側面を被覆する。又、無機膜１２は、信号用パッド１１Ｃの凹凸に沿って信号用パッド１１Ｃの上面及び側面を被覆する。
無機膜１２は、シールド用パッド１１Ｂの上面の外縁部を除く領域（シールド用パッド１１Ｂの上面の中央部）、及び信号用パッド１１Ｃの上面の外縁部を除く領域（信号用パッド１１Ｃの上面の中央部）を露出する開口部１２ｘを備えている。但し、開口部１２ｘは、シールド用パッド１１Ｂの上面の全領域、及び信号用パッド１１Ｃの上面の全領域を露出してもよい。
無機膜１２は、無機材料から形成された膜であれば特に限定されないが、例えば、シリコン酸化膜（ＳｉＯ２）やアルミナ膜（Ａｌ２Ｏ３）等を用いることができる。無機膜１２の厚さは、例えば、１０～３００ｎｍ程度とすることができる。
なお、無機膜１２は薄膜であるため、配線パターン１１Ａ、シールド用パッド１１Ｂ、及び信号用パッド１１Ｃの形状に沿って形成され、隣接する配線パターン１１Ａ間や、配線パターン１１Ａとシールド用パッド１１Ｂ及び信号用パッド１１Ｃとの間を埋めることはない。言い換えれば、無機膜１２も凹凸形状を有している。
シールド部１３は、無機膜１２を介して配線パターン１１Ａを被覆し、配線パターン１１Ａ上から延在して、無機膜１２を介してシールド用パッド１１Ｂを被覆している。シールド部１３は、隣接する配線パターン１１Ａ同士が形成する凹凸、及び隣接する配線パターン１１Ａとシールド用パッド１１Ｂが形成する凹凸を埋めて配線パターン１１Ａ上及びシールド用パッド１１Ｂ上に延在してプレーンな層（上面が平坦な層）を形成している。シールド部１３は、無機膜１２の開口部１２ｘ内に露出するシールド用パッド１１Ｂと電気的に接続されている。
シールド部１３は、シード層１３１上に電解めっき層１３２が積層された構造とすることができる。シード層１３１の材料としては、例えば、チタン（Ｔｉ）膜上に銅（Ｃｕ）膜が形成された積層膜を用いることができる。チタン（Ｔｉ）膜を設けることにより、無機膜１２とシード層１３１との密着性を向上できる。シード層１３１の厚さは、例えば、１００～３００ｎｍ程度とすることができる。電解めっき層１３２の材料としては、例えば、銅（Ｃｕ）等を用いることができる。配線層１１上に形成された部分の電解めっき層１３２の厚さは、例えば、１～５μｍ程度とすることができる。
絶縁層２０は、絶縁層１０の一方の面１０ａ上に、無機膜１２、無機膜１２の開口部１２ｘから露出する信号用パッド１１Ｃの外縁部、及びシールド部１３を被覆するように形成されている。絶縁層２０の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする絶縁性の感光性樹脂を用いることができる。絶縁層２０の材料は、絶縁層１０と同じであってもよいし、異なっていてもよい。絶縁層２０の厚さは、例えば５～１０μｍ程度とすることができる。絶縁層２０は、シリカ（ＳｉＯ２）等のフィラーを含有しても構わない。
配線層２１は、絶縁層２０の一方の面２０ａに形成されている。配線層２１は、領域Ａに形成された配線パターン２１Ａと、領域Ｂに形成されたシールド用パッド２１Ｂと、領域Ｃに形成された信号用パッド２１Ｃとを含んでいる。
シールド用パッド２１Ｂは、絶縁層２０に形成されたビアホール２０ｙを介してビアホール２０ｙ内に露出するシールド部１３と電気的に接続されている。より詳しくは、シールド用パッド２１Ｂは、絶縁層２０を貫通しシールド部１３の上面の一部を露出するビアホール２０ｙの周囲に位置する絶縁層２０の一方の面２０ａに形成され、ビアホール２０ｙ内に延在してビアホール２０ｙを充填し、シールド部１３と電気的に接続されている。
信号用パッド２１Ｃは、絶縁層２０に形成されたビアホール２０ｘを介してビアホール２０ｘ内に露出する信号用パッド１１Ｃと電気的に接続されている。より詳しくは、信号用パッド２１Ｃは、絶縁層２０を貫通し信号用パッド１１Ｃの上面の一部を露出するビアホール２０ｘの周囲に位置する絶縁層２０の一方の面２０ａに形成され、ビアホール２０ｘ内に延在してビアホール２０ｘを充填し、信号用パッド１１Ｃと電気的に接続されている。
ビアホール２０ｘ、２０ｙは、絶縁層２０の一方の面２０ａ側に開口する開口部の径が配線層１１の上面によって形成された開口部の底面の径よりも大きくなる逆円錐台状の孔形状としてもよい。
配線層２１において、配線パターン２１Ａ、シールド用パッド２１Ｂ、及び信号用パッド２１Ｃは、便宜上別符号としているが、同一材料を用いて同一工程により形成することができる。配線パターン２１Ａ、シールド用パッド２１Ｂ、及び信号用パッド２１Ｃは、シード層２１１上に電解めっき層２１２が積層された構造とすることができる。
シード層２１１の材料や厚さは、例えば、シード層１１１と同様とすることができる。電解めっき層２１２の材料や厚さは、例えば、電解めっき層１１２と同様とすることができる。配線パターン２１Ａのライン／スペースやシールド用パッド２１Ｂ及び信号用パッド２１Ｃの平面形状は、例えば、配線パターン１１Ａやシールド用パッド１１Ｂ及び信号用パッド１１Ｃと同様とすることができる。
無機膜２２は、絶縁層２０の一方の面２０ａの配線層２１が形成されていない領域を被覆し、更に配線層２１の凹凸に沿って配線層２１の上面及び側面を被覆する絶縁膜である。
すなわち、無機膜２２は、絶縁層２０の一方の面２０ａの配線層２１が形成されていない領域を被覆し、更に配線パターン２１Ａの凹凸に沿って配線パターン２１Ａの上面及び側面を被覆する。又、無機膜２２は、シールド用パッド２１Ｂの凹凸に沿ってシールド用パッド２１Ｂの上面及び側面を被覆する。又、無機膜２２は、信号用パッド２１Ｃの凹凸に沿って信号用パッド２１Ｃの上面及び側面を被覆する。
無機膜２２は、シールド用パッド２１Ｂの上面の外縁部を除く領域（シールド用パッド２１Ｂの上面の中央部）、及び信号用パッド２１Ｃの上面の外縁部を除く領域（信号用パッド２１Ｃの上面の中央部）を露出する開口部２２ｘを備えている。但し、開口部２２ｘは、シールド用パッド２１Ｂの上面の全領域、及び信号用パッド２１Ｃの上面の全領域を露出してもよい。無機膜２２の材料や厚さは、例えば、無機膜１２と同様とすることができる。
なお、無機膜２２は薄膜であるため、配線パターン２１Ａ、シールド用パッド２１Ｂ、及び信号用パッド２１Ｃの形状に沿って形成され、隣接する配線パターン２１Ａ間や、配線パターン２１Ａとシールド用パッド２１Ｂ及び信号用パッド２１Ｃとの間を埋めることはない。言い換えれば、無機膜２２も凹凸形状を有している。
シールド部２３は、無機膜２２を介して配線パターン２１Ａを被覆し、配線パターン２１Ａ上から延在して、無機膜２２を介してシールド用パッド２１Ｂを被覆している。シールド部２３は、隣接する配線パターン２１Ａ同士が形成する凹凸、及び隣接する配線パターン２１Ａとシールド用パッド２１Ｂが形成する凹凸を埋めて配線パターン２１Ａ上及びシールド用パッド２１Ｂ上に延在してプレーンな層（上面が平坦な層）を形成している。シールド部２３は、無機膜２２の開口部２２ｘ内に露出するシールド用パッド２１Ｂと電気的に接続されている。
シールド部２３は、シード層２３１上に電解めっき層２３２が積層された構造とすることができる。シード層２３１の材料や厚さは、例えば、シード層１３１と同様とすることができる。電解めっき層２３２の材料や厚さは、例えば、電解めっき層１３２と同様とすることができる。
絶縁層３０は、絶縁層２０の一方の面２０ａ上に、無機膜２２、無機膜２２の開口部２２ｘから露出する信号用パッド２１Ｃ、及びシールド部２３を被覆するように形成されている。絶縁層３０の材料や厚さは、例えば、絶縁層２０と同様とすることができる。
配線層３１は、絶縁層３０の一方の面３０ａに形成されている。配線層３１は、領域Ｂに形成されたシールド用パッド３１Ｂと、領域Ｃに形成された信号用パッド３１Ｃとを含んでいる。シールド用パッド３１Ｂ及び信号用パッド３１Ｃは、配線基板１を外部回路等と接続するための外部接続用パッドである。
シールド用パッド３１Ｂは、絶縁層３０に形成されたビアホール３０ｙを介してビアホール３０ｙ内に露出するシールド部２３と電気的に接続されている。より詳しくは、シールド用パッド３１Ｂは、絶縁層３０を貫通しシールド部２３の上面の一部を露出するビアホール３０ｙの周囲に位置する絶縁層３０の一方の面３０ａに形成され、ビアホール３０ｙ内に延在してビアホール３０ｙを充填し、シールド部２３と電気的に接続されている。
シールド用パッド３１Ｂが外部回路等のＧＮＤや電源に接続されることで、シールド部１３及び２３も同電位となる。その結果、シールド効果が発現し、隣接する配線パターン１１Ａの間、隣接する配線パターン２１Ａの間、及び上下に隣接する配線パターン１１Ａと配線パターン２１Ａとの間のクロストークノイズ発生を抑制できる。
信号用パッド３１Ｃは、絶縁層３０に形成されたビアホール３０ｘを介してビアホール３０ｘ内に露出する信号用パッド２１Ｃと電気的に接続されている。より詳しくは、信号用パッド３１Ｃは、絶縁層３０を貫通し信号用パッド２１Ｃの上面の一部を露出するビアホール３０ｘの周囲に位置する絶縁層３０の一方の面３０ａに形成され、ビアホール３０ｘ内に延在してビアホール３０ｘを充填し、信号用パッド２１Ｃと電気的に接続されている。
ビアホール３０ｘ、３０ｙは、絶縁層３０の一方の面３０ａ側に開口する開口部の径が配線層２１の上面によって形成された開口部の底面の径よりも大きくなる逆円錐台状の孔形状としてもよい。
配線層３１において、シールド用パッド３１Ｂ、及び信号用パッド３１Ｃは、便宜上別符号としているが、同一材料を用いて同一工程により形成することができる。シールド用パッド３１Ｂ、及び信号用パッド３１Ｃは、シード層３１１上に電解めっき層３１２が積層された構造とすることができる。
シード層３１１の材料や厚さは、例えば、シード層１１１と同様とすることができる。電解めっき層３１２の材料や厚さは、例えば、電解めっき層１１２と同様とすることができる。但し、外部接続の便宜のため、電解めっき層３１２の厚さを、電解めっき層１１２や電解めっき層２１２の厚さより厚くしてもよい。シールド用パッド３１Ｂ及び信号用パッド３１Ｃの平面形状は、例えば、シールド用パッド１１Ｂ及び信号用パッド１１Ｃと同様とすることができる。
［第１の実施の形態に係る配線基板の製造方法］
次に、第１の実施の形態に係る配線基板の製造方法について説明する。図２及び図３は、第１の実施の形態に係る配線基板の製造工程を例示する図である。なお、本実施の形態では、単品の配線基板を作製する工程の例を示すが、配線基板となる複数の部分を作製後、各部分を個片化して複数の配線基板とする工程としてもよい。
まず、図２（ａ）に示す工程では、絶縁層１０の一方の面１０ａに、配線パターン１１Ａ、シールド用パッド１１Ｂ、及び信号用パッド１１Ｃを含む配線層１１を形成する。配線層１１は、例えば、セミアディティブ法を用いて形成できる。具体的には、まず、スパッタ法や無電解めっき法により、絶縁層１０の一方の面１０ａを連続的に被覆するシード層１１１を形成する。次に、シード層１１１上に感光性レジストを塗布し、露光及び現像し、配線層１１に対応する開口部を備えたレジスト層を形成する。次に、シード層１１１を給電層に利用した電解めっき法により、レジスト層の開口部内に露出するシード層１１１上に電解めっき層１１２を形成する。続いて、レジスト層を除去した後に、電解めっき層１１２をマスクにして、電解めっき層１１２に覆われていない部分のシード層１１１をエッチングにより除去する。これにより、シード層１１１上に電解めっき層１１２が積層された配線層１１が形成される。絶縁層１０、シード層１１１、及び電解めっき層１１２の材料や厚さ、形状等は前述の通りである。
次に、図２（ｂ）に示す工程では、絶縁層１０の一方の面１０ａの配線層１１が形成されていない領域を被覆し、更に配線層１１の上面及び側面を被覆する無機膜１２を形成する。
すなわち、絶縁層１０の一方の面１０ａの配線層１１が形成されていない領域を被覆し、更に配線パターン１１Ａの凹凸に沿って配線パターン１１Ａの上面及び側面を被覆するように無機膜１２を形成する。又、シールド用パッド１１Ｂの凹凸に沿ってシールド用パッド１１Ｂの上面及び側面を被覆するように無機膜１２を形成する。又、信号用パッド１１Ｃの凹凸に沿って信号用パッド１１Ｃの上面及び側面を被覆するように無機膜１２を形成する。
無機膜１２は、例えば、スパッタ法や原子層堆積法（ALD ：Atomic Layer Deposition）等により形成することができる。無機膜１２の材料や厚さは前述の通りである。
次に、図２（ｃ）に示す工程では、無機膜１２上に感光性レジストを塗布し、露光及び現像し、無機膜１２の開口部１２ｘを形成する領域を露出する開口部３００ｘを備えたレジスト層３００を形成する。
次に、図２（ｄ）に示す工程では、レジスト層３００の開口部３００ｘ内に露出する無機膜１２をドライエッチング等により除去後、剥離液等を用いてレジスト層３００を除去する。これにより、無機膜１２に開口部１２ｘが形成され、シールド用パッド１１Ｂ及び信号用パッド１１Ｃの上面の外縁部を除く領域が開口部１２ｘ内に露出する。
次に、図２（ｅ）～図３（ｃ）に示す工程では、例えば、セミアディティブ法を用いてシールド部１３を形成する。具体的には、まず、図２（ｅ）に示すように、スパッタ法や無電解めっき法により、開口部１２ｘ内に露出するシールド用パッド１１Ｂ、開口部１２ｘ内に露出する信号用パッド１１Ｃ、無機膜１２を連続的に被覆するシード層１３１を形成する。
次に、図３（ａ）に示すように、シード層１３１上に感光性レジストを塗布し、露光及び現像し、シールド部１３に対応する開口部３１０ｘを備えたレジスト層３１０を形成する。次に、図３（ｂ）に示すように、シード層１３１を給電層に利用した電解めっき法により、レジスト層３１０の開口部３１０ｘ内に露出するシード層１３１上に電解めっき層１３２を形成する。
続いて、図３（ｃ）に示すように、レジスト層３１０を除去した後に、電解めっき層１３２をマスクにして、電解めっき層１３２に覆われていない部分のシード層１３１をエッチングにより除去する。これにより、シード層１３１上に電解めっき層１３２が積層されたシールド部１３が形成される。シード層１３１及び電解めっき層１３２の材料や厚さは前述の通りである。
次に、図３（ｄ）に示す工程では、絶縁層１０の一方の面１０ａ上に、無機膜１２、無機膜１２の開口部１２ｘから露出する信号用パッド１１Ｃの外縁部、及びシールド部１３を被覆するように、ビアホール２０ｘ、２０ｙを備えた絶縁層２０を形成する。具体的には、例えば、絶縁層１０の一方の面１０ａ上に、無機膜１２、無機膜１２の開口部１２ｘから露出する信号用パッド１１Ｃ、及びシールド部１３を被覆するように液状又はペースト状の絶縁性の感光性樹脂をスピンコート法等により塗布して絶縁層２０を形成する。そして、絶縁層２０を露光及び現像して、信号用パッド１１Ｃの上面の一部及びシールド部１３の上面の一部を選択的に露出するビアホール２０ｘ、２０ｙを形成する。
次に、図３（ｅ）に示す工程では、絶縁層２０のビアホール２０ｘ、２０ｙ内及び絶縁層２０上に、シード層２１１上に電解めっき層２１２が積層された配線層２１を形成する。配線層２１は、例えば、配線層１１やシールド部１３と同様にしてセミアディティブ法を用いて形成できる。シード層２１１及び電解めっき層２１２の材料や厚さ、形状等は前述の通りである。
図３（ｅ）に示す工程の後、図３（ｄ）及び図３（ｅ）に示す工程と同様の工程を繰り返し、絶縁層３０及び配線層３１を形成することで、図１に示す配線基板１が完成する。
又、図２（ｂ）～図３（ｅ）に示す工程を適宜、繰り返して、多層にしてもよい。
このように、本実施の形態に係る配線基板では、配線パターンの凹凸に沿って配線パターンの上面及び側面を被覆する薄い無機膜を形成し、無機膜を介して配線パターンを被覆するシールド部を設けている。これにより、配線パターンが微細化しても（例えば、ライン／スペースが１μｍ／１μｍ～５μｍ／５μｍ程度となっても）隣接する配線パターン間のクロストークノイズ発生を抑制できる。
又、本実施の形態に係る配線基板では、配線パターンと、配線パターンを被覆するシールド部とは同一層であり、クロストークノイズ対策に層数の増加を伴わない。シールド部の厚さは数μｍ程度であるから、クロストークノイズ対策に層数の増加を伴う場合と比べて、配線基板を薄くできる。
なお、配線パターンの上面及び側面を被覆する無機膜に代えて、樹脂等の有機膜を用いた場合には、配線パターンの凹凸に沿った膜を形成できず、厚い膜となってしまうため、配線基板の薄型化が実現できない。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
１ 配線基板
１０、２０、３０ 絶縁層
１０ａ、２０ａ、３０ａ 一方の面
１０ｘ、２０ｘ、２０ｙ、３０ｘ、３０ｙ ビアホール
１１、２１、３１ 配線層
１１Ａ、２１Ａ 配線パターン
１１Ｂ、２１Ｂ、３１Ｂ シールド用パッド
１１Ｃ、２１Ｃ、３１Ｃ 信号用パッド
１２、２２ 無機膜
１２ｘ、２２ｘ 開口部
１３、２３ シールド部
１１１、１３１、２１１、２３１、３１１ シード層
１１２、１３２、２１２、２３２、３１２ 電解めっき層

Claims (7)

  1. 第１絶縁層と、
    前記第１絶縁層の一方の面に形成された第１配線パターン、第１信号用パッド、及び第１シールド用パッドを含む第１配線層と、
    前記第１絶縁層の一方の面の前記第１配線層が形成されていない領域を被覆し、更に前記第１配線パターン、前記第１信号用パッド、及び前記第１シールド用パッドの凹凸に沿って前記第１配線パターン、前記第１信号用パッド、及び前記第１シールド用パッドの上面及び側面を被覆する第１無機膜と、
    前記第１無機膜を介して前記第１配線パターン及び前記第１シールド用パッドのみを被覆する第１シールド部と、
    前記第１絶縁層の一方の面上に形成された第２絶縁層と、を有し、
    前記第１無機膜は、前記第１シールド用パッドの上面を露出する第１開口部、及び前記第１信号用パッドの上面を露出する第２開口部を備え、
    前記第１シールド部は、前記第１開口部内に露出する前記第１シールド用パッドと電気的に接続され、
    前記第２絶縁層は、前記第２開口部から露出する前記第１信号用パッドの一部、前記第１シールド部から露出する前記第１無機膜、及び前記第１シールド部の側面及び上面を被覆する配線基板。
  2. 前記第１無機膜は、隣接する前記第１配線パターン同士が形成する凹凸に沿った凹凸形状を有し、
    前記第１シールド部は、隣接する前記第１配線パターン同士及び前記第１無機膜が形成する凹凸を埋めて前記第１配線パターン上に延在する請求項１に記載の配線基板。
  3. 前記第２絶縁層の一方の面に形成された第２配線パターンを含む第２配線層と、
    前記第２絶縁層の一方の面の前記第２配線層が形成されていない領域を被覆し、更に前記第２配線パターンの凹凸に沿って前記第２配線パターンの上面及び側面を被覆する第２無機膜と、
    前記第２無機膜を介して前記第２配線パターンを被覆する第２シールド部と、を有する請求項１又は２に記載の配線基板。
  4. 前記第２無機膜は、隣接する前記第２配線パターン同士が形成する凹凸に沿った凹凸形状を有し、
    前記第２シールド部は、隣接する前記第２配線パターン同士及び前記第２無機膜が形成する凹凸を埋めて前記第２配線パターン上に延在する請求項３に記載の配線基板。
  5. 前記第２配線層は、第２シールド用パッドを含み、
    前記第２無機膜は、前記第２シールド用パッドの凹凸に沿って前記第２シールド用パッドの上面及び側面を被覆し、
    前記第２無機膜は、前記第２シールド用パッドの上面を露出する第３開口部を備え、
    前記第２シールド部は、前記第２無機膜を介して前記第２配線パターン及び前記第２シールド用パッドを被覆し、前記第３開口部内に露出する前記第２シールド用パッドと電気的に接続され、
    前記第２シールド用パッドは、前記第２絶縁層に形成されたビアホールを介して前記第１シールド部と電気的に接続されている請求項３又は４に記載の配線基板。
  6. 前記第２配線層は、第２信号用パッドを含み、
    前記第２無機膜は、前記第２信号用パッドの凹凸に沿って前記第２信号用パッドの上面及び側面を被覆し、
    前記第２信号用パッドは、前記第２絶縁層に形成されたビアホールを介して前記第２開口部内に露出する前記第１信号用パッドと電気的に接続されている請求項３乃至５の何れか一項に記載の配線基板。
  7. 第１絶縁層の一方の面に第１配線パターン、第１信号用パッド、及び第１シールド用パッドを含む第１配線層を形成する工程と、
    前記第１絶縁層の一方の面、並びに前記第１配線パターン、前記第１信号用パッド、及び前記第１シールド用パッドの上面及び側面に、前記第１配線パターン、前記第１信号用パッド、及び前記第１シールド用パッドの凹凸に沿って第１無機膜を形成する工程と、
    前記第１無機膜に、前記第１シールド用パッドの上面を露出する第１開口部、及び前記第１信号用パッドの上面を露出する第２開口部を形成する工程と、
    前記第１無機膜を介して前記第１配線パターン及び前記第１シールド用パッドのみを被覆する第１シールド部を形成する工程と、
    前記第１絶縁層の一方の面上に第２絶縁層を形成する工程と、を有し、
    前記第１シールド部は、前記第１開口部内に露出する前記第１シールド用パッドと電気的に接続され、
    前記第２絶縁層は、前記第２開口部から露出する前記第１信号用パッドの一部、前記第１シールド部から露出する前記第１無機膜、及び前記第１シールド部の側面及び上面を被覆する配線基板の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220161177A (ko) * 2021-05-28 2022-12-06 닛토덴코 가부시키가이샤 배선 회로 기판 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313834A (ja) 2005-05-09 2006-11-16 Nitto Denko Corp 配線回路基板の製造方法
JP2010087508A (ja) 2008-09-29 2010-04-15 Ibiden Co Ltd 多層プリント配線板、及び、多層プリント配線板の製造方法
JP2015179790A (ja) 2014-03-20 2015-10-08 東洋インキＳｃホールディングス株式会社 電磁波シールド用積層体、電子機器およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4828826B1 (ja) * 1969-03-29 1973-09-05
JPS5987895A (ja) * 1982-11-10 1984-05-21 富士通株式会社 多層プリント基板
JPH05191056A (ja) * 1992-01-17 1993-07-30 Hitachi Cable Ltd プリント配線基板
US6175161B1 (en) * 1998-05-22 2001-01-16 Alpine Microsystems, Inc. System and method for packaging integrated circuits
US20040211979A1 (en) * 2003-04-24 2004-10-28 Konica Minolta Holdings, Inc. Circuit board and method for manufacturing the circuit board
JP2005109306A (ja) * 2003-10-01 2005-04-21 Matsushita Electric Ind Co Ltd 電子部品パッケージおよびその製造方法
TWI264253B (en) * 2004-10-12 2006-10-11 Phoenix Prec Technology Corp Method for fabricating conductive connection structure of circuit board
TWI327876B (en) * 2007-08-23 2010-07-21 Unimicron Technology Corp Circuit board having electrical connecting structure and fabrication method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313834A (ja) 2005-05-09 2006-11-16 Nitto Denko Corp 配線回路基板の製造方法
JP2010087508A (ja) 2008-09-29 2010-04-15 Ibiden Co Ltd 多層プリント配線板、及び、多層プリント配線板の製造方法
JP2015179790A (ja) 2014-03-20 2015-10-08 東洋インキＳｃホールディングス株式会社 電磁波シールド用積層体、電子機器およびその製造方法

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