CN108122917B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：基板，具有第一有源区；第一栅电极和第二栅电极，设置在第一有源区上；第一杂质区域、第二杂质区域和第三杂质区域，设置在第一有源区中；第一有源接触、第二有源接触和第三有源接触，分别设置在第一杂质区域、第二杂质区域和第三杂质区域上并且分别连接到第一杂质区域、第二杂质区域和第三杂质区域；第一电源线，通过第一有源接触电连接到第一杂质区域；以及第一位线，通过第二有源接触和第三有源接触电连接到第二杂质区域和第三杂质区域。第一栅电极以及第一杂质区域和第二杂质区域形成第一存储器单元的第一晶体管。第二栅电极以及第二杂质区域和第三杂质区域形成第二存储器单元的第二晶体管。第二杂质区域是第一存储器单元的第一晶体管和第二存储器单元的第二晶体管的漏极。

Description

半导体器件
技术领域
本发明构思的示范性实施方式涉及半导体器件，更具体地，涉及包括存储器单元的半导体器件。
背景技术
由于其小尺寸、多功能的能力、低制造成本等，半导体器件在电子产业中无处不在。半导体器件可以指的是用于存储逻辑数据的半导体存储器器件、用于处理逻辑数据的操作的半导体逻辑器件以及具有存储器元件和逻辑元件两者的混合半导体器件中的任何一种。半导体器件被日益用于高度集成的器件。这样是由于半导体器件具有高可靠性、高速度和/或多功能的用途。然而，随着设计余量减小，器件的半导体特性会变差。
发明内容
本发明构思的示范性实施方式提供一种半导体器件。该半导体器件包括：基板，包括第一有源区；第一栅电极和第二栅电极，设置在第一有源区上；第一杂质区域、第二杂质区域和第三杂质区域，设置在第一有源区中，第一杂质区域邻近于第一栅电极的一侧，第二杂质区域设置在第一栅电极和第二栅电极之间，第三杂质区域邻近于第二栅电极的一侧；第一有源接触、第二有源接触和第三有源接触，分别设置在第一杂质区域、第二杂质区域和第三杂质区域上并分别连接到第一杂质区域、第二杂质区域和第三杂质区域；第一电源线，通过第一有源接触电连接到第一杂质区域；以及第一位线，通过第二接触和第三接触分别电连接到第二杂质区域和第三杂质区域。第一栅电极、第一杂质区域和第二杂质区域形成第一存储器单元的第一晶体管。第二栅电极、第二杂质区域和第三杂质区域形成第二存储器单元的第二晶体管。第二杂质区域是第一存储器单元的第一晶体管和第二存储器单元的第二晶体管的漏极。
本发明构思的示范性实施方式提供一种半导体器件。该半导体器件包括：基板，具有有源图案；栅电极，设置在有源图案上，栅电极围绕有源图案的上表面和相反的侧壁；第一源/漏区域和第二源/漏区域，设置在有源图案的上部，栅电极设置在第一源/漏区域和第二源/漏区域之间；第一有源接触和第二有源接触，分别设置在第一源/漏区域和第二源/漏区域上并分别连接到第一源/漏区域和第二源/漏区域；设置在第一有源接触上的第一通路和设置在第二有源接触上的第二通路；以及第一电源线和第一位线，设置在第一有源接触和第二有源接触上。有源图案和栅电极形成存储器单元的晶体管。第一通路和第二通路中的至少一个连接到第一电源线或第一位线。第一源/漏区域和第二源/漏区域包括具有比基板的半导体元素的晶格常数大的晶格常数的半导体元素。
附图说明
图1是示出根据本发明构思的示范性实施方式的半导体器件的存储器单元的电路图；
图2是示出根据本发明构思的示范性实施方式的半导体器件的存储器单元的电路图；
图3至图7是示出根据本发明构思的示范性实施方式的半导体器件的透视图；
图8是示出根据本发明构思的示范性实施方式的半导体器件的平面图；
图9A至图9C是根据本发明构思的示范性实施方式的分别沿着图8的线A-A'、B-B'和C-C'截取的截面图；
图10是示出根据本发明构思的示范性实施方式的半导体器件的平面图；
图11A至图11C是根据本发明构思的示范性实施方式的分别沿着图10的线A-A'、B-B'和C-C'截取的截面图；
图12、14、16、18、20、21、22和24是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的平面图；
图13A、15A、17A、19A、23A和25A是根据本发明构思的示范性实施方式的分别对应于图12、14、16、18、22和24的线A-A'的截面图；
图13B、15B、17B、19B、23B和25B是根据本发明构思的示范性实施方式的分别对应于图12、14、16、18、22和24的线B-B'的截面图；以及
图15C、17C、19C、23C和25C是根据本发明构思的示范性实施方式的分别对应于图14、16、18、22和24的线C-C'的截面图。
具体实施方式
图1是示出根据本发明构思的示范性实施方式的半导体器件的存储器单元的电路图。
参照图1，半导体器件可以包括字线WL1和WL2、位线BL1和BL2、电源线PL1和PL2以及存储器单元C1、C2、C3和C4。存储器单元C1至C4可以设置在位线BL1和BL2与电源线PL1和PL2之间。字线WL1和WL2可以包括第一字线WL1和第二字线WL2。位线BL1和BL2可以包括第一位线BL1和第二位线BL2。电源线PL1和PL2可以包括第一电源线PL1和第二电源线PL2。存储器单元C1至C4可以包括第一存储器单元C1、第二存储器单元C2、第三存储器单元C3和第四存储器单元C4。
在本发明构思的示范性实施方式中，存储器单元C1至C4可以是只读存储器(ROM)单元。ROM单元可以对应于导电通路是否存在于位线和电源线之间而存储“0”或“1”的逻辑状态的位。
在本发明构思的示范性实施方式中，第一电源线PL1和第二电源线PL2可以是源极电源(VSS)线。尽管图1示出第一电源线PL1和第二电源线PL2为彼此分开的线，但是第一电源线PL1和第二电源线PL2可以是单个一体的电源线。
第一存储器单元C1至第四存储器单元C4的每个可以包括晶体管。在本发明构思的示范性实施方式中，第一存储器单元C1至第四存储器单元C4的晶体管可以是n沟道金属氧化物半导体场效应晶体管(NMOSFET)。
第一存储器单元C1的晶体管可以包括栅电极、漏极区和源极区。栅电极可以连接到第一字线WL1。漏极区可以连接到第一位线BL1。源极区可以连接到第一电源线PL1。当第一存储器单元C1的晶体管被导通时，导电通路可以形成在第一位线BL1和第一电源线PL1之间。因此，当读信号被施加到第一字线WL1时，电流信号可以响应于读信号从第一位线BL1读出。因此，第一存储器单元C1可以处于开启状态。
第二存储器单元C2的晶体管可以包括栅电极、源极区和漏极区。栅电极可以连接到第二字线WL2。源极区可以连接到第一位线BL1。漏极区可以连接到第一位线BL1。由于第二存储器单元C2的晶体管可以具有连接到第一位线BL1的源极和漏极区域，所以导电通路可以不形成在第一位线BL1和第一电源线PL1之间。因此，当第二字线WL2被供应有读信号时，电流信号可以不响应于读信号从第一位线BL1读出。因此，第二存储器单元C2可以处于关闭状态。
第三存储器单元C3的晶体管可以包括栅电极、漏极区和源极区。栅电极可以连接到第一字线WL1。漏极区可以连接到第二位线BL2。源极区可以连接到第二电源线PL2。当第三存储器单元C3的晶体管被导通时，导电通路可以形成在第二位线BL2和第二电源线PL2之间。因此，当读信号被施加到第二字线WL2时，电流信号可以响应于读信号从第二位线BL2读出。因此，第三存储器单元C3可以处于开启状态。
第四存储器单元C4的晶体管可以包括栅电极、源极区和漏极区。栅电极可以连接到第二字线WL2。源极区可以连接到第二电源线PL2。漏极区可以连接到第二电源线PL2。由于第四存储器单元C4的晶体管可以具有连接到第二电源线PL2的源极区和漏极区，所以导电通路可以不形成在第二位线BL2和第二电源线PL2之间。因此，当第二字线WL2被供应有读信号时，电流信号可以不响应于读信号从第二位线BL2读出。因此，第四存储器单元C4可以处于关闭状态。
例如，存储器单元的开启和关闭状态可以分别表示“1”和“0”的逻辑状态。或者，存储器单元的开启和关闭状态可以分别表示“0”和“1”的逻辑状态。
图2是示出根据本发明构思的示范性实施方式的半导体器件的存储器单元的电路图。可以省略与之前参照图1论述的那些重复的技术特征的详细说明。
参照图2，第一电源线PL1和第二电源线PL2可以是漏极电源(VDD)线。尽管图2示出第一电源线PL1和第二电源线PL2为彼此分开的线，但是第一电源线PL1和第二电源线PL2可以是单个一体的电源线。
第一存储器单元C1至第四存储器单元C4的每个可以包括晶体管。在本发明构思的示范性实施方式中，第一存储器单元C1至第四存储器单元C4的晶体管可以是p沟道金属氧化物半导体场效应晶体管(PMOSFET)。
像以上关于图1讨论的存储器单元C1至C4一样，本实施方式的存储器单元C1至C4可以对应于导电通路是否存在于位线和电源线之间而表现出开启或关闭状态。因此，第一存储器单元C1可以表现出开启状态，第二存储器单元C2可以表现出关闭状态，第三存储器单元C3可以表现出开启状态，第四存储器单元C4可以表现出关闭状态。
图3是示出根据本发明构思的示范性实施方式的半导体器件的截面图。图3的半导体器件可以对应于参照图1或2讨论的第一存储器单元或第三存储器单元。
参照图3，半导体器件可以包括基板100。基板100可以包括有源图案FN。有源图案FN可以包括源/漏区域SD和沟道区AF。沟道区AF可以设置在一对源/漏区域SD之间。源/漏区域SD可以彼此相邻。
半导体器件可以包括栅电极GE。栅电极GE可以设置为跨过有源图案FN。栅电极GE可以在第二方向D2上延伸。第二方向D2可以基本上平行于基板100的上表面。栅电极GE可以设置在沟道区AF上。栅电极GE可以垂直地交叠沟道区AF。栅极电介质图案可以设置在沟道区AF和栅电极GE之间。栅电极GE可以包括掺杂的半导体、导电的金属氮化物(例如钛氮化物、钽氮化物等)或金属(例如铝、钨等)中的至少一种。栅电极GE可以对应于参照图1或2讨论的第一字线WL1。
有源接触AC1和AC2可以设置在源/漏区域SD上。有源接触AC1和AC2可以包括第一有源接触AC1和第二有源接触AC2。第一有源接触AC1和第二有源接触AC2的每个可以与源/漏区域SD的上表面直接接触。第一有源接触AC1和第二有源接触AC2可以在第二方向D2上延伸。因此，第一有源接触AC1和第二有源接触AC2的每个可以具有在第二方向D2上的主轴。第一有源接触AC1和第二有源接触AC2的每个可以具有比栅电极GE的上表面高的上表面。第一有源接触AC1和第二有源接触AC2可以与栅电极GE间隔开。如在平面图中看到的，栅电极GE可以位于第一有源接触AC1和第二有源接触AC2之间。第一有源接触AC1和第二有源接触AC2可以包括导电的金属氮化物(例如钛氮化物、钽氮化物等)或金属(例如铝、钨等)中的至少一种。
电源线PL和位线BL可以设置在第一有源接触AC1和第二有源接触AC2上。电源线PL和位线BL可以在第二方向D2上彼此间隔开。电源线PL和位线BL的每个可以包括导电线LI和通路VI。通路VI可以位于导电线LI下面。电源线PL和位线BL的每个的导电线LI可以在第一方向D1上延伸。第一方向D1可以交叉第二方向D2。例如，导电线LI和通路VI可以一体地连接以形成单个导体(例如电源线PL或位线BL)。电源线PL和位线BL可以包括导电的金属氮化物(例如钛氮化物、钽氮化物等)或金属(例如铝、钨等)中的至少一种。
单个通路VI可以设置在第一有源接触AC1和第二有源接触AC2的每个上。第一有源接触AC1可以通过通路VI连接到电源线PL。与第一有源接触AC1接触的源/漏区域SD可以是电连接到电源线PL的晶体管的源极。第二有源接触AC2可以通过通路VI连接到位线BL。与第二有源接触AC2接触的源/漏区域SD可以是电连接到位线BL的晶体管的漏极。因此，导电通路可以形成在位线BL和电源线PL之间。因此，根据本实施方式的存储器单元可以表现出开启状态。
图4是示出根据本发明构思的示范性实施方式的半导体器件的截面图。可以省略与之前参照图3讨论的那些重复的技术特征的详细说明。图4中示出的半导体器件可以对应于参照图1或2讨论的第二存储器单元。
参照图4，单个通路VI可以设置在第一有源接触AC1和第二有源接触AC2的每个上。通路VI可以设置在第一有源接触AC1与位线BL的导电线LI之间。通路VI还可以设置在第二有源接触AC2与位线BL的导电线LI之间。因此，第一有源接触AC1和第二有源接触AC2可以电连接到单个位线BL。因此，导电通路可以不形成在位线BL和电源线PL之间。因此，根据本实施方式的存储器单元可以表现出关闭状态。
图5是示出根据本发明构思的示范性实施方式的半导体器件的截面图。可以省略与之前参照图3讨论的那些重复的技术特征的详细说明。图5中示出的半导体器件可以对应于参照图1或2讨论的第四存储器单元。
参照图5，单个通路VI可以设置在第一有源接触AC1和第二有源接触AC2的每个上。通路VI可以设置在第一有源接触AC1与电源线PL的导电线LI之间。通路VI还可以设置在第二有源接触AC2与电源线PL的导电线LI之间。因此，第一有源接触AC1和第二有源接触AC2可以电连接到单个电源线PL。因此，导电通路可以不形成在位线BL和电源线PL之间。因此，根据本实施方式的存储器单元可以表现出关闭状态。
参照图3至图5，根据本发明构思的示范性实施方式，存储器单元可以取决于设置在其中的通路VI的布置而表现出开启或关闭状态。当设置在第一有源接触AC1和第二有源接触AC2上的通路VI在第一方向D1上交错地布置时，存储器单元可以如图3所示表现出开启状态。当设置在第一有源接触AC1和第二有源接触AC2上的通路VI在第一方向D1上彼此相邻(或并排)地布置时，存储器单元可以如图4和图5所示表现出关闭状态。因此，通路VI的布置可以确定存储器单元(例如ROM单元)是否被编码。
图6是示出根据本发明构思的示范性实施方式的半导体器件的截面图。可以省略与之前参照图3讨论的那些重复的技术特征的详细说明。图6中示出的半导体器件可以对应于参照图1或2讨论的第一存储器单元或第三存储器单元。
参照图6，上电源线UPL可以设置在电源线PL上。上位线UBL可以设置在位线BL上。如在平面图中看到的，上电源线UPL可以交叠电源线PL，上位线UBL可以交叠位线BL。
上电源线UPL和上位线UBL的每个可以包括上导电线ULI和上通路UVI。上通路UVI可以位于上导电线ULI下面。上电源线UPL和上位线UBL的每个的上导电线ULI可以在第一方向D1上延伸。例如，上导电线ULI和上通路UVI可以一体地连接以形成单个导体(例如上电源线UPL或上位线UBL)。上电源线UPL和上位线UBL可以每个包括导电的金属氮化物(例如钛氮化物、钽氮化物等)或金属(例如铝、钨等)中的至少一种。
电源线PL和上电源线UPL可以直接连接到彼此以形成单个电源线。电源线PL和上电源线UPL可以是单个条带结构。位线BL和上位线UBL可以直接连接到彼此以形成单个位线。位线BL和上位线UBL可以是单个条带结构。
在根据本实施方式的半导体器件中，至少两个垂直堆叠的金属线可以连接为单个线。因此，该至少两个垂直地堆叠的金属线的电阻可以相对降低。半导体器件可以具有提高的操作速度。
图7是示出根据本发明构思的示范性实施方式的半导体器件的截面图。可以省略与之前参照图3讨论的那些重复的技术特征的详细说明。图7中示出的半导体器件可以对应于参照图1或2讨论的第一存储器单元或第三存储器单元。
参照图7，电源线PL可以具有在第二方向D2上的宽度。位线BL可以具有在第二方向D2上的宽度。电源线PL在第二方向D2上的宽度可以大于位线BL在第二方向D2上的宽度。位线BL的通路VI可以在第二方向D2上具有第一宽度W1。电源线PL的通路VI可以在第二方向D2上具有第二宽度W2。第二宽度W2可以大于第一宽度W1。例如，第二宽度W2可以为第一宽度W1的约两倍的尺寸。或者，位线BL的通路VI可以在第一方向D1上具有与电源线PL的通路VI在第一方向D1上的宽度基本上相同的宽度。
根据本实施方式，由于电源线PL的通路VI可以大于位线BL的通路VI，所以可以获得电源线PL和第二有源接触AC2之间的相对低的电阻。
图8是示出根据本发明构思的示范性实施方式的半导体器件的平面图。图9A至图9C是根据本发明构思的示范性实施方式的分别沿着图8的线A-A'、B-B'和C-C'截取的截面图。可以省略与之前参照图1至图7讨论的那些重复的技术特征的详细说明。
参照图1、图2、图8和图9A至图9C，第一存储器单元C1至第四存储器单元C4可以提供在基板100上。例如，基板100可以是硅基板、锗基板或绝缘体上硅(SOI)基板。第一存储器单元C1至第四存储器单元C4可以分别对应于以上参照图1或图2讨论的第一存储器单元C1至第四存储器单元C4。第一存储器单元C1至第四存储器单元C4可以是用于存储数据的ROM单元区域。晶体管可以设置在第一存储器单元C1至第四存储器单元C4中。
第一存储器单元C1和第二存储器单元C2可以布置在第一方向D1上。第三存储器单元C3和第四存储器单元C4也可以布置在第一方向D1上。第一存储器单元C1和第二存储器单元C2可以在第二方向D2上与第三存储器单元C3和第四存储器单元C4间隔开。第一存储器单元C1的晶体管可以与第二存储器单元C2的晶体管共用漏极区。第三存储器单元C3的晶体管可以与第四存储器单元C4的晶体管共用源极区。
基板100可以包括第二器件隔离层ST2。第二器件隔离层ST2可以限定第一有源区AR1和第二有源区AR2。第二器件隔离层ST2可以位于基板100的上部处。第二器件隔离层ST2可以围绕第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2可以在跨过第二器件隔离层ST2的第二方向D2上彼此间隔开。
第一有源区AR1和第二有源区AR2可以在第一方向D1上延伸。第一存储器单元C1和第二存储器单元C2可以设置在第一有源区AR1中。第三存储器单元C3和第四存储器单元C4可以设置在第二有源区AR2中。第二器件隔离层ST2也可以限定额外的有源区。
第一有源区AR1和第二有源区AR2的每个可以包括多个有源图案FN。有源图案FN可以在第一方向D1上延伸。有源图案FN可以是基板100的从基板100的上表面突出的部分。有源图案FN可以布置在第二方向D2上。每个有源图案FN可以提供在基板100的相反侧，第一器件隔离层ST1可以在第一方向D1上延伸。有源图案FN的上部可以相对于第一器件隔离层ST1从基板100的上表面垂直地突出。有源图案FN的上部的每个可以具有鳍形状。鳍形状可以在第一器件隔离层ST1之间突出。一对第一器件隔离层ST1可以彼此相邻。
第一器件隔离层ST1和第二器件隔离层ST2可以例如连接到彼此以形成单个绝缘层。第二器件隔离层ST2可以具有比第一器件隔离层ST1的厚度大的厚度。因此，第一器件隔离层ST1可以通过与用于形成第二器件隔离层ST2的工艺分开的工艺形成。例如，第一器件隔离层ST1和第二器件隔离层ST2可以每个包括硅氧化物层。
第一栅电极GE1和第二栅电极GE2可以在第二方向D2上延伸。第一栅电极GE1和第二栅电极GE2可以设置为跨过有源图案FN。第一栅电极GE1和第二栅电极GE2可以在第一方向D1上彼此间隔开。第一栅电极GE1和第二栅电极GE2可以从第一有源区AR1延伸到第二有源区AR2。第一栅电极GE1和第二栅电极GE2可以设置在第一有源区AR1和第二有源区AR2中。例如，第一栅电极GE1可以设置在第一有源区AR1、第二器件隔离层ST2和第二有源区AR2中同时在第二方向D2上延伸。第一栅电极GE1和第二栅电极GE2可以分别对应于以上关于图1和图2论述的第一字线WL1和第二字线WL2。
栅极电介质图案GI可以例如提供在第一栅电极GE1和第二栅电极GE2的每个下面。栅极间隔物GS可以例如提供在第一栅电极GE1和第二栅电极GE2的每个的相反侧上。覆盖图案CP可以覆盖第一栅电极GE1和第二栅电极GE2的每个的上表面。第一层间电介质层110和第二层间电介质层120可以覆盖有源图案FN和第一栅电极GE1和第二栅电极GE2的每个。
第一栅电极GE1和第二栅电极GE2可以包括掺杂的半导体、导电的金属氮化物或金属中的至少一种。栅极电介质图案GI可以包括硅氧化物层、硅氮氧化物层或高k电介质层。高k电介质层可以具有比硅氧化物层的介电常数大的介电常数。覆盖图案CP和栅极间隔物GS的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。第一层间电介质层110和第二层间电介质层120的每个可以包括硅氧化物层或硅氮氧化物层。
源/漏区域SD可以提供在有源图案FN的上部处。一对源/漏区域SD可以位于第一栅电极GE1和第二栅电极GE2的每个的相反侧。当图1的NMOSFET被包括在根据本实施方式的半导体器件中时，源/漏区域SD可以是n型杂质区域。当图2的PMOSFET被包括在根据本实施方式的半导体器件中时，源/漏区域SD可以是p型杂质区域。
沟道区AF可以提供在有源图案FN的上部处。沟道区AF可以垂直地交叠第一栅电极GE1和第二栅电极GE2。每个沟道区AF可以设置在一对源/漏区域SD之间。
源/漏区域SD可以是通过选择性外延生长工艺形成的外延图案。源/漏区域SD可以具有位于比沟道区AF的上表面高的上表面。源/漏区域SD可以包括半导体元素。半导体元素可以不同于基板100的半导体元素。当图1的NMOSFET被包括在根据本实施方式的半导体器件中时，源/漏区域SD可以包括具有等于或小于包括在基板100中的半导体元素的晶格常数的晶格常数的半导体元素。因而，第二源/漏区域SD2可以向沟道区AF提供张应力。当图2的PMOSFET被包括在根据本实施方式的半导体器件中时，源/漏区域SD可以包括具有大于包括在基板100中的半导体元素的晶格常数的晶格常数的半导体元素。例如，当基板100是硅基板时，源/漏区域SD可以包括锗(Ge)。因而，第二源/漏区域SD2可以向沟道区AF提供压应力。
第一有源接触AC1至第六有源接触AC6可以提供在第一层间电介质层110中。第一有源接触AC1至第六有源接触AC6可以具有与第一层间电介质层110的上表面基本上共面的上表面。第一有源接触AC1至第六有源接触AC6可以设置在源/漏区域SD上。第一有源接触AC1至第六有源接触AC6可以在第二方向D2上延伸。第一有源接触AC1至第六有源接触AC6的每个可以连接到多个源/漏区域SD。第一有源接触AC1至第六有源接触AC6的每个可以与三个源/漏区域SD接触；然而，本发明构思的示范性实施方式不限于此。第一有源接触AC1至第六有源接触AC6可以包括金属或导电的金属氮化物中的至少一种。
第一有源接触AC1可以在第一有源区AR1上提供在第一栅电极GE1的一侧。第二有源接触AC2可以在第一有源区AR1上提供在第一栅电极GE1和第二栅电极GE2之间。第三有源接触AC3可以在第一有源区AR1上提供在第二栅电极GE2的一侧。第一有源接触AC1可以连接到第一存储器单元C1的晶体管的源极。第三有源接触AC3可以连接到第二存储器单元C2的晶体管的源极。第二有源接触AC2可以连接到第一存储器单元C1和第二存储器单元C2的晶体管的公共漏极。
第四有源接触AC4可以在第二有源区AR2上提供在第一栅电极GE1的一侧。第五有源接触AC5可以在第二有源区AR2上提供在第一栅电极GE1和第二栅电极GE2之间。第六有源接触AC6可以在第二有源区AR2上提供在第二栅电极GE2的一侧。第四有源接触AC4可以连接到第三存储器单元C3的晶体管的漏极。第六有源接触AC6可以连接到第四存储器单元C4的晶体管的漏极。第五有源接触AC5可以连接到第三存储器单元C3和第四存储器单元C4的晶体管的公共源极。
第一有源接触AC1至第六有源接触AC6的每个可以包括第一导电图案111和第一阻挡图案113。第一阻挡图案113可以设置在第一导电图案111和第一层间电介质层110之间。第一阻挡图案113可以直接覆盖第一导电图案111的侧壁和下表面，除了其顶表面之外。第一阻挡图案113可以防止第一导电图案111的金属材料扩散到第一层间电介质层110中。第一导电图案111可以包括金属(例如铝、钨等)。第一阻挡图案113可以包括导电的金属氮化物(例如钛氮化物、钽氮化物等)。
第二层间电介质层120可以包括第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2。第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2可以具有与第二层间电介质层120的上表面基本上共面的上表面。第一电源线PL1和第一位线BL1可以设置在第一有源区AR1上。第二电源线PL2和第二位线BL2可以每个设置在第二有源区AR2上。第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2可以每个彼此平行地在第一方向D1上延伸。
当图1的NMOSFET被包括在根据本实施方式的半导体器件中时，第一电源线PL1和第二电源线PL2可以是VSS线。当图2的PMOSFET被包括在根据本实施方式的半导体器件中时，第一电源线PL1和第二电源线PL2可以是VDD线。
第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2的每个可以包括导电线LI和通路VI。通路VI可以位于导电线LI下面。导电线LI可以具有比第二层间电介质层120的下表面高的下表面。通路VI可以从导电线LI的下表面朝向基板100垂直地延伸。导电线LI和通路VI可以连接以形成单个导体。单个通路VI可以设置在第一有源接触AC1至第六有源接触AC6的每个上。通路VI可以与第一有源接触AC1至第六有源接触AC6的每个接触。
第一有源接触AC1可以通过通路VI连接到第一电源线PL1。第二有源接触AC2可以通过通路VI连接到第一位线BL1。第三有源接触AC3可以通过通路VI连接到第一位线BL1。导电通路可以在第一存储器单元C1上形成在第一位线BL1和第一电源线PL1之间。因此，第一存储器单元C1可以表现出开启状态。由于导电通路可以不在第二存储器单元C2上的第一位线BL1和第一电源线PL1之间产生，所以第二存储器单元C2可以表现出关闭状态。
第四有源接触AC4可以通过通路VI连接到第二位线BL2。第五有源接触AC5可以通过通路VI连接到第二电源线PL2。第六有源接触AC6可以通过通路VI连接到第二电源线PL2。由于导电通路可以形成在第三存储器单元C3上的第二位线BL2和第二电源线PL2之间。因此，第三存储器单元C3可以表现出开启状态。由于导电通路可以不产生在第四存储器单元C4上的第二位线BL2和第二电源线PL2之间，所以第四存储器单元C4可以表现出关闭状态。
第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2的每个可以包括第二导电图案121和第二阻挡图案123。第二阻挡图案123可以设置在第二导电图案121和第二层间电介质层120之间。第二阻挡图案123可以直接覆盖第二导电图案121的侧壁和下表面，除了其顶表面之外。第二阻挡图案123可以防止第二导电图案121的金属材料扩散到第二层间电介质层120中。第二导电图案121可以包括金属(例如铝、钨等)，第二阻挡图案123可以包括导电的金属氮化物(例如钛氮化物、钽氮化物等)。
根据本发明构思的示范性实施方式，单个有源接触层可以通过位于相同的水平处的第一有源接触AC1至第六有源接触AC6而形成。单个金属层可以通过位于相同的水平处的第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2而形成。当额外的金属层存在于金属层上时，会发生寄生电容。寄生电容会降低操作速度并增大器件的功耗。根据本发明构思的示范性实施方式，半导体器件可以包括基板，该基板具有通过单个有源接触层和单个金属层形成的存储器单元。因此，该器件的操作速度可以提高并且器件的功耗可以降低。
根据本发明构思的示范性实施方式，相邻的存储器单元的晶体管可以共用其间的源/漏区域。因此，可以提高存储器单元的集成。
图10是示出根据本发明构思的示范性实施方式的半导体器件的平面图。图11A至图11C是根据本发明构思的示范性实施方式的分别沿着图10的线A-A'、B-B'和C-C'截取的截面图。可以省略与参照图1、图2、图8和图9A至9C论述的那些重复的技术特征的详细说明。
参照图10和图11A至11C，第一上电源线UPL1可以设置在第一电源线PL1上。第一上位线UBL1可以设置在第一位线BL1上。第二上电源线UPL2可以设置在第二电源线PL2上。第二上位线UBL2可以设置在第二位线BL2上。如在平面图中看到的，第一上电源线UPL1可以交叠第一电源线PL1。第一上位线UBL1可以交叠第一位线BL1。第二上电源线UPL2可以交叠第二电源线PL2。第二上位线UBL2可以交叠第二位线BL2。
如以上关于图6论述的，第一电源线PL1和第一上电源线UPL1可以连接到彼此并可以形成单个电源线。第二电源线PL2和第二上电源线UPL2可以连接到彼此并可以形成单个电源线。第一位线BL1和第一上位线UBL1可以连接到彼此以形成单个位线。第二位线BL2和第二上位线UBL2可以连接到彼此以形成单个位线。
图12、图14、图16、图18、图20、图21、图22和图24是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的平面图。图13A、15A、17A、19A、23A和25A是根据本发明构思的示范性实施方式的分别对应于图12、14、16、18、22和24的线A-A'的截面图。图13B、15B、17B、19B、23B和25B是根据本发明构思的示范性实施方式的分别对应于图12、14、16、18、22和24的线B-B'的截面图。图15C、17C、19C、23C和25C是根据本发明构思的示范性实施方式的分别对应于图14、16、18、22和24的线C-C'的截面图。
参照图12、图13A和图13B，可以提供基板100。基板100可以包括第一有源区AR1和第二有源区AR2。例如，基板100可以是硅基板、锗基板或绝缘体上硅(SOI)基板。
基板100的上部可以例如被图案化以形成有源图案FN。有源图案FN可以在第一方向D1上延伸。第一器件隔离层STI可以形成在基板100上。第一器件隔离层STI可以填充有源图案FN之间的空间。第一器件隔离层ST1可以凹陷并可以暴露有源图案FN的上部。第二器件隔离层ST2可以形成在基板100上。第二器件隔离层ST2可以限定第一有源区AR1和第二有源区AR2。例如，当形成第二器件隔离层ST2时，有源图案可以从除了第一有源区AR1和第二有源区AR2之外的区域去除。
可以例如进行浅沟槽隔离(STI)工艺，以形成第一器件隔离层ST1和第二器件隔离层ST2。第一器件隔离层ST1和第二器件隔离层ST2可以使用硅氧化物形成。例如，第一器件隔离层ST1可以形成为具有比第二器件隔离层ST2的深度小的深度。因而，第一器件隔离层ST1可以通过与用于形成第二器件隔离层ST2的工艺分开的工艺形成。或者，第一器件隔离层ST1可以形成为具有与第二器件隔离层ST2的深度基本上相同的深度。因而，第一器件隔离层ST1可以与第二器件隔离层ST2同时形成。
参照图14、图15A、图15B和图15C，可以形成栅电极GE1、GE2和GE3。栅电极GE1至GE3可以在第二方向D2上延伸。栅电极GE1至GE3可以交叉有源图案FN。栅电极GE1至GE3可以在第一方向D1上彼此间隔开。栅电极GE1至GE3可以包括第一栅电极GE1、第二栅电极GE2和第三栅电极GE3。
栅极电介质图案GI可以形成在第一栅电极GE1至第三栅电极GE3的每个下面。栅极间隔物GS可以提供在第一栅电极GE1至第三栅电极GE3的每个的相反侧上。覆盖图案CP可以被提供。覆盖图案CP可以覆盖第一栅电极GE1至第三栅电极GE3的每个的上表面。
第一栅电极GE1至第三栅电极GE3的形成可以包括：跨过有源图案FN形成第一至第三牺牲图案；在第一至第三牺牲图案的每个的相反侧上形成栅极间隔物GS；以及分别用第一栅电极GE1至第三栅电极GE3替换第一至第三牺牲图案。
第一栅电极GE1至第三栅电极GE3可以包括掺杂的半导体、金属或导电的金属氮化物中的至少一种。栅极电介质图案GI可以包括硅氧化物层、硅氮氧化物层或高k电介质层。高k电介质层的介电常数可以大于硅氧化物层的介电常数。覆盖图案CP和栅极间隔物GS的每个可以包括硅氧化物层、硅氮化物层或硅氮氧化物层中的至少一个。
源/漏区域SD可以形成在有源图案FN的上部处。源/漏区域SD可以形成在第一栅电极GE1至第三栅电极GE3的每个的相反侧。当图2的PMOSFET被包括在根据本实施方式的半导体器件中时，源/漏区域SD可以用p型杂质掺杂。当图1的NMOSFET被包括在根据本实施方式的半导体器件中时，源/漏区域SD可以用n型杂质掺杂。
源/漏区域SD可以是外延图案。外延图案可以通过选择性外延生长工艺形成。第一栅电极GE1至第三栅电极GE3的每个上的有源图案FN可以部分地凹陷。可以在有源图案FN的凹陷区上进行外延生长工艺。外延生长工艺可以使用不同于基板100的半导体元素的半导体元素进行。例如，源/漏区域SD可以由其晶格常数大于或小于基板100的半导体元素的晶格常数的半导体元素形成。由于源/漏区域SD由不同于基板100的半导体元素的半导体元素形成，所以压应力或张应力可以提供到源/漏区域SD之间的沟道区AF。
第一层间电介质层110可以形成为覆盖源/漏区域SD以及第一栅电极GE1至第三栅电极GE3。第一层间电介质层110可以包括硅氧化物层或硅氮氧化物层。
参照图16、图17A、图17B和图17C，第一掩模图案MP1可以形成在第一层间电介质层110上。第一掩模图案MP1可以包括第一开口OP1。第一掩模图案MP1的形成可以包括：在第一层间电介质层110上形成第一掩模层；在第一掩模层上形成第一光致抗蚀剂图案；以及使用第一光致抗蚀剂图案作为蚀刻掩模蚀刻第一掩模层。第一光致抗蚀剂图案可以使用第一光掩模通过光刻工艺形成。
第一掩模图案MP1可以用作蚀刻掩模以蚀刻第一层间电介质层110。第一开口OP1可以朝向基板100延伸。因此，源/漏区域SD的部分可以通过第一开口OP1暴露。当第一层间电介质层110被蚀刻时，源/漏区域SD的暴露的上部也可以被蚀刻。
参照图18、图19A、图19B和图19C，第一掩模图案MP1可以被除去。填充第一开口OP1的第一模制层115可以形成在第一层间电介质层110上。第一模制层115的形成可以包括在第一层间电介质层110上形成绝缘层以填充第一开口OP1以及平坦化绝缘层。
第二掩模图案MP2可以形成在第一模制层115上。第二掩模图案MP2可以包括第二开口OP2。第二掩模图案MP2的形成可以包括在第一模制层115上形成第二掩模层、在第二掩模层上形成第二光致抗蚀剂图案以及使用第二光致抗蚀剂图案作为蚀刻掩模蚀刻第二掩模层。第二光致抗蚀剂图案可以使用第二光掩模通过光刻工艺形成。
第二掩模图案MP2可以用作蚀刻掩模以蚀刻第一层间电介质层110。第二开口OP2可以朝向基板100延伸。因此，源/漏区域SD的部分可以通过第二开口OP2暴露。当第一层间电介质层110被蚀刻时，源/漏区域SD的暴露的上部也可以被蚀刻。
参照图20，第二掩模图案MP2可以被除去。第二模制层可以形成在第一模制层115上。第二模制层可以填充第二开口OP2。第三掩模图案MP3可以形成在第二模制层上。第三掩模图案MP3可以包括第三开口OP3。第三掩模图案MP3的形成可以类似于以上讨论的第一掩模图案MP1或第二掩模图案MP2的形成。第三掩模图案MP3可以用作蚀刻掩模以蚀刻第一层间电介质层110。第三开口OP3可以朝向基板100延伸。因此，源/漏区域SD的部分可以通过第三开口OP3暴露。
参照图21，第三掩模图案MP3可以被除去。第三模制层可以形成在第二模制层上。第三模制层可以形成在第二模制层上。第四掩模图案MP4可以形成在第三模制层上。第四掩模图案MP4可以包括第四开口OP4。第四掩模图案MP4的形成可以类似于以上讨论的第一掩模图案MP1或第二掩模图案MP2的形成。第四掩模图案MP4可以用作蚀刻掩模以蚀刻第一层间电介质层110。第四开口OP4可以朝向基板100延伸。因此，源/漏区域SD的部分可以通过第四开口OP4暴露。
参照图22、图23A、图23B和图23C，有源接触AC可以被形成并可以填充形成在第一层间电介质层110中的第一开口OP1至第四开口OP4。有源接触AC可以形成在源/漏区域SD上。有源接触AC可以在第二方向D2上延伸。
有源接触AC的形成可以包括形成第一导电图案111和第一阻挡图案113。阻挡层可以共形地形成为部分地填充第一开口OP1至第四开口OP4。随后，导电层可以形成为填充第一开口OP1至第四开口OP4。导电层和阻挡层可以被平坦化直到第一层间电介质层110的上表面被暴露。因而，第一导电图案111和第一阻挡图案113可以形成在第一开口OP1至第四开口OP4中。导电层可以包括金属(例如铝、钨等)。阻挡层可以包括导电的金属氮化物(例如钛氮化物、钽氮化物等)。
参照图24、图25A、图25B和图25C，第二层间电介质层120可以形成在第一层间电介质层110上。第二层间电介质层120可以包括硅氧化物层或硅氮氧化物层。
第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2可以形成在第二层间电介质层120中。第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2的每个可以包括导电线LI和通路VI。例如，可以进行双镶嵌工艺以形成第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2的每个。通过双镶嵌工艺，导电线LI和通路VI可以一体地形成单个导体。
第一电源线PL1和第二电源线PL2以及第一位线BL1和第二位线BL2的形成可以包括：形成第一电源线孔和第二电源线孔；形成第一位线孔和第二位线孔；以及形成阻挡层和导电层。阻挡层和导电层可以填充第一电源线孔和第二电源线孔以及第一位线孔和第二位线孔。导电层可以包括金属。阻挡层可以包括导电的金属氮化物。第五掩模图案可以用于在第二层间电介质层120中形成第一电源线孔和第二电源线孔。第六掩模图案可以用于在第二层间电介质层120中形成第一位线孔和第二位线孔。
在根据本发明构思的示范性的制造半导体器件的方法中，不同的光掩模可以用于顺序地形成第一开口OP1至第四开口OP4。然而，当第一开口OP1至第四开口OP4通过使用一个光掩模的单个光刻工艺形成时，第一开口OP1至第四开口OP4之间的间隔可以大于由光刻工艺的分辨率极限限定的最小间隔。然而，根据本发明构思的示范性实施方式，由于第一开口OP1至第四开口OP4通过使用不同的光掩模顺序地形成，所以相对减小的间隔可以在第一开口OP1至第四开口OP4之间获得。这样，具有精细节距的有源接触AC可以通过根据本发明构思的示范性实施方式的制造半导体器件的方法来制作。
在根据本发明构思的示范性实施方式的半导体器件中，基板可以提供有设置在其上的存储器单元，存储器单元通过单个有源接触层和单个金属层制作。因此，该器件的操作速度可以提高，并且半导体器件的功耗可以降低。根据本发明构思的示范性实施方式的半导体器件可以具有高度集成的存储器单元。根据本发明构思的示范性实施方式的半导体器件可以包括具有精细节距的有源接触。
尽管已经参照附图论述了本发明构思的示范性实施方式，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离本发明构思的精神和范围。因此，将理解，上面描述的实施方式是说明性的而不是限制性的，其由权利要求书限定。
本申请要求于2016年11月28日在韩国知识产权局提交的第10-2016-0159586号韩国专利申请的优先权，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板，包括第一有源区；
第一有源图案、第二有源图案和第三有源图案，被包括在所述第一有源区中并在第一方向上延伸，其中所述第二有源图案设置在所述第一有源图案和所述第三有源图案之间；
第一栅电极和第二栅电极，设置在所述第一有源区上并在与所述第一方向交叉的第二方向上延伸；
第一电源线和第一位线，设置在所述第一有源区上，其中所述第一电源线和所述第一位线在所述第一方向上延伸并彼此平行；
第一有源接触、第二有源接触和第三有源接触，设置在所述第一有源区上并接触所述第一有源区，在所述第二方向上延伸，并与所述第一有源图案、所述第二有源图案、所述第三有源图案、所述第一电源线和所述第一位线交叠，其中所述第一栅电极设置在所述第一有源接触和所述第二有源接触之间，所述第二栅电极设置在所述第二有源接触和所述第三有源接触之间；
第一通路，设置在所述第一有源接触上并且连接到所述第一电源线，其中所述第一通路是设置在所述第一有源接触上的唯一通路；
第二通路，设置在所述第二有源接触上并且连接到所述第一位线，其中所述第二通路是设置在所述第二有源接触上的唯一通路；以及
第三通路，设置在所述第三有源接触上并且连接到所述第一位线，其中所述第三通路是设置在所述第三有源接触上的唯一通路。
2.如权利要求1所述的半导体器件，其中所述第一有源图案包括邻近于所述第一栅电极的一侧的第一杂质区域、设置在所述第一栅电极和所述第二栅电极之间的第二杂质区域以及邻近于所述第二栅电极的一侧的第三杂质区域，
其中所述第一栅电极、所述第一杂质区域和所述第二杂质区域形成第一存储器单元的第一晶体管，所述第二栅电极、所述第二杂质区域和所述第三杂质区域形成第二存储器单元的第二晶体管，
其中当所述第一晶体管导通时，所述第一存储器单元处于开启状态，并且
所述第二存储器单元处于关闭状态。
3.如权利要求1所述的半导体器件，其中所述基板还包括第二有源区，所述第一栅电极和所述第二栅电极设置在所述第二有源区上同时从所述第一有源区朝向所述第二有源区延伸，
其中所述半导体器件还包括：
第四有源图案、第五有源图案和第六有源图案，被包括在所述第二有源区中并在所述第一方向上延伸，其中所述第五有源图案设置在所述第四有源图案和所述第六有源图案之间；
第二电源线和第二位线，设置在所述第二有源区上，其中所述第二电源线和所述第二位线在所述第一方向上延伸并彼此平行；
第四有源接触、第五有源接触和第六有源接触，设置在所述第二有源区上并接触所述第二有源区，在所述第二方向上延伸，并与所述第四有源图案、所述第五有源图案、所述第六有源图案、所述第二电源线和所述第二位线交叠，其中所述第一栅电极设置在所述第四有源接触和所述第五有源接触之间，所述第二栅电极设置在所述第五有源接触和所述第六有源接触之间；
第四通路，设置在所述第四有源接触上并且连接到所述第二位线，其中所述第四通路是设置在所述第四有源接触上的唯一通路；
第五通路，设置在所述第五有源接触上并且连接到所述第二电源线，其中所述第五通路是设置在所述第五有源接触上的唯一通路；以及
第六通路，设置在所述第六有源接触上并且连接到所述第二电源线，其中所述第六通路是设置在所述第六有源接触上的唯一通路。
4.如权利要求1所述的半导体器件，还包括设置在所述基板的上部处的器件隔离层，
其中所述器件隔离层限定所述第一有源图案、所述第二有源图案和所述第三有源图案，并且
其中所述第一有源图案、所述第二有源图案和所述第三有源图案中的每个的上部从所述器件隔离层垂直地突出。
5.如权利要求2所述的半导体器件，其中所述第一存储器单元和所述第二存储器单元的每个是只读存储器(ROM)单元。
6.一种半导体器件，包括：
基板，具有有源图案；
栅电极，设置在所述有源图案上，所述栅电极设置在所述有源图案的上表面和相反的侧壁上；
第一源/漏区域和第二源/漏区域，设置在所述有源图案的上部，所述栅电极设置在所述第一源/漏区域和所述第二源/漏区域之间；
第一有源接触和第二有源接触，分别设置在所述第一源/漏区域和所述第二源/漏区域上并分别连接到所述第一源/漏区域和所述第二源/漏区域；
设置在所述第一有源接触上的第一通路和设置在所述第二有源接触上的第二通路，其中所述第一通路是设置在所述第一有源接触上的唯一通路，所述第二通路是设置在所述第二有源接触上的唯一通路；以及
第一电源线和第一位线，设置在所述第一有源接触和所述第二有源接触上，
其中所述有源图案和所述栅电极形成存储器单元的晶体管，
其中所述第一通路和所述第二通路中的至少一个连接到所述第一电源线或所述第一位线，并且
其中所述第一源/漏区域和所述第二源/漏区域包括具有比所述基板的半导体元素的晶格常数大的晶格常数的半导体元素。
7.如权利要求6所述的半导体器件，其中所述第一有源接触和所述第二有源接触与所述第一源/漏区域和所述第二源/漏区域直接接触。
8.如权利要求6所述的半导体器件，其中
所述第一有源接触和所述第二有源接触在第一方向上延伸，并且
所述第一电源线和所述第一位线在交叉所述第一方向的第二方向上延伸。
9.如权利要求6所述的半导体器件，其中所述存储器单元是只读存储器(ROM)单元。
10.如权利要求6所述的半导体器件，其中所述第一源/漏区域和所述第二源/漏区域具有p型导电性。
11.如权利要求6所述的半导体器件，其中所述第一电源线是供电线。
12.如权利要求6所述的半导体器件，其中
所述第一通路连接到所述第一电源线，
所述第二通路连接到所述第一位线，并且
当所述晶体管导通时，所述存储器单元处于开启状态。
13.如权利要求6所述的半导体器件，其中当所述第一通路和所述第二通路两者连接到所述第一电源线或所述第一位线时，所述存储器单元处于关闭状态。
14.如权利要求6所述的半导体器件，还包括：
第二电源线，设置在所述第一电源线上并电连接到所述第一电源线；和
第二位线，设置在所述第一位线上并电连接到所述第一位线，
其中所述第一电源线和所述第二电源线彼此交叠，并且
其中所述第一位线和所述第二位线彼此交叠。
15.如权利要求6所述的半导体器件，其中
所述第一电源线的宽度大于所述第一位线的宽度，并且
所述第一通路的宽度大于所述第二通路的宽度。
16.一种半导体器件，包括：
基板，具有在第一方向上延伸的第一有源图案、第二有源图案和第三有源图案，其中所述第一有源图案包括第一源/漏区域、第二源/漏区域和沟道区；
栅电极，设置在所述第一有源图案上且在所述第一源/漏区域和所述第二源/漏区域之间；
第一有源接触和第二有源接触，分别设置在所述第一源/漏区域和所述第二源/漏区域上并分别连接到所述第一源/漏区域和所述第二源/漏区域，其中所述第一有源接触和所述第二有源接触在与所述第一方向交叉的第二方向上延伸，并与所述第一有源图案、所述第二有源图案和所述第三有源图案交叠；
设置在所述第一有源接触上的第一通路和设置在所述第二有源接触上的第二通路，其中所述第一通路是设置在所述第一有源接触上的唯一通路，所述第二通路是设置在所述第二有源接触上的唯一通路；以及
电源线和位线，设置在所述第一有源接触和所述第二有源接触的每个上，
其中所述有源图案和所述栅电极形成存储器单元的晶体管，并且
其中所述第一通路和所述第二通路连接到所述位线，并且
其中所述存储器单元处于关闭状态。
17.如权利要求16所述的半导体器件，其中所述栅电极设置在所述沟道区上并交叠所述沟道区。
18.如权利要求16所述的半导体器件，其中所述栅电极包括掺杂的半导体、导电的金属氮化物和金属中的至少一种。
19.如权利要求16所述的半导体器件，其中所述第一有源接触和所述第二有源接触与所述栅电极间隔开，并且所述第一有源接触和所述第二有源接触的每个的上表面比所述栅电极的上表面高。
20.如权利要求16所述的半导体器件，其中所述电源线和所述位线每个包括导电的金属氮化物和金属中的至少一种。
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