CN110556362A - 集成背侧电源网格的半导体装置及其相关的集成电路与制造方法 - Google Patents

集成背侧电源网格的半导体装置及其相关的集成电路与制造方法 Download PDF

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dielectric
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陈志良
周雷峻
刘逸群
萧锦涛
杨惠婷
林威呈
刘俊宏
曾健庭
杨超源
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Abstract

本发明实施例涉及一种集成背侧电源网格的半导体装置及其相关的集成电路与制造方法，所述半导体装置包含衬底、介电区、多个导电区、第一导电轨及导电结构。所述介电区位于所述衬底上。所述多个导电区位于所述介电区上。所述第一导电轨位于所述介电区内，且电连接到所述多个导电区的第一导电区。所述导电结构经布置以穿透所述衬底且形成于所述第一导电轨下方。所述导电结构电连接到所述第一导电轨。

Description

集成背侧电源网格的半导体装置及其相关的集成电路与制造 方法
技术领域
本发明实施例涉及集成背侧电源网格的半导体装置及其相关的集成电路与制造方法。
背景技术
半导体集成电路(IC)产业已经历指数增长。IC材料及设计的技术进步已产生数代IC，其中各代具有比前一代更小且更复杂的电路。在IC演进进程中，功能密度(例如，每一芯片区的互连装置的数目)已通常增加而几何大小(例如，可使用一工艺建立的最小组件或线)已减小。这种按比例缩小程序通常通过增加生产效率且降低相关联成本而提供益处。
发明内容
本发明的一实施例涉及一种半导体装置，其包括：衬底；介电区，其位于所述衬底上；多个导电区，其位于所述介电区上；第一导电轨，其位于所述介电区内，所述第一导电轨电连接到所述多个导电区的第一导电区；及导电结构，其穿透所述衬底且形成于所述第一导电轨下方，所述导电结构电连接到所述第一导电轨。
本发明的一实施例涉及一种集成电路，其包括：衬底；介电区，其位于所述衬底上；第一鳍式场效晶体管，其包括位于所述介电区上的第一源极区、第一栅极区及第一漏极区；导电轨，其位于所述介电区内，所述导电轨电连接到选自所述第一源极区、所述第一栅极区及所述第一漏极区当中的第一端子区；及导电结构，其穿透所述衬底且形成于所述导电轨下方，所述导电结构电连接到所述导电轨。
本发明的一实施例涉及一种用于形成非平面半导体装置的方法，其包括：形成从所述非平面半导体装置的衬底的前侧突出的鳍状结构；在所述衬底的所述前侧上形成介电区，其中所述介电区包括埋藏在所述介电区内且平行于所述鳍状结构的导电轨；在所述介电区中形成第一开口以暴露所述导电轨；在所述介电区上形成多个导电区，其中所述多个导电区的一者透过所述第一开口而接触所述导电轨；从所述衬底的背侧蚀刻所述衬底以形成第二开口以暴露所述导电轨；将第一导电材料填充到所述第二开口中以在所述衬底中形成贯穿衬底通路。
附图说明
当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。
图1A绘示根据一些实施例的示范性半导体装置的等角视图。
图1B绘示根据一些实施例的示范性半导体装置内的介电区的第一配置及布置的等角视图。
图1C绘示根据一些实施例的示范性半导体装置内的介电区的第二配置及布置的等角视图。
图2A及2B分别绘示根据一些实施例的第一示范性集成电路及第二示范性集成电路的等角视图。
图3是根据一些实施例的经部分制造半导体结构的等角视图。
图4是根据一些实施例的在开口中形成间隙填料且部分去除晶种层结构之后的经部分制造半导体结构的等角视图。
图5是根据一些实施例的在形成导电轨及层间介电填料之后的部分制造的半导体结构的等角视图。
图6是根据一些实施例的在回蚀刻ILD层且在鳍片上方形成多晶硅栅极之后的部分制造的半导体结构的等角视图。
图7是根据一些实施例的在经部分蚀刻ILD中敞开沟槽以暴露导电轨的部分之后的部分制造的半导体结构的等角视图。
图8是根据一些实施例的在形成源极/漏极端子之后的部分制造的半导体结构的等角视图。
图9是根据一些实施例的在形成浅沟槽隔离结构之后的部分制造的半导体结构的等角视图。
图10是根据一些实施例的在栅极替换程序之后的部分制造的半导体结构的等角视图。
图11是根据一些实施例的在形成金属源极/漏极接点之后的部分制造的半导体结构的等角视图。
图12是根据一些实施例的在沉积金属栅极材料且形成源极/漏极接点之后的部分制造的半导体结构的等角视图。
图13是根据一些实施例的在沉积(若干)金属栅极材料且形成源极/漏极接点之后的包含BEOL金属导线与自对准通路的经部分制造半导体结构的等角视图。
图14是根据一些实施例的在形成BEOL金属导线与自对准通路之后的部分制造的半导体结构的等角视图。
图15是根据一些实施例的在集成背侧电源网格之后的部分制造的半导体结构的等角视图。
图16是根据一些实施例的用于形成非平面半导体装置的示范性方法的流程图。
具体实施方式
下列揭露内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。例如，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。这种重复出于简化及清楚的目的，且本身不指示所论述的各项实施例及/或配置之间的关系。
此外，为便于描述，可在本文中使用例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式经定向(旋转90度或按其它定向)且本文中使用的空间相对描述符同样可相应地解释。
本揭露描述具有一或多个导电轨的示范性半导体装置(例如鳍式场效晶体管(finFET))，所述一或多个导电轨可位于半导体衬底上且电连接到穿透半导体衬底的一或多个导电结构，且描述用于制造这些半导体装置的示范性方法。在一些情境中，一或多个导电轨可电连接到这些半导体装置的源极区、栅极区及/或漏极区，且一或多个导电轨可用于透过一或多个导电结构将这些半导体装置的源极区、栅极区及/或漏极区连接到位于半导体衬底下方的一或多个电源网格。在一些情境中，各在第一方向上延伸的一或多个第一金属导线可位于这些半导体装置的源极区、栅极区及/或漏极区上方且电连接到所述源极区、栅极区及/或漏极区，且各在不同于第一方向的第二方向上延伸的一或多个第二金属导线可位于一或多个第一金属导线上方且透过一或多个导电贯穿通路(例如一或多个自对准通路)电连接到一或多个第一金属导线。
图1A绘示根据本揭露的一实施例的示范性半导体装置的等角视图。在图1A中展示的实施例中，半导体装置100包含放置于彼此上方的衬底结构层101、晶体管结构层103、背侧结构层105及导电互连结构层107。
在本实施例中，衬底结构层101包含衬底102及导电结构118，所述导电结构118穿透衬底102以提供衬底102的第一侧与第二侧(其与第一侧相对)之间的电连接。为了图解目的，本文中将其上形成晶体管结构层103的衬底102的第一侧称为衬底102的前侧或半导体装置100的前侧；本文中将其上放置背侧结构层105的衬底102的第二侧称为衬底102的背侧或半导体装置100的背侧。
如下文将更详细描述，可在制造期间透过图案化程序(例如干式蚀刻或湿式蚀刻)去除衬底102的一部分以暴露晶体管结构层103。此后，导电材料可填充衬底102的所述部分以形成导电结构118。在一些实施例中，导电结构118可包含导电贯穿衬底通路(TSV)(例如贯穿硅通路(TSV))及/或沟槽型贯穿衬底通路(例如，贯穿硅沟槽(TST))。
在图1A中绘示的实施例中，放置于衬底结构层101上的晶体管结构层103包含鳍状结构104、多个导电区、介电区112以及多个导电轨114及116。在一些情境中，导电区可包括多个端子区，例如源极区106、栅极区108及漏极区110。鳍状结构104、源极区106、栅极区108及漏极区110可经配置以形成鳍式场效晶体管(finFET)。然而，相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，finFET可包含其它区，例如介电区(或隔离区)120以提供一些实例。另外，如图1A中绘示的鳍状结构104、源极区106、栅极区108及漏极区110的配置及布置仅为了阐释性目的。相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，鳍状结构104、源极区106、栅极区108及漏极区110的其它配置及布置是可行的。
为了阐释性目的，以下描述根据finFET描述半导体装置100。相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，半导体装置100可为其它非平面半导体装置以及平面半导体装置。
如图1A中绘示，鳍状结构104、源极区106、栅极区108、漏极区110、介电区112(也称为层间介电(ILD)区)以及导电轨114及116位于衬底102上。鳍状结构104从衬底102及介电区112突出，且在源极区106与漏极区110之间穿过栅极区108。虽然图1A中展示的finFET包含一个鳍状结构104，但相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，finFET可包含一个以上鳍状结构。
源极区106、栅极区108及漏极区110位于介电区112上，其中鳍状结构104横越穿过介电区112到半导体衬底102上。虽然图1A中未绘示，但如相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，其它介电区可位于半导体衬底102与介电区112之间。
导电轨114及116位于介电区112内，且在源极区106与漏极区110之间横越半导体衬底102。导电轨114面对鳍状结构104的第一侧壁，且导电轨116面对鳍状结构104的第二侧壁。在一些情境中，导电轨114及116定位成平行于鳍状结构104。然而，相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，导电轨114及116可定位成垂直于鳍状结构104。在所述情境中，导电轨114及116横越穿过鳍状结构104。另外，在不脱离本揭露的精神及范围的情况下，导电轨的数目可取决于应用而不同。例如，在一些情境中，半导体装置100可具有一个或两个以上导电轨。
在一些实施例中，介电区112可经布置以隔离源极区106、栅极区108及/或漏极区110与导电轨114/116以防止源极区106、栅极区108及/或漏极区110与导电轨114/116之间的电连接。参考图1B，其绘示根据本揭露的示范性实施例的示范性半导体装置内的介电区的第一配置的等角视图。如图1B中绘示的导电轨114.1及介电区112.1可分别表示如上文在图1A中描述的导电轨114/116及介电区112的示范性实施例。如图1B中绘示的导电区105.1可表示如上文在图1A中描述的源极区106、栅极区108及/或漏极区110的示范性实施例。如图1B中绘示的衬底102.1及导电结构118.1可表示如上文在图1A中描述的衬底102及导电结构118的示范性实施例。在图1B中绘示的示范性实施例中，介电区112.1经布置以防止导电轨114.1与导电区105.1之间的电连接。
在一些实施例中，图1A中绘示的源极区106、栅极区108及/或漏极区110可电连接到导电轨114/116以提供源极区106、栅极区108及/或漏极区110与导电轨114/116之间的电连接。参考图1C，其绘示根据本揭露的示范性实施例的示范性半导体装置内的介电区的第二配置的等角视图。如图1C中绘示的导电轨114.2及介电区112.2可分别表示如上文在图1A中描述的导电轨114/116及介电区112的示范性实施例。如图1C中绘示的导电区105.2可表示如上文在图1A中描述的源极区106、栅极区108及/或漏极区110的示范性实施例。如图1C中绘示的衬底102.2及导电结构118.2可表示如上文在图1A中描述的衬底102及导电结构118的示范性实施例。在图1C中绘示的示范性实施例中，导电轨114.2可电连接到导电区105.2以提供导电轨114.2与导电区105.2之间的电连接。导电轨114.2在介电区112.2内充分暴露以电连接到导电区105.2以提供电连接。
如下文将更详细描述，可在制造期间透过图案化程序(例如干式蚀刻或湿式蚀刻以提供一些实例)去除介电区112.2的一部分以暴露介电区112.2的所述部分。此后，可透过其中生长、涂布或以其它方式转移材料的沉积将导电区105.2沉积到介电区112.2的所述部分上。在示范性实施例中，如图1C中绘示的导电区105.2的高度(标记为H2)可大于如图1B中绘示的导电区105.1的高度(标记为H1)。在所述示范性实施例中，导电区105.1与导电区105.2之间的高度的这种差异起因于去除介电区112.2的足够部分以暴露导电轨114.2以容许导电轨114.2与导电区105.2之间的电连接。
再次参考图1A，导电轨114及116的至少一者可电及/或机械连接到一或多个其它finFET的其它导电轨以形成导电轨的互连网络。导电轨的所述互连网络可用于电连接这些finFET的各种栅极、源极及/或漏极区以形成一或多个集成电路。如相关领域技术人员将明白，在不脱离本揭露的精神及范围的情况下，这些集成电路可包含基本逻辑闸(例如逻辑与(AND)门、逻辑或(OR)门、逻辑异或(XOR)门、逻辑异或非(XNOR)门或逻辑非(NOT)门以提供一些实例)以及其它更复杂逻辑电路。导电轨的所述互连网络容许这些finFET的各种栅极、源极及/或漏极区之间的这些电连接经制成而不横越穿过常规地可用于路由讯号的常规金属层。因而，当相较于使用常规金属层以形成这些finFET的各种源极区及/或漏极区之间的这些电连接时，导电轨的互连网络减少形成一或多个集成电路所需的面积。
在一些实施例中，可在制造期间透过图案化程序(例如干式蚀刻或湿式蚀刻以提供一些实例)去除衬底102的一部分以暴露导电轨114及116。此后，导电材料可填充衬底102的所述部分以形成导电结构118。由于导电轨114/116具有足够长度(例如，沿着平行于鳍状结构104的方向)，因此导电结构118可容易地与导电轨114/116对准。在一些实施例中，导电结构118也可形成于鳍状结构104下方使得鳍状结构104接触导电结构118。
在图1A中绘示的实施例中，放置于衬底结构层101下方的背侧结构层105包含导体122。导体122位于衬底102的背侧上且电连接到导电结构118。在一些实施例中，形成于晶体管结构层103中的导电轨114及116下方的衬底结构层101中的导电结构118可电连接到导电轨114及116的至少一者以提供衬底102的前侧与背侧之间的电连接。因此，导电结构118可提供位于衬底102的背侧上的导体122与位于衬底102的前侧上的导电轨114及116之间的电连接。在一些实施例中，导体122可为经布置以传输用于半导体装置100的电力的电源网格导体。因而，半导体装置100可由背侧电源供电，借此节约在半导体装置100的前侧上使用的一定量的路由资源。
在图1A中绘示的示范性实施例中，导电互连结构层107可包含形成于半导体装置100的前侧上的后段工艺(BEOL)互连结构。导电互连结构层107可包含多个金属导线124、126及128以及多个介电层125、127及130。金属导线124及126位于介电区(或隔离区)120中且在第一方向上延伸，且金属导线128位于介电层130中且在不同于第一方向的第二方向上延伸。通过实例但非限制，金属导线124延伸的第一方向可平行于鳍状结构104，且可垂直于金属导线128延伸的第二方向。然而，相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，金属导线124可在垂直于鳍状结构104的方向上延伸。
介电层125及127分别形成于金属导线124及126上。在一些情境中，导电贯穿通路132可形成于介电层125中且与金属导线124对准以提供金属导线128与金属导线124之间的电连接。通过实例但非限制，可通过将(若干)导电材料沉积到介电区120的第一沟槽中而形成金属导线124，且可在第一沟槽中金属导线124上方沉积介电层125。接着，在介电区120及介电层125上方沉积介电层130，且通过蚀刻介电层130而产生第二沟槽。第二沟槽暴露介电层125的一部分及介电区120的一部分。
由于介电层125及介电区120可具有不同蚀刻选择性，因此在蚀刻介电层125的暴露部分时将不蚀刻介电区120的暴露部分。这意味着可选择性地蚀刻介电层125的暴露部分。因此，当选择性地蚀刻介电层125的暴露部分以暴露金属导线124的一部分时，由于第一沟槽及第二沟槽，所得通路在金属导线124的部分上方自对准。此后，通过将(若干)导电材料沉积到所得自对准通路及介电层130的第二沟槽中而形成金属导线128及导电贯穿通路132。因而，与金属导线124对准的导电贯穿通路132定位于金属导线124上及金属导线128下方以提供金属导线124与金属导线128之间的电连接。类似地，导电贯穿通路可形成于介电层127中且与金属导线126对准以提供金属导线126与形成于介电层127上方的金属导线之间的电连接。
在一些实施例中，半导体装置内的导电路径之间的距离随着装置大小收缩而减小，从而导致半导体装置内的介电崩溃(例如时间相依介电崩溃(TDDB))的增加的风险。例如，考量其中金属导线124与金属导线126之间的距离由于半导体装置100中的尺寸收缩而非常短的情况。当导电贯穿通路132与金属导线124未对准且移动朝向金属导线126时，导电贯穿通路132与金属导线126之间将存在电压崩溃，这是因为导电贯穿通路132与金属导线126之间的距离未能满足未对准容许度。相比之下，由于导电互连结构层107可包含(若干)金属导线与(若干)自对准通路，因此半导体装置100中的介电崩溃的风险可大大地降低。
另外，在如图1A中绘示的实施例中，金属导线124透过导电贯穿通路134而电连接到源极区106。因此，源极区106透过自对准导电贯穿通路132而电连接到金属导线128。在一些实施例中，电连接到金属导线128的源极区106可透过导电轨114/116而进一步电连接到导电区(例如，栅极区108或漏极区110)。在一些实施例中，电连接到金属导线128的源极区106可通过介电区120与导电轨114/116隔离。然而，相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，其它导电区(例如，源极区及/或漏极区)可电连接到(若干)BEOL金属导线。例如，在一些实施例中，导电贯穿通路可形成于栅极区108与金属导线124之间使得栅极区108透过导电贯穿通路132而电连接到金属导线128。在其它实施例中，导电贯穿通路可形成于漏极区110与金属导线124之间使得漏极区110透过导电贯穿通路132而电连接到金属导线128。
图2A绘示根据本揭露的一些实施例的第一示范性集成电路的等角视图。在图2A中绘示的实施例中，集成电路200的衬底结构层211、晶体管结构层213及背侧结构层215可表示如上文在图1A中描述的衬底结构层101、晶体管结构层103及背侧结构层105的实施例。
衬底结构层211包含衬底102.3及导电结构118.3。衬底102.3可表示图1A中展示的衬底102的实施例，且导电结构118.3可表示图1A中展示的导电结构118的实施例。
晶体管结构层213包含finFET 202、finFET 204、介电区112.3、导电轨114.3及导电轨116.3。finFET 202及204可表示如上文在图1A中描述的finFET的示范性实施例。因而，鳍状结构104.3可表示图1A中展示的鳍状结构104的实施例；finFET 202的源极区106.3及finFET 204的源极区106.4可表示如上文在图1A中描述的源极区106的示范性实施例；finFET 202的栅极区108.3及finFET 204的栅极区108.4可表示如上文在图1A中描述的栅极区108的示范性实施例；finFET 202的漏极区110.3及finFET 204的漏极区110.4可表示如上文在图1A中描述的漏极区110的示范性实施例。漏极区110.3及漏极区110.4可特性化为在finFET 202与finFET 204之间共享的共同漏极区。另外，介电区112.3可表示图1A中展示的介电区112的实施例。导电轨114.3及116.3可表示图1A中展示的导电轨114及116的实施例。
finFET 202及204位于介电区112.3上，介电区112.3内定位有导电轨114.3及116.3。介电区112.3可经布置以容许导电轨114.3及116.3与finFET 202及204的栅极、源极及/或漏极区之间的电连接。在一些实施例中，介电区112.3可经布置以防止导电轨114.3及116.3与finFET 202及204的栅极、源极及/或漏极区之间的电连接。
在本实施例中，导电轨114.3及116.3在水平方向上在源极区106.3与源极区106.4之间横越半导体衬底102.3的长度。导电轨114.3可如上文在图1C中描述般电连接到源极区106.3以提供源极区106.3与导电轨114.3之间的电连接，且可如上文在图1C中描述般电连接到源极区106.4以提供源极区106.4与导电轨114.3之间的电连接。因而，导电轨114.3提供源极区106.3与源极区106.4之间的电连接。然而，在图2A中绘示的示范性实施例中，介电区112.3经布置以防止导电轨116.3与源极区106.4之间的电连接，如上文在图1B中描述。在所述情境中，介电区112.3有效地隔离导电轨116.3与源极区106.4以防止导电轨116.3与源极区106.4之间的电连接。
背侧结构层215包含导体122.3及导体122.4。导体122.3及122.4可表示图1A中展示的导体122的实施例。在本实施例中，导电轨114.3及116.3透过穿透衬底102.3的导电结构118.3而电连接到导体122.4。类似地，导电轨114.3及116.3可透过穿透衬底102.3的导电结构(图2A中未展示)而电连接到导体122.3。在一些实施例中，导体122.3及122.4的至少一者可为背侧金属垫或电源网格导体。
如图2A中绘示的集成电路200的结构仅为了示范性目的。相关领域技术人员将认知，在不脱离本揭露的精神及范围的情况下，集成电路200可包含以大体上类似于finFET202及finFET 204的方式布置的更多finFET。另外或替代地，在一些实施例中，集成电路200可进一步包含形成于晶体管结构层213上方的BEOL互连结构，例如如图1A中描述的导电互连结构层107中的BEOL互连结构。
图2B绘示根据本揭露的一些实施例的第二示范性集成电路的等角视图。在图2B中绘示的实施例中，集成电路201的衬底结构层221、晶体管结构层223及背侧结构层225可表示如上文在图1A中描述的衬底结构层101、晶体管结构层103及背侧结构层105的实施例。
如图2B中绘示，衬底结构层221包含导电结构218.1到218.b，b为大于1的整数。导电结构218.1到218.b可表示图1A中展示的导电结构118的实施例。
晶体管结构层223包含finFET 203.1.1到203.m.n及一或多个导电轨214.1到214.a，其中n及m为大于1的整数，且a为正整数。finFET 203.1.1到203.m.n可表示如上文在图1A中描述的finFET的示范性实施例，且一或多个导电轨214.1到214.a可表示图1A中展示的导电轨114及116的示范性实施例。finFET 203.1.1到203.m.n以m个行及n个列的阵列布置。然而，在不脱离本揭露的精神及范围的情况下，finFET 203.1.1到203.m.n的其它布置是可行的。在所述实施例中，m个行的各者包含来自一或多个导电轨214.1到214.a的一或多个导电轨。
背侧结构层225包含导体222.1到222.b，其可表示图1A中展示的导体122的实施例。在本实施例中，导电结构218.1到218.b电连接到来自一或多个导电轨214.1到214.a的一或多个导电轨，且分别电连接到导体222.1到222.b。
图3到12绘示根据本揭露的示范性实施例的经部分制造半导体结构的等角视图，其中形成于层间介电材料中的导电轨结构可用于提供finFET阵列的多个栅极/源极/漏极端子之间的电连接且提供前侧BEOL互连结构与背侧电源电网之间的电连接。以下描述可用于制造半导体装置(例如上文在图1A中描述的finFET)及/或具有一或多个半导体装置的集成电路，例如如上文在图2A中描述的集成电路200及/或如上文在图2B中描述的集成电路201以提供一些实例。美国专利申请公开案第2005/0074960号及第2005/0074961号描述将互连隔离气隙集成到半导体结构中，所述案的各者的全文以引用的方式并入本文中。
图3是根据本揭露的示范性实施例的经部分制造半导体结构的等角视图。经部分制造半导体结构300包含finFET的部分。如图3中绘示，经部分制造半导体结构300包含衬底302、鳍状结构304、硬掩模306、介电间隔件308及晶种层结构310。
在图3中绘示的示范性实施例中，衬底302可为硅衬底。然而，相关领域技术人员将认知，衬底302可替代地为另一半导体、复合半导体、合金半导体或其组合。在示范性实施例中，衬底302可为绝缘体上半导体(SOI)。在示范性实施例中，衬底302可为外延材料。
如图3中绘示，鳍状结构304可包含从衬底突出的鳍状半导体材料且可彼此平行。鳍状结构304包含其中形成一或多个晶体管的有源区。鳍状结构304可包含硅、另一元素半导体、复合半导体、合金半导体或其组合。鳍状结构304可使用包含图案化及蚀刻程序的适合程序制造。图案化程序可包含：形成上覆于衬底(例如，在硅层上)的光阻剂层；将光阻剂暴露到图案；执行暴露后烘烤程序；及使光阻剂显影以形成包含光阻剂的掩模元件。接着可使用掩模元件以保护衬底的区，同时蚀刻程序将凹槽形成到衬底302中，从而留下突出的鳍片。可使用反应性离子蚀刻(RIE)及/或其它适合程序蚀刻凹槽。用于在衬底302上形成鳍状结构304的许多其它方法可为适合的。例如，根据一些实施例，鳍状结构304可包含外延材料。
可使用硬掩模306以例如通过蚀刻而图案化鳍状结构304。也可使用硬掩模306以在后续处理步骤期间保护鳍状结构304。在示范性实施例中，硬掩模306形成于鳍状结构304的顶表面上。硬掩模306也可形成于鳍状结构304之间及衬底302的顶表面上。硬掩模306可由介电材料(例如氮化硅、氧化硅、碳化硅、碳氮化硅、氧化钛、其它适合介电材料及/或其组合)制成。在示范性实施例中，硬掩模306未如图3中绘示般形成于衬底302的顶表面上。
如图3中绘示，隔离间隔件308可部分填充鳍状结构304之间的凹槽且形成于鳍状结构304的侧壁上。在示范性实施例中，隔离间隔件308可由介电材料(例如(例如)氧化硅、旋涂玻璃、氮化硅、碳化硅、碳氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k介电材料、其它适合绝缘材料及/或其组合)制成。在示范性实施例中，可通过在暴露表面上方毯覆式沉积隔离材料且使用非等向性蚀刻程序以去除经沉积隔离层的水平部分来形成隔离间隔件308。可通过化学气相沉积(CVD)、等离子体辅助CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其它适合程序及/或其组合而沉积隔离间隔件308。用于隔离间隔件308及/或鳍状结构304的其它制造技术是可行的。隔离间隔件308可包含多层结构，例如(例如)具有一或多个衬层的结构。也可通过使用多步骤沉积及过程沉积增强间隔件层以消除间隔件材料中的空隙及接缝来形成隔离间隔件308。在示范性实施例中，隔离间隔件308可为层间介电材料。在示范性实施例中，隔离间隔件308直接形成于衬底302上及鳍状结构304的侧壁上。
如图3中绘示，晶种层结构310形成于隔离间隔件308的侧壁上。在示范性实施例中，晶种层结构310可由硅材料(例如(例如)硅、硅化合物、氮化钛(TiN)、钨、钴、其它适合材料及/或其组合)形成。在示范性实施例中，晶种层结构310可具有与隔离间隔件308不同的蚀刻选择性。在示范性实施例中，晶种层结构310直接形成于衬底302上及隔离间隔件308的侧壁上。在示范性实施例中，可通过以下步骤形成晶种层结构310：在暴露表面上方毯覆式沉积半导体材料；图案化经沉积半导体材料；及使用非等向性蚀刻程序以去除未由光阻剂保护的经沉积晶种层材料的暴露部分。在示范性实施例中，示范性图案化程序可包含：在经沉积晶种层材料的暴露表面上方形成光阻剂层；将光阻剂暴露到其上具有图案的掩模或倍缩光掩模；执行暴露后烘烤程序；及使光阻剂显影以形成掩模层。在示范性实施例中，掩模层可为硬掩模，例如(例如)氮化硅层、其它适合层及/或其组合。使用(例如)反应性离子蚀刻(RIE)程序、湿式蚀刻程序、其它适合程序及/或其组合蚀刻未由掩模层保护的晶种层材料的表面区。在示范性实施例中，可通过控制蚀刻程序的蚀刻参数(例如(例如)蚀刻剂气体类型、气体流速、蚀刻温度、等离子体功率、腔室压力、其它适合参数及/或其组合)而使蚀刻选择性在晶种层材料与经部分制造半导体结构300的其它结构之间大体上不同。例如，蚀刻程序可为使用氟碳气体(例如CF4、三氟甲烷(CHF3)、八氟丙烷(C3F8)、其它适合蚀刻气体及/或其组合)的RIE程序。蚀刻程序可为非等向性蚀刻程序。用于晶种层结构310的其它制造技术是可行的。晶种层结构310可包含多层结构，例如(例如)具有一或多个衬层的结构。沿着鳍片长度测量的晶种层结构310的长度L可基于装置需要(例如，随后形成的金属漏极通道的长度)而变动。
图3绘示具有不同长度L的晶种层结构310。如图3中绘示，硬掩模306、隔离间隔件308及晶种层结构310的顶表面可通过对这些结构的顶表面执行适合平坦化程序而大体上共面。平坦化程序可为(例如)化学机械抛光(CMP)程序。
图4是根据本揭露的示范性实施例的在开口中形成间隙填料且部分去除晶种层结构之后的经部分制造半导体结构的等角视图。经部分制造半导体结构400包含衬底302、鳍状结构304、硬掩模306、介电间隔件308、晶种层结构410及间隙填充结构402。
如图4中绘示，间隙填充结构402可填充如上文在图3中描述的经部分制造半导体结构300中的开口。间隙填充结构402可填充形成于任何邻近结构之间(例如(例如)邻近鳍状结构304之间、相对的鳍状结构304与晶种层结构310之间、相对的晶种层结构310之间)的开口及/或结构之间的其它开口。在示范性实施例中，间隙填充结构402可由类似于隔离间隔件308的介电材料(例如(例如)氧化硅、旋涂玻璃、氮化硅、碳化硅、硅氮化碳、氮氧化硅、FSG、低k介电材料、其它适合绝缘材料及/或其组合)制成。在示范性实施例中，间隙填充结构402可通过以下而形成：在暴露表面上方且在开口中毯覆式沉积间隙填充材料；及执行平坦化程序以去除形成于硬掩模306及晶种层结构310的顶表面上方的过量间隙填充材料使得经部分制造半导体结构400的顶表面共面。示范性平坦化程序可包含CMP程序。可通过CVD、PECVD、PVD、ALD、其它适合程序及/或其组合沉积间隙填充结构402。用于间隙填充结构402的其它制造技术是可行的。间隙填充结构402可包含多层结构，例如(例如)具有一或多个衬层的结构。也可通过使用多步骤沉积及过程沉积增强间隙填充层以消除间隔件材料中的空隙及接缝来形成间隙填充结构402。
在形成间隙填充结构402之后，回蚀刻晶种层结构310以形成晶种层结构410。可通过任何适合蚀刻程序(例如，RIE程序、湿式蚀刻程序、其它适合程序及/或其组合)蚀刻晶种层结构310。在示范性实施例中，蚀刻程序可为非等向性蚀刻程序。在示范性实施例中，可通过控制蚀刻程序的蚀刻参数而使蚀刻选择性在晶种层材料与经部分制造半导体结构400的其它结构之间大体上不同。蚀刻程序可继续，直到达到经部分制造半导体结构400的标称厚度。在示范性实施例中，晶种层结构410的厚度可在约到约 (例如，到)的范围中。在示范性实施例中，晶种层结构410可具有约的厚度。晶种层结构410的厚度可由数个因素确定，包含(但不限于)厚度均匀性及对导电性的影响。例如，减小的晶种层厚度可影响晶种层厚度的均匀性，而较大厚度可影响随后形成的导电轨的整体导电性。
图5是根据本揭露的示范性实施例的在形成导电轨及层间介电填料之后的经部分制造半导体结构的等角视图。如图5中绘示，经部分制造半导体结构500包含衬底302、鳍状结构304、硬掩模306、介电间隔件308、间隙填充结构402、晶种层结构410、导电轨502及介电填料504。在示范性实施例中，介电间隔件308、间隙填充结构402及介电填料504可由相同材料形成。为了简洁的目的，将其组合并绘示为层间介电质(ILD)506(也称为介电区)。
如图5中绘示，导电轨502可形成于晶种层结构410上。在示范性实施例中，导电轨502可由任何金属材料或导电材料(例如钨、钴、铜、铝、其它适合材料及/或其组合)形成。在示范性实施例中，可使用上文列举的材料的金属合金形成导电轨502。导电轨502的顶表面可为大体上平滑表面。可使用晶种层结构410作为其中开始导电轨502的生长的晶种层形成导电轨502。例如，导电轨502可从晶种层结构410的顶表面开始形成，直到达成导电轨的标称厚度。在示范性实施例中，可使用适合程序(例如CVD、电镀、无电式电镀、其它适合程序及/或其组合)完成导电轨材料的生长。例如，可使用硅材料作为晶种层形成钨材料。导电轨502的高度可在finFET装置的栅极间距的约0.8到约1.2倍之间的范围中。在示范性实施例中，导电轨的宽度可在鳍状结构304的宽度的约0.8到约2.2倍的范围中。在示范性实施例中，导电轨之间距(即，邻近导电轨的中心之间的距离)可在鳍状结构304的鳍片间距的约0.8到约1.2倍的范围中。在示范性实施例中，各导电轨502可具有大体上类似宽度或高度。在示范性实施例中，宽度或高度可在各导电轨502之间不同。
在形成导电轨502之后，在导电轨502上方形成介电填料504且填充在间隙填充结构402内的开口。在示范性实施例中，可通过对结构执行介电填充材料的毯覆式沉积直到完全填充间隙填充结构402内的开口而形成介电填料504。随后执行平坦化程序以去除过量介电填充材料且平坦化介电填充材料直到介电填充材料的顶表面与硬掩模306共面。在平坦化程序之后，平坦化介电填充材料形成介电填料504。在示范性实施例中，可使用与介电间隔件308及间隙填充结构402相同的材料形成介电填料504。例如，可使用氧化硅、旋涂玻璃、氮化硅、碳化硅、硅氮化碳、氮氧化硅、FSG、低k介电材料、其它适合绝缘材料及/或其组合形成介电填料504。在一些情境中，可使用相同材料形成介电间隔件308、间隙填充结构402及介电填料504，如为了简洁起见绘示为ILD 506。
图6是根据本揭露的示范性实施例的在回蚀刻ILD层且在鳍片上方形成多晶硅栅极之后的经部分制造半导体结构的等角视图。经部分制造半导体结构600包含衬底302、鳍状结构304、硬掩模306、晶种层结构410、导电轨502、经部分蚀刻ILD 602及多晶硅栅极结构604。
在图6中绘示的示范性实施例中，均匀地蚀刻来自图5的经部分制造半导体结构500的ILD 506直到达成标称深度。蚀刻程序可为等向性蚀刻程序，其中ILD 506的经蚀刻厚度跨半导体结构均匀。在蚀刻程序之后，ILD 506形成经部分蚀刻ILD 602。在蚀刻程序之后，鳍状结构304的部分可从经部分蚀刻ILD 602的顶表面突出。所去除的ILD 506的量可取决于数个因素。首先，使用鳍状结构304的突出部分以在后续制造步骤中形成finFET装置的有源部分。例如，鳍状结构304的突出部分表示用于形成finFET装置的通道及源极/漏极区的鳍片的有源部分。因此，鳍状结构304的足够高度可在经部分蚀刻ILD 602的顶表面上方。第二，在蚀刻程序之后，导电轨502应保留在经部分蚀刻ILD 602下方而不被暴露。
在形成经部分蚀刻ILD 602之后，可在鳍状结构304的暴露表面(包含未由经部分蚀刻ILD 602覆盖的顶表面及侧壁表面)上形成多晶硅栅极结构604。在示范性实施例中，可在沉积多晶硅栅极材料之前图案化并去除硬掩模306的部分，使得多晶硅栅极结构604可直接形成于鳍状结构304的顶表面上。在示范性实施例中，去除硬掩模层包含使用蚀刻氮化硅的磷酸(H3PO4)执行湿式化学程序。可通过毯覆式沉积半导体材料且执行图案化及蚀刻程序而形成多晶硅栅极结构604。根据一些实施例，多晶硅栅极结构604可包含栅极介电层、栅极电极结构及/或一或多个额外层。在示范性实施例中，多晶硅栅极结构604使用多晶硅作为栅极电极结构。在示范性实施例中，多晶硅栅极结构604使用非晶硅作为栅极电极结构。在示范性实施例中，多晶硅栅极结构604可为例如在用于形成金属栅极结构的栅极替换程序中形成的牺牲栅极结构。在示范性实施例中，在多晶硅栅极结构604的顶表面上放置硬掩模(图6中未展示)。可使用硬掩模以例如通过蚀刻而图案化半导体材料以形成多晶硅栅极结构604。在示范性实施例中，硬掩模可由介电材料(例如氮化硅)制成。在示范性实施例中，多晶硅栅极间距(即，邻近多晶硅栅极结构604的中心之间的距离)可在约10nm到约300nm之间的范围中。
图7是根据本揭露的示范性实施例的在经部分蚀刻ILD中敞开沟槽以暴露导电轨的部分之后的经部分制造半导体结构的等角视图。经部分制造半导体结构700包含衬底302、鳍状结构304、硬掩模306、晶种层结构410、导电轨502、经部分蚀刻ILD 602、多晶硅栅极结构604及形成于经部分蚀刻ILD 602中的沟槽702。
在图7中绘示的示范性实施例中，沟槽702形成于邻近多晶硅栅极结构604之间及经部分蚀刻ILD 602中。沟槽702用于暴露形成于邻近多晶硅栅极结构604之间的导电轨502的一或多者的部分，使得后续结构(例如，源极/漏极接点及/或栅极接点)可与导电轨502形成直接电接触。待暴露的特定导电轨502取决于电路设计且可为导电轨502的一或多者。用于暴露选定导电轨502的工艺可包含图案化并去除形成于选定导电轨502上方的经部分蚀刻ILD 602的部分。在示范性实施例中，蚀刻由相对的邻近鳍状结构304及相对的邻近多晶硅栅极结构604包围的经部分蚀刻ILD 602的整个区以暴露下伏导电轨502。暴露上文描述的整个区最大化到导电轨502的接点区且因此提供最小化对导电轨502的接触电阻的益处。在示范性实施例中，仅暴露区的部分。例如，如图7中绘示般暴露导电轨502的导电轨区502A及502B。图案化且暴露区的一部分提供光刻对准的较大容许度的益处，这是因为其降低在发生未对准的情况中暴露经部分蚀刻ILD 602的非所要邻近区的可能性。在示范性实施例中，所暴露区取决于电路及装置需要及考量。图案化程序可包含：形成上覆于结构(例如，在多晶硅栅极结构上)的光阻剂层；将光阻剂暴露到图案；执行暴露后烘烤程序；及使光阻剂显影以形成包含光阻剂的掩模元件。归因于邻近多晶硅栅极结构604之间的小特征大小及间距，图案化光阻剂薄片可具有足够机械强度以悬置于邻近多晶硅栅极结构之间或作为凸缘悬垂在多晶硅栅极结构的边缘上方。在形成图案化光阻剂之后，可执行一或多个蚀刻程序以去除经暴露的经部分蚀刻ILD 602以暴露选定下伏导电轨502。
图8是根据本揭露的示范性实施例的在形成源极/漏极端子之后的经部分制造半导体结构的等角视图。经部分制造半导体结构800包含衬底302、鳍状结构304、晶种层结构410、导电轨502、经部分蚀刻ILD 602、多晶硅栅极结构604及外延源极/漏极端子802。
在图8中绘示的示范性实施例中，各finFET包含一对源极/漏极端子。源极及漏极端子可互换且形成于鳍状结构304中、上及/或周围。源极或漏极端子形成于多晶硅栅极结构的一个侧上。在示范性实施例中，邻近finFET装置共享共同源极/漏极端子。鳍状结构304的通道区下伏于各自多晶硅栅极结构604。一或多个外延源极/漏极端子802直接接触且电连接到暴露导电轨。例如，外延源极/漏极端子802的外延源极/漏极端子802A及802B分别连接到导电轨区502A及502B。虽然仅外延源极/漏极端子802A及802B在图8中被展示为经连接，但取决于设计及装置需要，其它源极/漏极端子也可经连接。由于导电轨形成于经部分蚀刻ILD 602内，因此其可电连接多个源极/漏极端子而不占用额外装置空间。
如图8中绘示，外延源极/漏极端子802可形成于从经部分蚀刻ILD 602的顶表面突出的鳍状结构304的有源鳍状结构上。在示范性实施例中，外延源极/漏极端子802可为通过在鳍片304的暴露表面上方生长外延层而形成的外延源极/漏极端子。在示范性实施例中，在外延源极/漏极端子802的形成之前从鳍状结构304的顶部去除硬掩模306。在示范性实施例中，使用外延材料(例如外延硅、外延硅锗(SiGe)、砷化镓、其它适合材料及/或其组合)形成鳍状结构304。在鳍状结构304的暴露表面上生长外延层可包含执行预清洁程序以去除鳍状结构304的表面上的原生氧化物。接着，执行外延程序以在鳍状结构304的暴露表面上生长外延层。在示范性实施例中，外延程序是在约400℃与约1000℃之间(例如，在400℃与1000℃之间)的温度下执行的SiGe外延程序。外延程序为仅在有源鳍状结构的暴露表面上生长外延层的选择性程序。外延程序可使用鳍状结构304的暴露表面作为晶种层且生长程序继续，直到已实现源极/漏极端子的标称大小及/或结构。也可在外延程序期间执行原位掺杂程序。在示范性实施例中，外延源极/漏极端子802为SiGe结构。在示范性实施例中，外延源极/漏极端子802可为硅结构。在示范性实施例中，外延源极/漏极端子802的厚度在约10nm与约20nm之间(例如，10nm与20nm之间)。在示范性实施例中，在外延程序期间，外延源极/漏极端子802掺杂有p型或n型掺杂剂。例如，在外延程序期间，外延源极/漏极端子802可掺杂有硼(B)。取决于各种因素(例如(例如)外延程序条件、有源鳍状结构的结晶定向及/或其它适合因素)，外延源极/漏极端子802也可采取不同形状。在示范性实施例中，使用外延材料的外延源极/漏极端子802的形状具有大体上菱形剖面。在示范性实施例中，外延源极/漏极端子802的顶表面可内凹到多晶硅栅极结构604的顶表面下方，如图8中绘示。在示范性实施例中，外延源极/漏极端子802的顶表面可与多晶硅栅极结构604的顶表面大体上共面。
图9是根据本揭露的示范性实施例的在形成浅沟槽隔离结构之后的经部分制造半导体结构的等角视图。经部分制造半导体结构900包含衬底302、鳍状结构304、晶种层结构410、导电轨502、经部分蚀刻ILD 602、多晶硅栅极结构604及浅沟槽隔离(STI)结构902。
如图9中绘示，STI结构902可沉积于上文参考图8描述的经部分制造半导体结构800的开口中。STI结构902可用于对随后形成的结构提供电隔离及机械支撑。可使用介电材料(例如(例如)氧化硅、旋涂玻璃、氮化硅、氮氧化硅、FSG、低k介电材料、其它适合绝缘材料及/或其组合)形成STI结构902。可通过以下各者形成STI结构902：沉积绝缘介电材料以填充开口，接着为平坦化程序(例如，CMP程序)。可通过CVD、PECVD、PVD、ALD、其它适合程序及/或其组合沉积STI结构902。STI结构902的其它制造技术可行。STI结构902可包含多层结构，例如(例如)具有一或多个衬层的结构。也可通过使用多步骤沉积及过程沉积增强间隙填充层以消除介电材料中的空隙及缝来形成STI结构902。在平坦化程序之后，多晶硅栅极结构604及STI结构902的顶表面共面。
图10是根据本揭露的示范性实施例的在栅极替换程序之后的经部分制造半导体结构的等角视图。经部分制造半导体结构1000包含衬底302、鳍状结构304、晶种层结构410、导电轨502、经部分蚀刻ILD 602、STI结构902及金属栅极结构1002。
如上文参考图6描述，虽然将多晶硅栅极结构604描述为使用多晶硅或非晶硅，但多晶硅栅极结构604可为例如在用于形成金属栅极结构的替换栅极程序中形成的牺牲栅极结构。例如，多晶硅栅极结构604可由金属栅极结构1002(也称为栅极区)替换，如图10中绘示。金属栅极结构1002可进一步包含(若干)阻障层、(若干)栅极介电层、(若干)工作功能层、(若干)填充金属层及/或用于金属栅极结构的其它适合材料。在示范性实施例中，金属栅极结构1002可包含封盖层、蚀刻停止层及/或其它适合材料。栅极替换程序可为其中不需要对准的自对准栅极替换程序。例如，栅极替换程序可通过透过蚀刻程序(例如(例如)干式蚀刻程序、湿式蚀刻程序、其它适合程序及/或其组合)去除多晶硅栅极结构604开始。多晶硅栅极结构604的去除在经部分制造半导体结构1000中留下开口。接着可在开口上方毯覆式沉积用于形成金属栅极结构1002的导电材料。接着可使用后续平坦化程序使得STI结构902及金属栅极结构1002的顶表面共面。在平坦化程序之后，经沉积金属栅极材料形成金属栅极结构1002。由于经沉积金属栅极材料形成于开口中而不需要对准，因此栅极替换程序为自对准程序。
图11是根据本揭露的示范性实施例的在形成金属源极/漏极接点之后的经部分制造半导体结构的等角视图。经部分制造半导体结构1100包含衬底302、鳍状结构304、晶种层结构410、导电轨502、经部分蚀刻ILD 602、金属栅极结构1002、经蚀刻STI结构1102及源极/漏极接点1104。
在图11中绘示的示范性实施例中，源极/漏极接点1104可为直接形成于外延源极/漏极端子802上且用于提供到外延源极/漏极端子802的电连接的金属接点。可使用图案化及蚀刻程序以在STI结构902中形成用于源极/漏极接点材料的沉积的开口。在示范性实施例中，可从相对的金属栅极结构1002之间去除STI材料以暴露下伏外延源极/漏极端子802。在示范性实施例中，所述STI材料可保持于邻近鳍状结构304之间以提供电隔离。通过图案化且蚀刻STI材料以暴露下伏外延源极/漏极端子802来形成经蚀刻STI结构1102。在示范性实施例中，通过使用ALD程序、CVD程序、PVD程序或其组合的毯覆式沉积形成源极/漏极接点1104。在示范性实施例中，外延源极/漏极接点1104可由金属(例如(例如)钴(Co)、钨(W)、铜(Cu)、镍(Ni)、钌(Ru)或其它适合材料)制成。在示范性实施例中，执行平坦化程序(例如，CMP程序)以去除形成于STI结构902及金属栅极结构1002的顶表面上方的源极/漏极接点1104的过量源极/漏极接点材料。可在平坦化程序之后形成源极/漏极接点1104，且源极/漏极接点1104、经蚀刻STI结构1102及金属栅极结构1002的顶表面共面。在示范性实施例中，源极/漏极接点1104可进一步包含阻障层以避免来自源极/漏极接点1104的材料扩散到经蚀刻STI结构1102中。
在示范性实施例中，形成源极/漏极接点1104可进一步包含在源极/漏极接点1104与外延源极/漏极端子802之间形成硅化物层。在示范性实施例中，执行蚀刻程序以使外延源极/漏极端子802的顶表面内凹以形成源极/漏极接点的平坦表面。在示范性实施例中，使外延源极/漏极端子802内凹增加源极/漏极接点1104与外延源极/漏极端子802之间的接点区，这可减小接触阻力。在示范性实施例中，通过硅化程序执行形成硅化物层，所述硅化程序包含：沉积金属层，从而引起金属与外延层或有源鳍状结构反应；及去除未反应金属层。在示范性实施例中，硅化物层可包含硅化钴(CoSix)、硅化镍(NiSix)、其它适合硅化物层及/或其组合。
在一些实施例中，形成于层间介电材料中的导电轨结构可用于提供finFET阵列的多个栅极结构之间的电连接。图12是根据本揭露的示范性实施例的在沉积金属栅极材料且形成源极/漏极接点之后的经部分制造半导体结构的等角视图。经部分制造半导体结构1200包含与图3到9中形成的结构类似的结构。例如，经部分制造半导体结构1200包含类似于图3到9中的其各自结构的衬底1202、鳍状结构1204、经部分去除晶种层结构1206、导电轨1208、经部分蚀刻ILD 1210及STI结构1214。在示范性实施例中，可在去除图9的多晶硅栅极结构604之后形成经部分制造半导体结构1300。在示范性实施例中，去除程序可为其中不需要图案化程序的自对准去除程序。例如，去除程序可使多晶硅栅极材料具有高于其它暴露结构的蚀刻选择性，因此不需要掩模材料来屏蔽其它暴露结构。在示范性实施例中，可覆盖除了多晶硅栅极结构之外的暴露结构以提供进一步保护而免受去除程序。
在去除程序(完全去除多晶硅栅极材料)之后，暴露下伏鳍状结构1204及经部分蚀刻ILD 1210，且导电轨1208保留在经部分蚀刻ILD 1210下方。所述操作可类似于如图6中描述的蚀刻程序。接着，在其中已去除多晶硅栅极材料的选择性开口中形成沟槽，且使用经形成沟槽以暴露一或多个导电轨1208的部分，使得后续结构(例如，栅极电极)可与一或多个导电轨1208形成直接电接触。在示范性实施例中，用于暴露选定导电轨1208的沟槽形成程序可类似于上文参考图7描述的沟槽形成程序。如图12中绘示，导电轨1208A及1208B的部分经暴露且直接连接到金属栅极结构1216。在示范性实施例中，导电材料的沉积及金属栅极结构1216的形成可类似于如上文参考图10描述的金属栅极结构1002的形成。在示范性实施例中，可使用其它形成程序。由于导电轨形成于ILD层内，因此其可电连接多个金属栅极结构而不占用额外装置空间。
在图12中绘示的示范性实施例中，类似于上文参考图11描述的形成源极/漏极接点1104，可使用图案化及蚀刻程序以在STI结构1214中形成用于源极/漏极接点材料的沉积的开口。接着，可直接在外延源极/漏极端子上形成源极/漏极接点1218以形成源极/漏极区。在示范性实施例中，可从相对的金属栅极结构1218之间去除STI材料的部分以暴露下伏外延源极/漏极端子。在示范性实施例中，STI材料保持于邻近鳍片之间以提供电隔离。
图13到15是根据本揭露的示范性实施例的将自对准通路结构及背侧电源网格与经部分制造半导体结构1200集成的经部分制造半导体结构的等角视图。(若干)相关领域的技术人员将认知，在不脱离本揭露的精神及范围的情况下，可将集成方案应用到半导体结构，例如经部分制造半导体结构1100以提供一些实例。
图13是根据本揭露的示范性实施例的在沉积(若干)金属栅极材料且形成源极/漏极接点之后的包含BEOL金属导线与自对准通路的经部分制造半导体结构的等角视图。经部分制造半导体结构1300包含如在图12中描述的衬底1202、鳍状结构1204、经部分去除晶种层结构1206、导电轨1208、经部分蚀刻ILD 1210、STI结构1214、金属栅极结构1216及源极/漏极接点1218，且进一步包含介电层结构1320、各在第一方向上延伸的金属导线1324、形成于金属导线1324上的介电层1326、各在不同于第一方向的第二方向上延伸的金属导线1328及介电层结构1330。
在图13中绘示的示范性实施例中，介电层结构1320形成于STI结构1214、金属栅极结构1216及源极/漏极接点1218上。可通过蚀刻介电层结构1320以产生第一沟槽且将(若干)导电材料沉积到第一沟槽中而形成金属导线1324，且可在金属导线1324上方沉积介电层1326以填充第一沟槽。接着，可在介电层结构1320及介电层1326上形成介电层结构1330。
通过蚀刻介电层结构1330以产生第二沟槽(其暴露介电层结构1320的一部分及介电层1326的一部分)且蚀刻介电层1326的暴露部分以暴露金属导线1324，可产生并布置导电贯穿通路V1以在将(若干)导电材料填充到第二沟槽之后将金属导线1324与金属导线1328电连接。在本实施例中，可基于介电层结构1320与介电层1326之间的蚀刻选择性的差异而产生导电贯穿通路V1(也称为自对准通路)。通过实例但非限制，在于介电层结构1330中产生第二沟槽以暴露介电层结构1320的部分及介电层1326的部分之后，可选择性地蚀刻介电层1326的暴露部分以暴露金属导线1324的一部分，而将不蚀刻介电层结构1320的暴露部分。因此，所得通路在金属导线1324的暴露部分上产生且与金属导线1324的暴露部分对准。在将(若干)导电材料填充到第二沟槽之后，相应地形成导电贯穿通路V1及连接到导电贯穿通路V1的对应金属导线1328。在一些实施例中，以类似方式形成导电贯穿通路V2及对应金属导线1328。
因而，包含源极/漏极接点1218的源极/漏极区可透过导电贯穿通路V0及V1而电连接到金属导线1328。在一些实施例中，可在金属导线1324与包含金属栅极结构1216的栅极区之间产生导电贯穿通路，使得栅极区可透过形成于金属导线1324与栅极区之间的导电贯穿通路及导电贯穿通路V1而电连接到金属导线1328。
图14是根据本揭露的示范性实施例的在形成BEOL金属导线与自对准通路之后的经部分制造半导体结构的等角视图。经部分制造半导体结构1400与经部分制造半导体结构1300之间的差异为经部分制造半导体结构1400包含导电结构1404，所述导电结构1404可包含穿透衬底1402的(若干)导电贯穿衬底通路(例如贯穿硅通路(TSV))及/或沟槽型贯穿衬底通路(例如，贯穿硅沟槽(TST))。在一些实施例中，可通过从衬底1402的背侧蚀刻衬底1402以产生(若干)开口以暴露一或多个导电轨1208，且将(若干)导电材料填充到(若干)开口中而形成导电结构1404。在一些实施例中，经暴露的一或多个导电轨1208可接触(若干)源极/漏极区及/或(若干)栅极区。
通过实例但非限制，首先，在衬底1402的背侧上形成光阻剂。使用光掩模暴露光阻剂的部分。接着，取决于是否使用负或正光阻剂，去除光阻剂的暴露或未暴露部分以暴露衬底1402的部分。接着，执行蚀刻程序以去除衬底1402的暴露部分。在一些实施例中，蚀刻程序包含使用氟碳气体(例如CF4、CHF3、C3F8)、其它适合蚀刻气体及/或其组合的RIE程序，但本揭露不限于此。从背侧蚀刻衬底1402的暴露部分以暴露一或多个导电轨1208。此后，去除剩余光阻剂。在一些实施例中，使用等离子体灰化或湿带程序以去除剩余光阻剂。在一些实施例中，在等离子体灰化程序之后在硫酸(H2SO4)溶液中湿浸以清洁衬底1402的背侧且去除剩余光阻剂。
在去除剩余光阻剂之后，从衬底1402的背侧形成具有(若干)开口的(若干)深度沟槽结构或(若干)深度通路结构以暴露衬底1402的前侧上的一或多个导电轨1208。接着，将(若干)导电材料(例如Cu、Al、Ti、Ta、W、Nb、Mo、TiNiC、TaN、Ti/W或Ti/TiN)、任何其它已知导电或半导电材料或其组合填充到(若干)开口中以形成导电结构1404。由于(若干)深度沟槽/通路结构的(若干)开口具有暴露到衬底1402的前侧的足够剖面区，因此容易使(若干)经填充导电材料耦合到一或多个导电轨1208。
在一些实施例中，可通过对衬底1402及导电结构1404的底表面执行适合平坦化程序而使这些结构的底表面大体上共面。平坦化程序可为(例如)CMP程序。另外或替代地，衬底1402的厚度可小于图13中展示的衬底1302的厚度。在一些实施例中，可使用研磨程序(例如CMP程序或其它适合程序)研磨图13中展示的衬底1302以在形成导电结构1404之前形成衬底1402。在这些实施例中，在研磨衬底1402以减小其厚度之后，从背侧蚀刻经研磨衬底1402以产生(若干)开口以暴露一或多个导电轨1208。
图15是根据本揭露的示范性实施例的在集成背侧电源网格之后的经部分制造半导体结构的等角视图。经部分制造半导体结构1500与经部分制造半导体结构1400之间的差异为经部分制造半导体结构1500包含金属垫1522、电源网格导体1524及隔离结构1526。各金属垫1522可位于衬底1402与对应电源网格导体1524之间以提供电源网格导体1524与衬底1402中的导电结构1404之间的电连接。在一些实施例中，金属垫1522以及电源网格导体1524可为电源网格的一部分。在一些实施例中，可将电源网格导体1524直接连接到导电结构1404。
可使用光刻及蚀刻程序形成金属垫1522。例如，在形成导电结构1404之后，可在衬底1402的背侧上方形成光阻剂。使用光掩模暴露光阻剂的部分。接着，取决于是否使用负或正光阻剂，去除光阻剂的暴露或未暴露部分以产生暴露到导电结构1404的(若干)开口。接着，将(若干)导电材料(例如Cu、Al、Ti、Ta、W、Nb、Mo、TiNiC、TaN、Ti/W或Ti/TiN)、任何其它已知导电或半导电材料或其组合填充到(若干)开口中以形成金属垫1522。此后，去除剩余光阻剂。在一些实施例中，使用等离子体灰化或湿带程序以去除剩余光阻剂。在一些实施例中，在等离子体灰化程序之后在硫酸(H2SO4)溶液中湿浸以清洁衬底1402的背侧且去除剩余光阻剂。
应注意，电源网格导体1524的结构仅为了阐释性目的，且不旨在限制本揭露的范围。在一些实施例中，根据设计要求，可在不同方向上布置电源网格导体1524。例如，电源网格导体1524的结构可包含平行电源轨结构以减少IR(电压)下降，其中电源网格导体1524的一者(例如，下电源网格导体)可与电源网格导体1524的另一者(例如，放置于下电源网格导体上方的上电源网格导体)平行放置。
通过将穿透半导体衬底的导电结构及位于半导体结构的前侧上的介电区内的导电轨结构集成到半导体芯片(或集成电路)中，可在半导体衬底的背侧上放置一或多个电源网格以透过导电结构(例如，TSV及/或TST)及导电轨结构对前侧上的电路元件提供电力。换句话说，由于导电轨结构可用于单元内连接(例如(若干)栅极区、(若干)漏极区及(若干)源极区的至少两个导电区之间的电连接)，因此前侧上的电路元件可由一或多个背侧电源网格而非前侧电源线供电，因此节约前侧上的路由资源。例如，可在其它应用中使用原始地用作前侧电源线的一或多个金属导线。另外，由于导电轨结构可用于单元内连接，因此导电结构不需要深到接触前侧上的导电区，且导电区不需要具有用于连接导电结构的凸部形状。
通过在第一侧上进一步集成用于连接BEOL金属导线的自对准通路结构，上金属导线/层可与下金属导线/层自对准以减少半导体装置/芯片(或集成电路)的前侧上的未对准及介电崩溃(例如时间相依介电崩溃(TDDB))。导电轨及导电结构的互连网络可减少相对于形成一或多个集成电路所需的面积的区且还节约在半导体芯片的前侧上使用的路由资源的量。
图16是根据本揭露的示范性实施例的用于形成非平面半导体装置的示范性方法的流程图。可执行在方法1600中的其它操作且可以不同顺序执行及/或变动方法1600的操作。
在操作1602处，形成鳍状结构且其从非平面半导体装置的衬底的前侧突出。例如，如图3中描述，形成鳍状结构304且其从衬底302的前侧突出。
在操作1604处，在衬底的前侧上形成介电区，其中所述介电区包括埋藏在介电区内且平行于鳍状结构的导电轨。例如，如图5中描述，ILD 506形成于衬底302上，且一或多个导电轨502埋藏于ILD 506内且平行于鳍状结构304。
在操作1606处，在介电区中形成第一开口以暴露导电轨。例如，如图7中描述，沟槽702形成于经部分蚀刻ILD 602中以暴露形成于邻近多晶硅栅极结构604之间的导电轨502的一或多者的部分。在另一实例中，如图12中描述，沟槽形成于经部分蚀刻ILD 1210中以暴露导电轨1208(例如导电轨1208A及1208B)的一或多者的部分。
在操作1608处，在介电区上形成多个导电区，其中所述多个导电区的第一导电区透过第一开口而接触导电轨。例如，如图7及8中描述，外延源极/漏极端子802形成于经部分蚀刻ILD 602上，且外延源极/漏极端子802的外延源极/漏极端子802A及802B分别连接到导电轨区502A及502B。在另一实例中，如图12中描述，栅极结构1216形成于经部分蚀刻ILD1210上，且经布置以分别连接到导电轨1208A及1208B。
在操作1610处，从衬底的背侧蚀刻所述衬底以形成第二开口以暴露导电轨。例如，如图14中描述，从背侧蚀刻衬底1402以暴露一或多个导电轨1208。在一些实施例中，在从背侧蚀刻衬底1402之前，可(例如，通过晶片研磨)减小衬底1402的厚度以促进蚀刻程序。
在操作1612处，将第一导电材料填充到第二开口中以在衬底中形成贯穿衬底通路。例如，如图14中描述，将(若干)导电材料填充到(若干)开口中以形成穿透衬底1402的贯穿衬底通路。
在一些实施例中，在于衬底中形成一或多个贯穿衬底通路之后，可将电源网格导体连接到衬底的背侧以将背侧电源方案集成到非平面半导体装置。另外或替代地，可将金属垫形成到衬底的背侧上以将电源网格导体电连接到贯穿衬底通路。例如，如图15中描述，电源网格的一或多个电源网格导体1524可连接到导电结构1404(例如，TSV及/或TST)。在一些实施例中，由于导电结构1404(例如，TSV及/或TST)可电连接到一或多个导电轨1208(其电连接到一或多个导电区(例如，源极、栅极、及/或漏极区))，因此一或多个电源网格导体1524可电连接到衬底1402的前侧上的一或多个导电区。
在一些实施例中，方法1600可包含用于在衬底的前侧上形成金属导线与自对准通路的(若干)操作，例如以下操作：在多个导电区上形成介电层，所述介电层包含在第一方向上延伸的第一金属导线，所述第一金属导线埋藏于介电层内且电连接到多个导电区的一者；在介电层中形成沟槽以暴露第一金属导线，所述沟槽在不同于第一方向的第二方向上延伸；及将第二导电材料沉积到沟槽中以形成导电贯穿通路及第二金属导线，其中第一金属导线透过导电贯穿通路而电连接到第二金属导线。
例如，如图13中描述，介电层(包含介电层结构1320及介电层1326)可形成于金属栅极结构1216及源极/漏极接点1218(多个导电区)上，其中一或多个金属导线1324埋藏于介电层内且在第一方向上延伸。一或多个金属导线1324可电连接到(若干)导电区。在图13中绘示的示范性实施例中，金属导线1324可透过导电贯穿通路V0电连接到包含金属栅极结构1216的栅极区。接着，可在介电层中形成沟槽以暴露金属导线1324，其中沟槽在不同于第一方向的第二方向上延伸，使得金属导线1324及介电层结构1320暴露。可将(若干)导电结构沉积到沟槽中以形成导电贯穿通路及金属导线，其中金属导线1324透过导电贯穿通路而电连接到经形成金属导线。例如，在图13中绘示的示范性实施例中，一个金属导线1324透过导电贯穿通路V1而电连接到一个金属导线1328，且另一金属导线1324可透过导电贯穿通路V2而电连接到另一金属导线1328。
本文中描述的一些实施例可包含一种半导体装置，其包含衬底、介电区、多个导电区、第一导电轨及导电结构。所述介电区位于所述衬底上。所述多个导电区位于所述介电区上。所述第一导电轨位于所述介电区内，且电连接到所述多个导电区的第一导电区。所述导电结构经布置以穿透所述衬底且形成于所述第一导电轨下方。所述导电结构电连接到所述第一导电轨。
本文中描述的一些实施例可包含一种集成电路，其包含衬底、介电区、第一鳍式场效晶体管、导电轨及导电结构。所述介电区位于所述衬底上。所述第一鳍式场效晶体管包含位于所述介电区上的第一源极区、第一栅极区及第一漏极区。所述导电轨位于所述介电区内，且电连接到选自所述第一源极区、所述第一栅极区及所述第一漏极区当中的第一端子区。所述导电结构经布置以穿透所述衬底且形成于所述导电轨下方。所述导电结构电连接到所述导电轨。
本文中描述的一些实施例可包含一种用于形成非平面半导体装置的方法，其包含：形成从所述非平面半导体装置的衬底的前侧突出的鳍状结构；及在所述衬底的所述前侧上形成介电区。所述介电区包括埋藏在所述介电区内且平行于所述鳍状结构的导电轨。所述方法可进一步包含：在所述介电区中形成第一开口以暴露所述导电轨；在所述介电区上形成多个导电区，其中所述多个导电区的一者透过所述第一开口而接触所述导电轨。所述方法可进一步包含：从所述衬底的背侧蚀刻所述衬底以形成第二开口以暴露所述导电轨；及将第一导电材料填充到所述第二开口中以在所述衬底中形成贯穿衬底通路。
上文概述若干实施例的特征，使得本领域技术人员可较佳理解本揭露的方面。本领域技术人员应了解，其可容易使用本揭露作为用于设计或修改用于实行相同目的及/或达成本文中介绍的实施例的相同优点的其它程序及结构的基础。本领域技术人员还应意识到这些等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本揭露的精神及范围。
符号说明
100 半导体装置
101 衬底结构层
102 衬底
102.1 衬底
102.2 衬底
102.3 衬底
103 晶体管结构层
104 鳍状结构
104.3 鳍状结构
105 背侧结构层
105.1 导电区
105.2 导电区
106 源极区
106.3 源极区
106.4 源极区
107 导电互连结构层
108 栅极区
108.3 栅极区
108.4 栅极区
110 漏极区
110.3 漏极区
110.4 漏极区
112 介电区
112.1 介电区
112.2 介电区
112.3 介电区
114 导电轨
114.1 导电轨
114.2 导电轨
114.3 导电轨
116 导电轨
116.3 导电轨
118 导电结构
118.1 导电结构
118.2 导电结构
118.3 导电结构
120 介电区/隔离区
122 导体
122.3 导体
122.4 导体
124 金属导线
125 介电层
126 金属导线
127 介电层
128 金属导线
130 介电层
132 导电贯穿通路
134 导电贯穿通路
200 集成电路
201 集成电路
202 鳍式场效晶体管(finFET)
203.1.1-203.m.n 鳍式场效晶体管(finFET)
204 鳍式场效晶体管(finFET)
211 衬底结构层
213 晶体管结构层
214.1-214.a 导电轨
215 背侧结构层
218.1-218.b 导电结构
222.1-222.b 导体
221 衬底结构层
223 晶体管结构层
225 背侧结构层
300 经部分制造半导体结构
302 衬底
304 鳍状结构
306 硬掩模
308 介电间隔件
310 晶种层结构
400 经部分制造半导体结构
402 间隙填充结构
410 晶种层结构
500 经部分制造半导体结构
502 导电轨
502A 导电轨区
502B 导电轨区
504 介电填料
506 层间介电质(ILD)
600 经部分制造半导体结构
602 经部分蚀刻层间介电质(ILD)
604 多晶硅栅极结构
700 经部分制造半导体结构
702 沟槽
800 经部分制造半导体结构
802 外延源极/漏极端子
802A 外延源极/漏极端子
802B 外延源极/漏极端子
900 经部分制造半导体结构
902 浅沟槽隔离(STI)结构
1000 经部分制造半导体结构
1002 金属栅极结构
1100 经部分制造半导体结构
1102 经蚀刻浅沟槽隔离(STI)结构
1104 源极/漏极接点
1200 经部分制造半导体结构
1202 衬底
1204 鳍状结构
1206 经部分去除晶种层结构
1208 导电轨
1208A 导电轨
1208B 导电轨
1210 经部分蚀刻层间介电质(ILD)
1214 浅沟槽隔离(STI)结构
1216 金属栅极结构
1218 源极/漏极接点
1300 经部分制造半导体结构
1320 介电层结构
1324 金属导线
1326 介电层
1328 金属导线
1330 介电层结构
1400 经部分制造半导体结构
1402 衬底
1404 导电结构
1500 经部分制造半导体结构
1522 金属垫
1524 电源网格导体
1526 隔离结构
1600 方法
1602 操作
1604 操作
1606 操作
1608 操作
1610 操作
1612 操作
H1 高度
H2 高度
V0 导电贯穿通路
V1 导电贯穿通路
V2 导电贯穿通路

Claims (1)

1.一种半导体装置，其包括：
衬底；
介电区，其位于所述衬底上；
多个导电区，其位于所述介电区上；
第一导电轨，其位于所述介电区内，所述第一导电轨电连接到所述多个导电区的第一导电区；及
导电结构，其穿透所述衬底且形成于所述第一导电轨下方，所述导电结构电连接到所述第一导电轨。
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