CN114823508A - 集成芯片及其形成方法 - Google Patents

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刘冠良
程仲良
陈升照
林勇志
蔡嘉雄
赵皇麟
林斌彦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种集成芯片,包含布置在衬底上方的第一晶体管和第二晶体管。第一晶体管包含在第一源极/漏极区与第二源极/漏极区之间延伸的多个第一沟道结构。第一栅极电极布置在第一沟道结构之间，且第一保护层布置在第一沟道结构中的最顶部第一沟道结构上方。第二晶体管包含在第二源极/漏极区与第三源极/漏极区之间延伸的多个第二沟道结构。第二栅极电极布置在第二沟道结构之间，且第二保护层布置在第二沟道结构中的最顶部第二沟道结构上方。集成芯片更包含布置在衬底与第一沟道结构和第二沟道结构之间的第一内连线结构以及耦合到第二源极/漏极区且布置在第一栅极电极和第二栅极电极上方的接触插塞结构。

Description

集成芯片及其形成方法
技术领域
本发明实施例涉及一种集成芯片及其形成方法。
背景技术
随着技术快速发展，工程师致力于使器件更小又更复杂，以改进和开发更高效、更可靠且具有更多功能的电子器件。实现这些目标的一种方式是通过改进晶体管的设计，因为电子器件包括一起执行器件功能的大量晶体管。总体电子器件性能可得益于例如在水平和竖直方向上更小、消耗更少电力且具有更快开关速度的晶体管。
发明内容
本发明实施例提供一种集成芯片，包括：第一晶体管、第二晶体管、第一内连线结构以及接触插塞结构。第一晶体管布置在衬底上方且包括：多个第一沟道结构在第一源极/漏极区与第二源极/漏极区之间延伸，第一栅极电极布置在所述第一沟道结构之间，以及第一保护层布置在所述第一沟道结构中的最顶部第一沟道结构上方。第二晶体管布置在所述衬底上方、所述第一晶体管旁边，且包括：多个第二沟道结构在所述第二源极/漏极区与第三源极/漏极区之间延伸，第二栅极电极布置在所述第二沟道结构之间，以及第二保护层布置在所述第二沟道结构中的最顶部第二沟道结构上方。第一内连线结构耦合到所述第一栅极电极和所述第二栅极电极且布置在所述衬底与所述第一沟道结构和所述第二沟道结构之间。接触插塞结构耦合到所述第二源极/漏极区且布置在所述第一栅极电极和所述第二栅极电极上方。
本发明实施例提供一种集成芯片，包括：第一内连线结构，位于衬底上方；第一沟道结构，布置在所述第一内连线结构上方且耦合到所述第一内连线结构；第二沟道结构，布置在所述第一内连线结构上方且耦合到所述第一内连线结构；源极/漏极区，布置在所述第一沟道结构与所述第二沟道结构之间；第一保护层和第二保护层，分别布置在所述第一沟道结构和所述第二沟道结构上方；接触插塞结构，布置在所述源极/漏极区上方且耦合到所述源极/漏极区；以及存储器结构，布置在所述接触插塞结构上方且耦合到所述接触插塞结构。
本发明实施例提供一种集成芯片的形成方法，包括：在第一衬底上方形成第一保护层且在所述第一衬底上方形成第二保护层；形成布置在所述第一保护层上方的第一纳米片场效应晶体管(NSFET)且所述第一纳米片场效应晶体管包括第一纳米片沟道结构、第一源极/漏极区、第二源极/漏极区以及第一栅极电极；在所述第二保护层上方形成第二纳米片场效应晶体管，且所述第二纳米片场效应晶体管包括第二纳米片沟道结构、所述第二源极/漏极区、第三源极/漏极区以及第二栅极电极；在所述第一纳米片场效应晶体管和所述第二纳米片场效应晶体管上方形成第一内连线结构，其中所述第一内连线结构包括嵌入在内连线介电结构中的内连线导线和内连线通孔；在所述第一内连线结构上方形成接合层；将载体衬底接合到所述接合层；翻转所述第一衬底以图案化所述第一衬底的背侧；完全去除所述第一衬底以暴露所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区以及所述第一保护层和所述第二保护层；在所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区以及所述第一保护层和所述第二保护层上方形成介电层；形成接触插塞结构，以延伸穿过所述介电层且耦合到布置在所述第一纳米片场效应晶体管与所述第二纳米片场效应晶体管之间的所述第二源极/漏极区；在所述接触插塞结构上方形成存储器结构，且所述存储器结构耦合到所述接触插塞结构；以及在所述存储器结构上方形成第二内连线结构，且所述第二内连线结构耦合到所述存储器结构。
附图说明
当结合随附图式阅读时，根据以下详细描述最佳地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，出于论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出集成芯片的一些实施例的横截面图，所述集成芯片具有布置在纳米片场效应晶体管(nanosheet field effect transistor；NSFET)下方的第一内连线结构和布置在NSFET上方且使用接触插塞结构耦合到NSFET的存储器结构。
图2A示出集成芯片的一些其它实施例的横截面图，所述集成芯片具有布置在NSFET下方的第一内连线结构、布置在NSFET上方的存储器结构、布置在存储器结构上方的第二内连线结构以及将第一内连线结构耦合到第二内连线结构的接触通孔。
图2B示出图2A的一些替代实施例的横截面图，其中代替NSFET的鳍式场效应晶体管(fin field effect transistor；finFET)布置在存储器结构与第一内连线结构之间。
图3至图23示出在NSFET的第一侧上形成第一内连线结构且在NSFET的第二侧上形成存储器结构的方法的一些实施例的横截面图。
图24示出图3至图23中所示出的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述组件和布置的具体实例来简化本公开。当然，这些组件和布置仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。这种重复是出于简单和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，本文中可使用例如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”等空间相对术语来描述如图式中所示出的一个元件或特征相对于另一(些)元件或特征的关系。除图式中所描绘的定向之外，空间相对术语意图涵盖器件在使用或操作时的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)且本文中所使用的空间相对描述词可同样相应地进行解译。
在一些实施例中，集成电路可包括布置在同一衬底上方的多个晶体管器件。在一些配置中，内连线结构可布置在同一衬底的前侧上的一个或多个晶体管器件上方。内连线结构可包括嵌入在内连线介电结构中的内连线导线和内连线通孔的网络。内连线导线和内连线通孔可电耦合到多个晶体管器件中的一个或多个。
在包括存储器器件的集成电路中，存储器结构(例如，磁阻随机存取存储单元、金属-绝缘体-金属存储单元、铁电随机存取存储单元、相变随机存取存储单元、电阻随机存取存储单元等)可布置在内连线结构内且耦合到多个晶体管器件中的至少一个。然而，由于用以防止信号干扰的物理和/或电气限制，例如，存储器结构可常规地布置在内连线导线5与内连线导线6之间。因为如此多的内连线导线和内连线通孔布置在存储器结构与一个或多个晶体管之间，所以集成电路的高度增加，这减小了器件密度且使得在存储器结构与一个或多个晶体管之间行进的信号的距离可能是低效的。
本公开的各种实施例是针对包括第一晶体管和第二晶体管的集成芯片，所述第一晶体管和所述第二晶体管由第二源极/漏极区间隔开且布置在载体衬底上方。在一些实施例中，第一晶体管和第二晶体管可为纳米片场效应晶体管(NSFET)、鳍式场效应晶体管(finFET)或一些其它类型的晶体管。第一内连线结构布置在载体衬底与第一晶体管和第二晶体管之间。接触插塞结构直接布置在第二源极/漏极区上方并电耦合到第二源极/漏极区，且存储器结构直接布置在接触插塞结构上方并电耦合到接触插塞结构。在一些实施例中，第二内连线结构可直接布置在存储器结构上方且耦合到存储器结构。
因此，在本公开的各种实施例中，利用第一晶体管和第二晶体管的前侧和背侧来减小在竖直方向上的第一内连线结构和/或第二内连线结构尺寸以增加器件密度。此外，接触插塞结构直接布置在第一晶体管和/或第二晶体管与存储器结构之间，由此减小在第一晶体管和/或第二晶体管与存储器结构之间行进的信号的距离以增加集成芯片的可靠性。
图1示出集成芯片的一些实施例的横截面图100，所述集成芯片包括布置在纳米片场效应晶体管(NSFET)上方的存储器结构和布置在NSFET下方的第一内连线结构。
横截面图100的集成芯片包含布置在载体衬底102上方的第一内连线结构107。在一些实施例中，第一内连线结构107通过第一接合层104和第二接合层106接合到载体衬底102。第一内连线结构107可包括布置在内连线介电层112和内连线刻蚀终止层114内的内连线导线110和内连线通孔108。在一些实施例中，从图1的横截面图100的角度看，其中第一内连线结构107布置在载体衬底102上方，第一内连线结构107的内连线通孔108可各自具有比其底部表面更窄的上部表面。
在一些实施例中，第一纳米片场效应晶体管(NSFET)118布置在第一内连线结构107上方，且第二NSFET 120布置在第一内连线结构107上方和第一NSFET 118旁边。在一些实施例中，第一NSFET和第二NSFET各自包括具有纳米片沟道结构122的沟道结构121和布置在纳米片沟道结构122之间的栅极电极124。栅极电极124包括直接布置在纳米片沟道结构122之间的多个部分和布置在纳米片沟道结构122中的最底部纳米片沟道结构122下方且耦合到第一内连线结构107的内连线通孔108中的一个的一部分。在一些实施例中，内部间隔结构128包围直接布置在纳米片沟道结构122之间的栅极电极124的多个部分的外部侧壁。此外，在一些实施例中，第一栅极侧壁结构132布置在直接布置在纳米片沟道结构122中的最底部纳米片沟道结构122与第一内连线结构107之间的栅极电极124的一部分的外部侧壁上，且第二栅极侧壁结构130直接布置在第一栅极侧壁结构132的外部侧壁上。此外，在一些实施例中，第一栅极侧壁结构132和第二栅极侧壁结构130布置在栅极介电层116内且由栅极介电层116横向包围。
在一些实施例中，第一NSFET 118包括第一源极/漏极区126a和第二源极/漏极区126b，其中第一NSFET 118的纳米片沟道结构122在第一源极/漏极区126a与第二源极/漏极区126b之间延伸。在一些实施例中，第二NSFET120包括第二源极/漏极区126b和第三源极/漏极区126c，其中第二NSFET 120的纳米片沟道结构122在第二源极/漏极区126b与第三源极/漏极区126c之间延伸。因此，在一些实施例中，第一NSFET 118和第二NSFET 120共用第二源极/漏极区126b。此外，在一些实施例中，第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c通过栅极介电层116与第一内连线结构107间隔开。
在一些实施例中，第一NSFET 118和第二NSFET 120分别包括布置在纳米片沟道结构122中的最顶部纳米片沟道结构122上方的保护层134。在此类实施例中，保护层134可居中于纳米片沟道结构122中的最顶部纳米片沟道结构122上方且包括与纳米片沟道结构122中的最顶部纳米片沟道结构122大体上相同的宽度。在一些实施例中，保护层134可包括例如介电材料，例如氮化硅、氮氧化硅、碳化硅、碳化硅氮或一些其它合适的介电材料。因此，在一些实施例中，纳米片沟道结构122中的最顶部纳米片沟道结构122具有直接接触栅极电极124的底部表面和直接接触保护层134的顶部表面。
在一些实施例中，图1的集成芯片更包括布置在第一NSFET 118和第二NSFET 120上方的接触介电层140和延伸穿过接触介电层140且直接接触第二源极/漏极区126b的接触插塞结构138。因此，在一些实施例中，接触插塞结构138电耦合到第一NSFET 118和第二NSFET 120。此外，在一些实施例中，接触插塞结构138直接上覆于第一NSFET 118和第二NSFET 120的保护层134，且还延伸在第一NSFET 118和第二NSFET 120的保护层134下方。在一些实施例中，接触插塞结构138还直接布置在第一NSFET 118和第二NSFET 120的纳米片沟道结构122中的最顶部纳米片沟道结构122之间。在一些实施例中，势垒结构136直接布置在接触插塞结构138与第一NSFET 118和第二NSFET 120的纳米片沟道结构122中的最顶部纳米片沟道结构122之间，以在接触插塞结构138的形成期间为第一NSFET 118和第二NSFET120的纳米片沟道结构122中的最顶部纳米片沟道结构122提供保护。类似地，在一些实施例中，保护层134在接触插塞结构138的形成期间为纳米片沟道结构122提供保护。在一些实施例中，接触插塞结构138包括导电材料，例如，钨、钌、钴或具有低电阻率的一些其它导电材料。在一些实施例中，接触插塞结构138具有在存储器结构142与第二源极/漏极区126b之间延伸的第一高度h1。在一些实施例中，第一高度h1可在例如约10纳米与约300纳米之间的范围内。
在一些实施例中，存储器结构142直接布置在接触插塞结构138上方，使得接触插塞结构138将存储器结构142电耦合到第一NSFET 118和第二NSFET 120。在一些实施例中，存储器结构142可包括布置在接触插塞结构138上方的底部电极144、布置在底部电极144上方的顶部电极148以及布置在底部电极144与顶部电极148之间的存储器存储结构146。在一些实施例中，存储器结构142可包括磁阻随机存取存储单元、金属-绝缘体-金属存储单元、铁电随机存取存储单元、相变随机存取存储单元、电阻随机存取存储单元或一些其它存储器器件。在一些实施例中，存储器结构142由布置在接触介电层140上方的存储器介电结构143包围。
在一些实施例中，第二内连线结构150可布置在存储器结构142上方且耦合到存储器结构142。在此类实施例中，第二内连线结构150可包括嵌入在内连线介电层112和内连线刻蚀终止层114中的内连线导线110和内连线通孔108。在一些实施例中，从图1的横截面图100的角度看，其中第二内连线结构150布置在存储器结构142和载体衬底102上方，第二内连线结构150的内连线通孔108可各自具有比其底部表面更宽的上部表面。
因此，在一些实施例中，存储器结构142布置在第一NSFET 118和第二NSFET 120上方，且第一内连线结构107布置在第一NSFET 118和第二NSFET 120下方，使得第一NSFET118和第二NSFET 120的两侧都被利用到，由此减小图1中的总体集成芯片的高度。此外，在一些实施例中，接触插塞结构138直接布置在存储器结构1472与第一NSFET 118和第二NSFET 120之间以减小用于在第一NSFET 118和/或第二NSFET 120与存储器结构142之间行进的信号(例如，电流、电压)的距离，由此增加集成芯片的信号行进效率和总体可靠性。
图2A示出集成芯片的一些实施例的横截面图200A，所述集成芯片包括布置在NSFET上方的存储器结构和布置在NSFET下方的第一内连线结构。
如图2A的横截面图200A中所绘示，在一些实施例中，图2A的存储器结构142可对应于磁阻随机存取存储(magnetoresistive random-access memory；MRAM)单元或器件。在此类实施例中，磁性隧道结(magnetic tunnel junction；MTJ)堆叠202可布置在顶部电极148与底部电极144之间。在一些实施例中，MTJ堆叠202可包括布置在底部磁性层204与顶部磁性层206之间的薄绝缘层208。可使用MTJ堆叠202的磁性定向将数据存储在MTJ堆叠202中。在一些实施例中，第一MRAM侧壁结构210可布置在存储器结构142的外部侧壁上，且第二MRAM侧壁结构212可布置在第一MRAM侧壁结构210的外部侧壁上和/或存储器结构142的外部侧壁上。
在一些实施例中，硅化物层216直接布置在接触插塞结构138与第二源极/漏极区126b之间。在一些实施例中，硅化物层216可包括例如硅化钴、硅化钛、硅化镍或一些其它合适的金属硅化物材料。在此类实施例中，硅化物层216可辅助将第二源极/漏极区126b耦合到接触插塞结构138。
在一些实施例中，第一接合层104而非第二接合层(图1的106)直接布置在载体衬底102与第一内连线结构107之间。此外，在一些实施例中，第一内连线结构107可电耦合到第二内连线结构150。在此类实施例中，细长通孔结构214可延伸穿过介电层(例如，内连线介电层112、栅极介电层116、接触介电层140、存储器介电结构143等)以将第一内连线结构107直接耦合到第二内连线结构150。应了解，在其它实施例中，多个导线和通孔和/或一些其它结构可用于直接耦合第一内连线结构107和第二内连线结构150。
图2B示出图2A的横截面图200A的一些替代实施例的横截面图200B，其中集成芯片包括鳍式场效应晶体管(finFET)而非NSFET。
如图2B的横截面图200B中所绘示，在一些实施例中，集成芯片包括布置在第一内连线结构107上方且布置在存储器结构142下方的第一finFET218和第二finFET 220。在此类实施例中，第一finFET 218和第二finFET 220可各自包括在栅极电极124与保护层134之间连续延伸的鳍式沟道结构224。在一些实施例中，可使用第一finFET 218和第二finFET220而非第一NSFET和第二NSFET(图1的118、120)来降低制造复杂性；然而，在一些实施例中，第一NSFET和第二NSFET(图1的118、120)可提供优于第一finFET 218和第二finFET 220的某些优点，例如更快的开关速度。
图3至图23示出在纳米片场效应晶体管(NSFET)下方形成第一内连线结构且在NSFET上方形成存储器结构的方法的一些实施例的横截面图300至横截面图2300。尽管相对于方法描述图3至图23，但应了解，图3至图23中所公开的结构不限于此方法，但相反，可单独作为独立于方法的结构。
如图3的横截面图300中所绘示，提供第一衬底302。在一些实施例中，第一衬底302可为绝缘体上硅(silicon-on-insulator；SOI)衬底。在此类实施例中，第一衬底302可包括基底层304、布置在基底层304上方的绝缘层306以及布置在绝缘层306上方的有源层308。在一些实施例中，基底层304和有源层308可包括半导体材料，例如，硅、锗等。在一些其它实施例中，第一衬底302可为单个半导体衬底或晶片。
如图4的横截面图400中所绘示，可在第一衬底302上方形成半导体层堆叠402。半导体层堆叠402可包括按交替顺序布置的间隔层406和半导体层404。换句话说，半导体层404中的每一个可布置在间隔层406中的下部间隔层与间隔层406中的上部间隔层之间。在一些实施例中，间隔层406包括第一材料，且半导体层404包括不同于第一材料的第二材料。在一些实施例中，例如，间隔层406的第一材料包括锗硅或锗，而半导体层404的第二材料包括硅。在一些实施例中，半导体层堆叠402的最底部层为最底部间隔层406b。在此类实施例中，最底部间隔层406b直接接触第一衬底302的有源层308。在一些实施例中，半导体层404和间隔层406通过外延生长工艺来形成。
如图5的横截面图500中所绘示，在一些实施例中，将第一虚拟栅极结构502和第二虚拟栅极结构504形成于半导体层堆叠402上方。在一些实施例中，第一虚拟栅极结构502和第二虚拟栅极结构504包括布置在半导体层堆叠402上方的虚拟界面层506、布置在虚拟界面层506上方的虚拟栅极电极510以及布置在虚拟栅极电极510上方的虚拟掩蔽结构508。在一些实施例中，共形第一栅极层512连续地形成于第一虚拟栅极结构502、第二虚拟栅极结构504以及半导体层堆叠402上方。在一些实施例中，第一虚拟栅极结构502与第二虚拟栅极结构504间隔开第一距离d1。在一些实施例中，第一距离d1在例如约2.5纳米与约100纳米之间的范围内。
在一些实施例中，第一虚拟栅极结构502和第二虚拟栅极结构504的虚拟界面层506可包括例如介电材料，例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)或一些其它合适的材料。在一些实施例中，虚拟栅极电极510可包括例如多晶硅。在一些实施例中，虚拟界面层506和虚拟栅极电极510可借助于热氧化和/或沉积工艺(例如，物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemicalvapor deposition；CVD)、等离子增强CVD(plasma-enhanced CVD；PECVD)、原子层沉积(atomic layer deposition；ALD)等)，接着是根据虚拟掩蔽结构508的去除工艺来形成。在一些实施例中，虚拟掩蔽结构508可使用光刻和去除(例如，刻蚀)工艺来形成。在一些实施例中，虚拟掩蔽结构508可包括光刻胶或硬掩模材料。在一些实施例中，共形第一栅极层512借助于沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成于虚拟掩蔽结构508上方。在一些实施例中，共形第一栅极层512可包括氧化物(例如，二氧化硅)、氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)或一些其它合适的介电材料。
如图6的横截面图600中所绘示，在一些实施例中，可根据第一虚拟栅极结构502和第二虚拟栅极结构504来执行去除工艺，以去除半导体层堆叠(图5的402)的上部部分，从而形成直接布置在第一虚拟栅极结构502和第二虚拟栅极结构504之下的上部图案化的半导体层堆叠602。在此类实施例中，图6的去除工艺例如受时间控制，使得图6的去除工艺不完全去除最底部半导体层404b。因此，在图6的去除工艺之后，最底部间隔层406b未被去除且由最底部半导体层404b完全覆盖。
在一些实施例中，图6的去除工艺可为或包括刻蚀工艺，例如，干式刻蚀工艺。还可大体上在竖直方向上执行图6的去除工艺。此外，在一些实施例中，图6的去除工艺可去除部分共形第一栅极层(图5的512)，以形成包围第一虚拟栅极结构502和第二虚拟栅极结构504的最外部侧壁的第一栅极侧壁结构132。此外，在一些实施例中，虚拟掩蔽结构508可大体上抵抗通过图6的去除工艺的去除。
如图7的横截面图700中所绘示，将内部间隔结构128形成于间隔层406的最外部侧壁上。在一些实施例中，在形成内部间隔结构128之前，对间隔层406的外部部分执行横向去除工艺以减小间隔层406的宽度。在一些实施例中，横向去除工艺可包括各向同性刻蚀工艺。此外，在一些实施例中，半导体层404不受横向去除工艺影响。接着，在一些实施例中，将内部间隔材料形成于最底部半导体层404b上方且形成于上部图案化的半导体层堆叠602上方和周围。在一些实施例中，可接着执行竖直刻蚀工艺以去除未布置在间隔层406的外部侧壁上的部分内部间隔材料，由此形成内部间隔结构128。
如图8的横截面图800中所绘示，在一些实施例中，执行去除工艺以去除不位于第一虚拟栅极结构502或第二虚拟栅极结构504正下方的部分最底部半导体层(图7的404b)和部分最底部间隔层(图7的406b)。在一些实施例中，图8的去除工艺包括大体上在竖直方向上进行的刻蚀工艺。在一些实施例中，图8的去除工艺还可去除第一衬底302的部分有源层308。
在图8的去除工艺之后，将沟道结构121直接形成于第一虚拟栅极结构502和第二虚拟栅极结构504下方。在一些实施例中，沟道结构121可包括由半导体层(图7的404)形成的纳米片沟道结构122。应了解，在一些实施例中，沟道结构121可各自包括多于四个或少于四个的纳米片沟道结构122。在一些实施例中，最底部纳米片沟道结构122b可通过最底部间隔层406b与第一衬底302间隔开。最底部间隔层406b不包括内部间隔结构128。
如图9的横截面图900中所绘示，在一些实施例中，通过去除工艺可选择性地去除最底部间隔层(图8的406b)，且将保护层134可直接形成于最底部纳米片沟道结构122b与第一衬底302之间。在一些实施例中，图9的去除工艺包括各向同性刻蚀工艺(例如，湿式刻蚀、干式刻蚀)以完全去除最底部间隔层(图8的406b)。尽管布置在最底部纳米片沟道结构122b上方的间隔层406包括与最底部间隔层(图8的406b)相同的材料，但内部间隔结构128保护布置在最底部纳米片沟道结构122b上方的间隔层406免于通过图9的去除工艺去除。
在去除最底部间隔层(图8的406b)之后，保护层134可通过首先在第一衬底302上方且直接在第一衬底302的有源层308与最底部纳米片沟道结构122b之间形成保护材料而形成。接着，在一些实施例中，可根据第一虚拟栅极结构502和第二虚拟栅极结构504执行刻蚀工艺以去除不位于第一虚拟栅极结构502和第二虚拟栅极结构504正下方的部分保护材料，由此形成保护层134。
在一些实施例中，保护层134可包括与内部间隔结构128相同的材料。在其它实施例中，保护层134可包括与内部间隔结构128不同的材料。在一些实施例中，保护层134可包括例如介电材料，例如氮化硅、氮氧化硅、氮化硅碳或一些其它合适的介电材料。
如图10的横截面图1000中所绘示，在一些实施例中，将第一源极/漏极区126a、第二源极/漏极区1266以及第三源极/漏极区126c形成于第一衬底302的有源层308的暴露部分上。在一些实施例中，第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c从第一衬底302延伸到纳米片沟道结构122中的最顶部纳米片沟道结构122上方。此外，第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c直接接触纳米片沟道结构122。在一些实施例中，第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c借助于外延生长工艺形成且包括半导体材料。举例来说，在一些实施例中，第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c包括硅、锗或硅锗。
如图11的横截面图1100中所绘示，在一些实施例中，将栅极介电层116形成于第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c上；且进行去除工艺以去除第一虚拟栅极结构和第二虚拟栅极结构(图10的502、504)以及间隔层(图10的406)。在一些实施例中，栅极介电层116借助于沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成。此外，在一些实施例中，栅极介电层116包括例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(borosilicate glass；BSG)、磷硅酸盐玻璃(phosphoric silicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)或一些其它合适的介电材料。
在一些实施例中，图11的去除工艺包括一个或多个刻蚀工艺。举例来说，在一些实施例中，第一刻蚀剂可用于去除虚拟掩蔽结构(图10的508)，且第二刻蚀剂可用于去除虚拟栅极电极(图10的510)、虚拟界面层(图10的506)以及间隔层(图10的406)。在一些实施例中，图11的去除工艺不去除第一栅极侧壁结构132。
如图12的横截面图1200中所绘示，在一些实施例中，将栅极电极124形成于纳米片沟道结构122上方且形成在纳米片沟道结构122之间，由此形成布置在第一衬底302上方的第一纳米片场效应晶体管(NSFET)118和第二NSFET 120。在此类实施例中，第二源极/漏极区126b布置在第一NSFET118与第二NSFET 120之间且由第一NSFET 118与第二NSFET 120共用。
应了解，在其它实施例中，可修改图3至图12中所示出的方法的步骤以形成不同于NSFET(例如鳍式场效应晶体管)的一些其它晶体管类型。
在一些实施例中，通过在纳米片沟道结构122上方和纳米片沟道结构122之间沉积栅极电极材料来形成第一NSFET 118和第二NSFET 120的栅极电极124。在一些实施例中，栅极电极材料可借助于沉积工艺(例如，PVD、CVD、PE-CVD、ALD、溅镀等)形成。此外，在一些实施例中，执行去除工艺(例如，化学机械平坦化(chemical mechanical planarization；CMP))以去除布置在栅极介电层116上方的任何多余栅极电极材料，从而形成第一NSFET118的栅极电极124和第二NSFET 120的栅极电极124。在一些实施例中，第一NSFET 118和第二NSFET 120的栅极电极124包括导电材料，例如，钛、钽、铝或一些其它合适的导电材料。
如图13的横截面图1300中所绘示，将第一内连线结构107形成于第一NSFET 118和第二NSFET 120的栅极电极124上且形成于栅极介电层116上方。在一些实施例中，第一内连线结构107包括嵌入在内连线介电层112和内连线刻蚀终止层114中的内连线通孔108和内连线导线110。在一些实施例中，第一内连线结构107可借助于沉积工艺(例如，PVD、CVD、PE-CVD、ALD、溅镀等)、图案化工艺(例如，光刻/刻蚀)以及去除工艺(例如，湿式刻蚀、干式刻蚀、化学机械平坦化(CMP)等)形成。
举例来说，在一些实施例中，将内连线刻蚀终止层114的最底部层沉积在栅极介电层116上方，且将内连线介电层112的最底部层沉积在内连线刻蚀终止层114的最底部层上方。接着，在一些实施例中，执行光刻以在内连线介电层112和内连线刻蚀终止层114的最底部层中形成空腔，从而暴露第一NSFET 118和第二NSFET 120的栅极电极124。接着，在一些实施例中，可将导电材料沉积在空腔内，且执行去除工艺以去除布置在内连线介电层112的最底部层上方的多余导电材料，从而在内连线介电层112和内连线刻蚀终止层114的最底部层中形成内连线通孔108。在此类实施例中，内连线通孔108和/或内连线导线110可借助于镶嵌工艺或双镶嵌工艺形成。在一些其它实施例中，应了解，可存在比图13的横截面图1300中所示出的内连线导线110和内连线通孔108更多或更少的内连线导线110和内连线通孔108。
在一些实施例中，内连线介电层112包括例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)或一些其它合适的介电材料。在一些实施例中，内连线刻蚀终止层114还包括介电材料，但包括与内连线介电层112不同的介电材料。在一些实施例中，内连线导线110和内连线通孔108包括导电材料，例如钨、铝、铜、钛、钽或一些其它合适的导电材料。
如图14的横截面图1400中所绘示，在一些实施例中，将第二接合层106形成于第一内连线结构107上。在一些实施例中，第二接合层106包括例如氧化物，例如二氧化硅。应了解，用于第二接合层106的其它材料也在本公开的范围内。在一些实施例中，第二接合层106借助于高密度等离子沉积工艺形成。在其它实施例中，第二接合层106可借助于另一沉积工艺(例如，CVD、PVD、PE-CVD、ALD等)形成。在一些实施例中，为了确保光滑的上部表面，例如，第二接合层106可在其沉积在第一内连线结构107上方之后经受CMP工艺。
如图15的横截面图1500中所绘示，在一些实施例中，将布置在载体衬底102上的第一接合层104接合到第二接合层106。在此类实施例中，将第一接合层104接合到第二接合层106的接合工艺可包括例如热接合工艺。应了解，其它接合工艺也在本公开的范围内。在一些实施例中，第一接合层104还可包括氧化物，例如二氧化硅。
如图16的横截面图1600中所绘示，在一些实施例中，翻转图15的横截面图1500中的结构，使得第一衬底302的背侧302b“向上”以被图案化。应了解，在图3至图15中，第一NSFET 118和第二NSFET 120形成于第一衬底302的前侧302f上，且第一衬底302的前侧302f在第一衬底302的背侧302b的相对侧上。在第一衬底302为SOI衬底的实施例中，翻转第一衬底302，使得基底层304暴露出来以用于图案化。在此类实施例中，载体衬底102可在图16中的结构的翻转期间保护第一内连线结构107免受损坏。
如图17的横截面图1700中所绘示，在一些实施例中，执行去除工艺以去除部分第一衬底(图17的302)。在一些实施例中，去除工艺可包括CMP工艺以使第一衬底(图17的302)变薄。可进行图17的去除工艺以去除第一衬底(图16的302)的基底层(图16的304)和第一衬底(图16的302)的绝缘层(图16的306)。在一些实施例中，在完全去除有源层308之前停止图17的去除工艺。因此，在图17的去除工艺之后，在一些实施例中，有源层308可仍完全覆盖第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c。在其它实施例中，图17的去除工艺可包括刻蚀工艺。
如图18的横截面图1800中所绘示，在一些实施例中，执行去除工艺以从第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c完全去除有源层(图17的308)和/或第一衬底(图16的302)的剩余部分。在一些实施例中，图18的去除工艺包括刻蚀工艺(例如，湿式刻蚀、干式刻蚀)。在一些实施例中，图17和图18的去除工艺包括单一刻蚀剂，而在其它实施例中，图17的去除工艺包括CMP工艺，接着是图18中的刻蚀工艺。在一些实施例中，图18的去除工艺还去除第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c的上部部分。在一些实施例中，相同刻蚀剂可用于去除第一衬底(图16的302)和第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c的部分，而在其它实施例中，不同刻蚀剂可用于去除第一衬底(图16的302)和第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c的部分。
然而，但在此类实施例中，在图18的去除工艺之后，可暴露纳米片沟道结构122中的一个或多个。在此类实施例中，在去除第一衬底(图16的302)期间，第一NSFET 118和第二NSFET 120的保护层134为纳米片沟道结构122提供保护。因此，在一些实施例中，图18的去除工艺包括一种或多种刻蚀剂以去除第一衬底(图16的302)和第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c的部分，且保护层134包括抵抗图18的去除工艺中的一种或多种刻蚀剂去除的材料。此外，图18的去除工艺中的一种或多种刻蚀剂可在大体上竖直的方向上执行以防止在横向方向上对纳米片沟道结构122的去除或损坏。
如图19的横截面图1900中所绘示，在一些实施例中，可将势垒层1936连续形成于第一NSFET 118和第二NSFET 120上方，由此覆盖布置在第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c上方的纳米片沟道结构122的外部侧壁。在一些实施例中，势垒层1936借助于沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)形成且包括碳化物(例如，碳化硅)、氮化物(例如，氮化硅、氮化硅碳)或一些其它合适的介电材料。
此外，在一些实施例中，将接触介电层140形成于势垒层1936上方。在一些实施例中，接触介电层140借助于沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)和/或去除工艺(例如，刻蚀、CMP等)形成。在一些实施例中，接触介电层140包括例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)或一些其它合适的介电材料。在一些实施例中，接触介电层140在第一NSFET 118和第二NSFET 120上方延伸。
如图20的横截面图2000中所绘示，在一些实施例中，将接触掩蔽结构2002形成于接触介电层140上方，且根据接触掩蔽结构2002执行去除工艺以在接触介电层140中形成接触空腔。在一些实施例中，接触掩蔽结构2002借助于光刻和去除(例如，刻蚀)工艺形成，从而形成布置在第二源极/漏极区126b上方的开口。在此类实施例中，接触掩蔽结构2002可包括光刻胶或硬掩模材料。在一些实施例中，在形成接触掩蔽结构2002之后，执行图20的去除工艺以去除直接位于接触掩蔽结构2002中的开口之下的部分接触介电层140，从而形成接触空腔2004。在一些实施例中，图20的去除工艺包括刻蚀工艺(例如，湿式刻蚀、干式刻蚀)。在一些实施例中，接触空腔2004暴露第二源极/漏极区126b的整个上部表面。此外，在一些实施例中，在形成接触空腔2004之后还暴露部分保护层134。在此类实施例中，保护层134可包括大体上抵抗图20的去除工艺的去除的材料。
此外，在一些实施例中，可通过图20的去除工艺去除直接布置在接触掩蔽结构2002中的开口下方的势垒层(图19的1936)的水平部分。剩余势垒层(图19的1936)可形成布置在保护层134的外部侧壁上和布置在第一源极/漏极区126a、第二源极/漏极区126b以及第三源极/漏极区126c上方的纳米片沟道结构122的外部侧壁上的势垒结构136。势垒结构136可保护纳米片沟道结构122免受图20的去除工艺的去除和/或损坏。
如图21的横截面图2100中所绘示，可将硅化物层216形成于第二源极/漏极区126b上方，且可将接触插塞结构138形成于硅化物层216上方且形成于接触空腔(图20的2004)内。在一些实施例中，硅化物层216可通过沉积覆盖第二源极/漏极区126b的过渡金属层，且随后加热过渡金属层使其与第二源极/漏极区126b的半导体材料反应而形成。因此，在一些实施例中，硅化物层216可包括硅化镍、硅化钛、硅化钴、硅化铂、硅化钨或一些其它金属-半导体材料。
在一些实施例中，在形成硅化物层216之后，借助于沉积工艺(例如，CVD、PVD、PE-CVD、ALD、溅镀等)在硅化物层216上方形成接触导电材料。在一些实施例中，接着借助于去除工艺(例如，刻蚀、CMP)去除布置在接触介电层140上方的多余接触导电材料以形成嵌入在接触介电层140中的接触插塞结构138。在一些实施例中，接触插塞结构138可包括例如钨、钌、钴或具有低电阻率的一些其它导电材料。此外，在一些实施例中，接触插塞结构138包括直接布置在保护层134之间的下部部分138L，所述下部部分138L具有等于第一距离d1的宽度和第二高度h2。在一些实施例中，第一距离d1可在例如约2.5纳米与约100纳米之间的范围内，且第二高度h2可在例如约5纳米与约150纳米之间的范围内。此外，在一些实施例中，接触插塞结构138包括布置在保护层134上方的上部部分138U，所述上部部分138U具有等于第二距离d2的宽度和第三高度h3。在一些实施例中，第二距离d2和第三高度h3可各自在例如约5纳米与约150纳米之间的范围内。
如图22的横截面图2200中所绘示，在一些实施例中，将存储器结构142直接形成于接触插塞结构138上方。在一些实施例中，存储器结构142为磁阻随机存取存储(MRAM)单元，其包括布置在顶部电极148与底部电极144之间的磁性隧道结(MTJ)堆叠202。底部电极144直接布置在接触插塞结构138上方且耦合到接触插塞结构138。在一些实施例中，MTJ堆叠202可包括布置在底部磁性层204与顶部磁性层206之间的薄绝缘层208。此外，在一些实施例中，MTJ堆叠202具有由第一MRAM侧壁结构210和第二MRAM侧壁结构212包围的最外部侧壁。存储器结构142可布置在接触介电层140上方的存储器介电结构143内。
在一些实施例中，存储器结构142通过包括沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅镀等)、去除工艺(例如，湿式刻蚀、干式刻蚀、化学机械平坦化(CMP)等)和/或图案化工艺(例如，光刻/刻蚀)的各种步骤来形成。在其它实施例中，存储器结构142可替代地为或包括金属-绝缘体-金属存储单元、铁电随机存取存储单元、相变随机存取存储单元、电阻随机存取存储单元或一些其它存储器器件。在一些实施例中，内连线刻蚀终止层114形成于存储器结构142上方以用于在未来处理步骤中保护存储器结构142和/或存储器介电结构143。
如图23的横截面图2300中所绘示，在一些实施例中，将第二内连线结构150布置在存储器结构142上方且耦合到存储器结构142。在一些实施例中，第二内连线结构150类似于如图13中所描述的第一内连线结构107形成。第二内连线结构150可包括嵌入在内连线介电层112和/或内连线刻蚀终止层114中的内连线通孔108和内连线导线110。在一些实施例中，从横截面图2300的角度，其中第二内连线结构150布置在第一NSFET 118和第二NSFET 120上方，且第一内连线结构107布置在第一NSFET 118和第二NSFET 120下方，第二内连线结构150的内连线通孔108具有比其下部表面更宽的上部表面，而第一内连线结构107的内连线通孔108具有比其下部表面更窄的上部表面。
在图23的横截面图2300中，存储器结构142布置在第一NSFET 118和第二NSFET120上方且通过接触插塞结构138耦合到第一NSFET 118和第二NSFET 120，且第一内连线结构107布置在第一NSFET 118和第二NSFET 120下方且耦合到第一NSFET 118和第二NSFET120。因为利用第一NSFET 118和第二NSFET 120的上侧和下侧，所以可减小集成芯片的总体高度以增加器件密度，同时还改进第一NSFET 118和第二NSFET 120与存储器结构142之间的信号行进效率以增加器件可靠性。
图24示出对应于图3至图23中所示出的方法的方法2400的一些实施例的流程图。
尽管方法2400在下文示出且描述为一系列动作或事件，但应了解，不应以限制性意义来解译此类动作或事件的示出次序。举例来说，除本文中所示出和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次序和/或同时出现。另外，可能需要并非所有的所示出动作来实施本文中的描述的一个或多个方面或实施例。此外，本文中所描绘的动作中的一个或多个可以一个或多个单独的动作和/或阶段进行。
在动作2402处，在衬底的前侧上形成布置在半导体层之间的间隔层。图4示出对应于动作2402的一些实施例的横截面图400。
在动作2404处，在间隔层和半导体层上方形成第一虚拟栅极结构和第二虚拟栅极结构。图5示出对应于动作2404的一些实施例的横截面图500。
在动作2406处，去除不位于第一虚拟栅极结构和第二虚拟栅极结构正下方的部分间隔层和部分半导体层，其中最底部间隔层未去除且仍被最底部半导体层完全覆盖。图6示出对应于动作2406的一些实施例的横截面图600。
在动作2408处，去除暴露间隔层的外部部分，且将内部间隔结构形成于暴露间隔层上。图7示出对应于动作2408的一些实施例的横截面图700。
在动作2410处，去除不位于第一虚拟栅极结构和第二虚拟栅极结构正下方的部分最底部半导体层和部分最底部间隔层。图8示出对应于动作2410的一些实施例的横截面图800。
在动作2412处，选择性地去除最底部半导体层，且形成分别布置在第一虚拟栅极结构和第二虚拟栅极结构正下方的第一保护层和第二保护层。图9示出对应于动作2412的一些实施例的横截面图900。
在动作2414处，在衬底的前侧上方和半导体层旁边形成源极/漏极区；且第一虚拟栅极结构、第二虚拟栅极结构以及间隔层被栅极电极替换以形成第一纳米片场效应晶体管(NSFET)和第二NSFET。图10、图11以及图12分别示出对应于动作2414的一些实施例的横截面图1000、横截面图1100、横截面图1200。
在动作2416处，形成耦合到第一NSFET和第二NSFET的第一内连线(IC)结构。图13示出对应于动作2416的一些实施例的横截面图1300。
在动作2418处，翻转衬底以暴露衬底的背侧。图16示出对应于动作2418的一些实施例的横截面图1600。
在动作2420处，去除衬底。图17和图18分别示出对应于动作2420的一些实施例的横截面图1700和横截面图1800。
在动作2422处，在第一NSFET与第二NSFET之间形成接触插塞结构且将接触插塞结构耦合到布置在第一NSFET与第二NSFET之间的源极/漏极区。图21示出对应于动作2422的一些实施例的横截面图2100。
在动作2424处，将存储器结构形成于接触插塞结构上方且耦合到接触插塞结构，且将第二IC结构形成于存储器结构上方且耦合到存储器结构。图22和图23分别示出对应于动作2424的一些实施例的横截面图2200和横截面图2300。
因此，本公开涉及一种制造布置在第一晶体管和第二晶体管上方的存储器结构以及布置在第一晶体管和第二晶体管下方的第一内连线结构以减小集成芯片的高度从而增加器件密度同时还改进信号行进效率的方法。
因此，在一些实施例中，本公开涉及一种集成芯片，包括：第一晶体管，布置在衬底上方且包括：在第一源极/漏极区与第二源极/漏极区之间延伸的多个第一沟道结构、布置在第一沟道结构之间的第一栅极电极以及布置在第一沟道结构中的最顶部第一沟道结构上方的第一保护层；第二晶体管，布置在衬底上方、第一晶体管旁边，且包括：在第二源极/漏极区与第三源极/漏极区之间延伸的多个第二沟道结构、布置在第二沟道结构之间的第二栅极电极以及布置在第二沟道结构中的最顶部第二沟道结构上方的第二保护层；第一内连线结构，耦合到第一栅极电极和第二栅极电极且布置在衬底与第一沟道结构和第二沟道结构之间；以及接触插塞结构，耦合到第二源极/漏极区且布置在第一栅极电极和第二栅极电极上方。
在一些实施例中，所述的集成芯片，更包括：存储器结构，直接布置在所述接触插塞结构上方且耦合到所述接触插塞结构。在一些实施例中，所述的集成芯片，更包括：第二内连线结构，耦合到所述存储器结构。在一些实施例中，所述的集成芯片，更包括：接合层，直接布置在所述衬底与所述第一内连线结构之间。在一些实施例中，所述第一沟道结构和所述第二沟道结构为纳米片沟道结构。在一些实施例中，所述的集成芯片，更包括：内部间隔结构，布置在所述第一栅极电极和所述第二栅极电极的部分上且将所述第一栅极电极和所述第二栅极电极的所述部分与所述第一源极/漏极区、所述第二源极/漏极区以及所述第三源极/漏极区分隔开。在一些实施例中，所述内部间隔结构包括与所述第一保护层和所述第二保护层相同的材料。在一些实施例中，所述接触插塞结构包括直接布置在所述第一保护层与所述第二保护层之间的下部部分，且包括直接布置在所述第一保护层和所述第二保护层上方的上部部分。在一些实施例中，势垒结构直接布置在所述接触插塞结构的所述下部部分与所述第一保护层之间，且直接布置在所述接触插塞结构的所述下部部分与所述第二保护层之间。
在其它实施例中，本公开涉及一种集成芯片，包括：第一内连线结构，位于衬底上方；第一沟道结构，布置在第一内连线结构上方且耦合到第一内连线结构；第二沟道结构，布置在第一内连线结构上方且耦合到第一内连线结构；源极/漏极区，布置在第一沟道结构与第二沟道结构之间；第一保护层和第二保护层，分别布置在第一沟道结构和第二沟道结构上方；接触插塞结构，布置在源极/漏极区上方且耦合到源极/漏极区；以及存储器结构，布置在接触插塞结构上方且耦合到接触插塞结构。
在一些实施例中，所述的集成芯片，更包括：第二内连线结构，布置在所述存储器结构上方且耦合到所述存储器结构。在一些实施例中，所述的集成芯片，更包括：细长通孔结构，从所述第二内连线结构延伸到所述第一内连线结构。在一些实施例中，所述的集成芯片，更包括：第一栅极电极，直接布置在所述第一沟道结构与所述第一内连线结构之间；以及第二栅极电极，直接布置在所述第二沟道结构与所述第一内连线结构之间。在一些实施例中，所述的集成芯片，更包括：硅化物层，布置在所述源极/漏极区与所述接触插塞结构之间。在一些实施例中，所述的集成芯片，更包括：势垒结构，布置在所述第一保护层和所述第二保护层的内部侧壁上。在一些实施例中，所述第一沟道结构包括多个第一纳米片沟道结构，且其中所述第二沟道结构包括多个第二纳米片沟道结构。
在又其它实施例中，本公开涉及一种方法，包括：在第一衬底上方形成第一保护层且在第一衬底上方形成第二保护层；形成布置在第一保护层上方的第一纳米片场效应晶体管(NSFET)，且所述第一纳米片场效应晶体管包括第一纳米片沟道结构、第一源极/漏极区、第二源极/漏极区以及第一栅极电极；在第二保护层上方形成第二NSFET，且所述第二NSFET包括第二纳米片沟道结构、第二源极/漏极区、第三源极/漏极区以及第二栅极电极；在第一NSFET和第二NSFET上方形成第一内连线结构，其中第一内连线结构包括嵌入在内连线介电结构中的内连线导线和内连线通孔；在第一内连线结构上方形成接合层；将载体衬底接合到接合层；翻转第一衬底以图案化第一衬底的背侧；完全去除第一衬底以暴露第一源极/漏极区、第二源极/漏极区和第三源极/漏极区以及第一保护层和第二保护层；在第一源极/漏极区、第二源极/漏极区和第三源极/漏极区以及第一保护层和第二保护层上方形成介电层；形成接触插塞结构，以延伸穿过介电层且耦合到布置在第一NSFET与第二NSFET之间的第二源极/漏极区；在接触插塞结构上方形成存储器结构，且所述存储器结构耦合到接触插塞结构；以及在存储器结构上方形成第二内连线结构，且所述第二内连线结构耦合到存储器结构。
在一些实施例中，形成所述第一保护层、所述第二保护层、所述第一纳米片场效应晶体管以及所述第二纳米片场效应晶体管包括：在所述第一衬底上方形成布置在多个半导体层之间的多个间隔层；在所述间隔层上方形成第一虚拟栅极结构和第二虚拟栅极结构；去除不位于所述第一虚拟栅极结构和所述第二虚拟栅极结构正下方的部分所述间隔层和部分所述半导体层，其中最底部间隔层未去除且仍被最底部半导体层完全覆盖；去除暴露间隔层的外部部分且在所述暴露间隔层上形成内部间隔结构；去除不位于所述第一虚拟栅极结构和所述第二虚拟栅极结构正下方的部分所述最底部半导体层和部分所述最底部间隔层；选择性地去除所述最底部间隔层；直接在所述第一衬底与所述最底部半导体层之间且在所述第一虚拟栅极结构正下方形成第一保护层；直接在所述第一衬底与所述最底部半导体层之间且在所述第二虚拟栅极结构正下方形成第二保护层；在所述第一衬底上方形成所述第一源极/漏极区、所述第二源极/漏极区以及所述第三源极/漏极区；去除所述第一虚拟栅极结构和所述第二虚拟栅极结构以及所述间隔层的剩余部分；在布置在所述第一保护层上方的所述半导体层上方和所述半导体层之间形成第一栅极电极，以形成所述第一纳米片场效应晶体管；以及在布置在所述第二保护层上方的所述半导体层上方和所述半导体层之间形成第二栅极电极，以形成所述第二纳米片场效应晶体管。在一些实施例中，所述第一衬底为绝缘体上硅衬底。在一些实施例中，所述去除所述第一衬底包括第一刻蚀剂，且其中所述第一保护层和所述第二保护层抵抗所述第一刻蚀剂的去除。
前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可易于使用本公开作为用于设计或修改用于进行本文中所引入的实施例的相同目的和/或达成相同优点的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且本领域的技术人员可在不脱离本公开的精神和范围的情况下在本文中作出各种改变、替代以及更改。

Claims (10)

1.一种集成芯片，包括：
第一晶体管，布置在衬底上方且包括：
多个第一沟道结构，在第一源极/漏极区与第二源极/漏极区之间延伸，
第一栅极电极，布置在所述第一沟道结构之间，以及
第一保护层，布置在所述第一沟道结构中的最顶部第一沟道结构上方；
第二晶体管，布置在所述衬底上方、所述第一晶体管旁边，且包括：
多个第二沟道结构，在所述第二源极/漏极区与第三源极/漏极区之间延伸，
第二栅极电极，布置在所述第二沟道结构之间，以及
第二保护层，布置在所述第二沟道结构中的最顶部第二沟道结构上方；
第一内连线结构，耦合到所述第一栅极电极和所述第二栅极电极且布置在所述衬底与所述第一沟道结构和所述第二沟道结构之间；以及
接触插塞结构，耦合到所述第二源极/漏极区且布置在所述第一栅极电极和所述第二栅极电极上方。
2.根据权利要求1所述的集成芯片，更包括：
存储器结构，直接布置在所述接触插塞结构上方且耦合到所述接触插塞结构。
3.根据权利要求2所述的集成芯片，更包括：
第二内连线结构，耦合到所述存储器结构。
4.根据权利要求1所述的集成芯片，更包括：
接合层，直接布置在所述衬底与所述第一内连线结构之间。
5.根据权利要求1所述的集成芯片，其中所述接触插塞结构包括直接布置在所述第一保护层与所述第二保护层之间的下部部分，且包括直接布置在所述第一保护层和所述第二保护层上方的上部部分。
6.根据权利要求5所述的集成芯片，其中势垒结构直接布置在所述接触插塞结构的所述下部部分与所述第一保护层之间，且直接布置在所述接触插塞结构的所述下部部分与所述第二保护层之间。
7.一种集成芯片，包括：
第一内连线结构，位于衬底上方；
第一沟道结构，布置在所述第一内连线结构上方且耦合到所述第一内连线结构；
第二沟道结构，布置在所述第一内连线结构上方且耦合到所述第一内连线结构；
源极/漏极区，布置在所述第一沟道结构与所述第二沟道结构之间；
第一保护层和第二保护层，分别布置在所述第一沟道结构和所述第二沟道结构上方；
接触插塞结构，布置在所述源极/漏极区上方且耦合到所述源极/漏极区；以及
存储器结构，布置在所述接触插塞结构上方且耦合到所述接触插塞结构。
8.根据权利要求7所述的集成芯片，更包括：
第二内连线结构，布置在所述存储器结构上方且耦合到所述存储器结构。
9.根据权利要求8所述的集成芯片，更包括：
细长通孔结构，从所述第二内连线结构延伸到所述第一内连线结构。
10.一种集成芯片的形成方法，包括：
在第一衬底上方形成第一保护层且在所述第一衬底上方形成第二保护层；
形成布置在所述第一保护层上方的第一纳米片场效应晶体管(NSFET)且所述第一纳米片场效应晶体管包括第一纳米片沟道结构、第一源极/漏极区、第二源极/漏极区以及第一栅极电极；
在所述第二保护层上方形成第二纳米片场效应晶体管，且所述第二纳米片场效应晶体管包括第二纳米片沟道结构、所述第二源极/漏极区、第三源极/漏极区以及第二栅极电极；
在所述第一纳米片场效应晶体管和所述第二纳米片场效应晶体管上方形成第一内连线结构，其中所述第一内连线结构包括嵌入在内连线介电结构中的内连线导线和内连线通孔；
在所述第一内连线结构上方形成接合层；
将载体衬底接合到所述接合层；
翻转所述第一衬底以图案化所述第一衬底的背侧；
完全去除所述第一衬底以暴露所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区以及所述第一保护层和所述第二保护层；
在所述第一源极/漏极区、所述第二源极/漏极区和所述第三源极/漏极区以及所述第一保护层和所述第二保护层上方形成介电层；
形成接触插塞结构，以延伸穿过所述介电层且耦合到布置在所述第一纳米片场效应晶体管与所述第二纳米片场效应晶体管之间的所述第二源极/漏极区；
在所述接触插塞结构上方形成存储器结构，且所述存储器结构耦合到所述接触插塞结构；以及
在所述存储器结构上方形成第二内连线结构，且所述第二内连线结构耦合到所述存储器结构。
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