TW201535531A - 半導體裝置的雙應變覆層 - Google Patents

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Abstract

關於半導體裝置之雙應變覆層之技術及方法，及結合該等半導體裝置之系統。

Description

半導體裝置的雙應變覆層
本發明係有關半導體裝置的雙應變覆層。
典型金屬氧化物半導體場效電晶體(MOSFET)可包括半導體(例如矽)電極以接觸源極區及汲極區，及電極而與閘極接觸或耦接。FinFET為繞薄條片半導體材料建立之MOSFET(一般稱為鰭)，從板形基板向上延伸。鰭之一端為源極區，同時鰭之相對端為汲極區。鰭之中間區域形成通道區，藉由閘極介電及閘極電極覆蓋。裝置之導電通道駐於在閘極介電之下之鰭的外側。具體地電流沿並在鰭之二側壁(垂直於基板表面側)內以及沿鰭之頂部(平行於基板表面側)運行。因為該等組態之導電通道實質上沿鰭之三不同外部平面區配置，該FinFET有時稱為三閘極FinFET。其他類型FinFET組態亦可用，諸如所謂雙閘極FinFET，其中導電通道主要僅沿鰭之二側壁(未沿鰭之頂部)配置。互補金屬氧化物半導體(CMOS)具有雙鰭，一鰭用於p型電晶體，及另一鰭用於n型電晶 體。雙鰭藉由例如積體電路上之絕緣氧化物層而分離。該基於鰭之電晶體上之載子移動性仍可改善。
100‧‧‧半導體裝置
102、104、302、1004、1218‧‧‧半導體主體
106、1002‧‧‧基板
108‧‧‧鬆弛層
114、116、1006‧‧‧覆層
118、402‧‧‧絕緣層
120‧‧‧閘極電極
122、124‧‧‧介電層
126、128、1110‧‧‧通道區
130、132‧‧‧源極區
134、136‧‧‧汲極區
138、140‧‧‧側壁
142、144、1220‧‧‧頂表面
200‧‧‧微電子裝置
202‧‧‧半導體基板
204‧‧‧鬆弛SiGe層
206‧‧‧遮罩
208‧‧‧下薄墊氧化物層
210‧‧‧氮化物之厚上層
212‧‧‧基座
304‧‧‧凹槽
306‧‧‧遮罩部
404、1222‧‧‧頂部
406‧‧‧側面
502‧‧‧p型半導體主體
504‧‧‧n型半導體主體
506‧‧‧第一蓋層
508、704‧‧‧開口
602‧‧‧第一覆層
702‧‧‧第二蓋層
802‧‧‧第二覆層
900‧‧‧製程
902、904、906、908、910、912、914、916、918、920、922‧‧‧作業
1000‧‧‧電晶體
1112‧‧‧源極或汲極區
1216‧‧‧源極或汲極層
1224‧‧‧底表面
1226‧‧‧基部
1500‧‧‧運算平台
1505‧‧‧顯示幕
1510‧‧‧整合系統
1515‧‧‧電池
1520‧‧‧放大圖
1525‧‧‧RF(無線)積體電路
1530‧‧‧電力管理積體電路
1535‧‧‧控制器
1550‧‧‧封裝裝置
1560‧‧‧插板
1600‧‧‧運算裝置
1602‧‧‧主機板
1604‧‧‧處理器
1606‧‧‧通訊晶片
文中所描述之材料在附圖矽藉由範例而非限制予以描繪。為求描繪簡單及清楚，圖式中所描繪之元件不一定按照比例尺繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件誇大。此外，在適當考量處，圖式間重複代號以表示相應或相似元件。在圖式中：圖1為雙互補金屬氧化物半導體裝置之上部透視圖；圖2-8為實施特定製造作業之範例電晶體之截面圖；圖9為流程圖，描繪在半導體裝置之鰭上形成覆層之製程；圖10-12為實施特定製造作業之其他範例電晶體之截面圖；圖13-14顯示由文中所描述之半導體裝置提供之垂直及電流流動方向應力；圖15為採用具電晶體之積體電路之行動運算平台之示意圖，其中電晶體具有電晶體之鰭上覆層；以及圖16為運算裝置之功能方塊圖，所有係依據本揭露之至少若干實施配置。
【發明內容與實施方式】
現在參照附圖描述一或更多實施。雖然討論特定組態及配置，應理解的是此僅為描繪目的。熟悉相關技藝之人士將認同可採用其他組態及配置而未偏離描繪之精神及範圍。對於熟悉相關技藝之人士顯而易見的是文中所描述之技術及/或配置除了文中所描述者以外亦可用於各種其他系統及應用。
下列詳細描繪中參照形成其一部分之附圖，其中，相似編號指配相似零件，以表示相應或相似元件。將理解的是為求描繪簡單及/或清楚，圖式中所描繪之元件不一定按比例尺繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件誇大。此外，應理解的是可利用其他實施及可進行結構及/或邏輯改變而未偏離所主張技術主題之範圍。亦應注意的是方向及參考，例如上、下、頂部、底部等可用以促進圖式討論而不希望限制所主張技術主題之應用。因此，下列詳細描繪不採限制之意義，且所主張技術主題之範圍係由申請項及其等效論述界定。
在下列描繪中，提出許多細節，然而，對於熟悉本技藝之人士顯而易見的是可無該些特定細節而實現本發明。在若干範例中，以方塊圖型式而非詳細顯示熟知方法及裝置，以避免混淆本發明。本說明書通篇提及「實施」或「在一實施中」表示結合實施所描述之特定部件、結構、功能、或特性包括於本發明之至少一實施中。因而，在本說明書通篇各處出現之「在實施中」用語不一定 係指本發明之相同實施。此外，特定部件、結構、功能、或特性可以任何適當方式組合於一或更多實施中。例如，在二實施並非特定互斥處，第一實施可與第二實施組合。
「耦接」及「連接」用詞連同其衍生字文中可用以描述組件間之結構關係。應理解的是該些用詞不希望視為相互同義。而是在特定實施中，「連接」可用以表示二或更多元件係相互直接實體或電接觸。「耦接」可用以表示二或更多元件係相互直接或間接(其間具其他插入元件)實體或電接觸，及/或二或更多元件係共同作業或相互互動(例如因果關係)。
文中使用之「之上」、「之下」、「之間」、「上」等用詞係指一材料層或組件相對於其他層或組件之相對位置。例如，配置於另一層之上或之下之一層可與其他層直接接觸，或可具有一或更多插入層。再者，配置於二層間之一層可與二層直接接觸，或可具有一或更多插入層。相反地，第二層「上」之第一層可與第二層直接接觸。類似地，除非明確表示，配置於二部件間之一部件可與鄰近部件直接接觸，或可具有一或更多插入部件。此外，「之下」或「之上」或「下」或「上」之用詞及/或關於相對位置之類似用詞係表達組件間之內部相對位置，除非明確表示，不一定表示相對於地球之向上或向下。
以下相對於半導體裝置之雙應變覆層描述裝置、微處理器、設備、運算平台、及方法。
許多半導體裝置具有p型及n型鰭，其可或不可於晶圓上配置相互相對接近。一該範例為互補金屬氧化物半導體(CMOS)裝置，其可具有雙鰭包括鄰近平行n型鰭由絕緣層分離之之p型鰭。當嘗試增加二種鰭類型之效率時發生困難，因為p型鰭及n型鰭具有不同特性。例如鍺(Ge)通常用以增加p型鰭上之電洞移動性，但可減少n型鰭上之電子移動性。因而，希望不同地處理p型及n型鰭。
當施加應變覆層至鰭時可產生此問題。應變覆層可沉積於鰭上以增加鰭之外壁及閘極介電間介面之電荷載子移動性，此可增加半導體裝置可操作之速度藉以增加性能及降低能量消耗。當材料假晶地生長於鰭(文中稱為核心或半導體主體)上時形成應變覆層，且核心及覆層具有不同晶格常數。核心及覆層間之晶格常數差異造成核心及覆層應變。每一者之應變量及應變方向將由其厚度、相對硬度、其自由表面之位置、沉積覆層材料及其下之鰭核心間之晶格失配程度決定。藉由針對NMOS及PMOS裝置適當挑選晶圓方位、共同核心、及不同覆層，可形成NMOS及PMOS層之具高移動性及驅動電流之應變層。例如建立在(110)晶圓之鬆弛SiGe核心具NMOS之拉伸Si覆層及PMOS之壓縮Ge覆層將導致高電子及電洞傳輸。取代Ge，SiGe PMOS覆層可具有較SiGe核心中Ge量更大之Ge量。
通常藉由使用圍包或非選擇沉積以相同覆層 材料覆蓋p型及n型鰭而獲得覆層。如前所述，因包含不同材料，或需要其餘製造步驟以從具有一類型電荷載子之鰭移除或取代覆層，將不為二電荷類型提供最有效率移動性。
參照圖1，文中所描述之各式實施克服上述困難，且在一描繪範例中，積體電路可具有配置直立半導體主體102及104之電晶體或半導體裝置100，亦稱為半導體鰭、鰭部、或核心。在一範例中，可於基板106及例如由SiGe製成之鬆弛層108上提供半導體主體102及104，形成半導體主體102及104。在本範例中，半導體主體102為p型，及半導體主體104為n型。層114及116具不同材料，取決於半導體主體之載子電荷。在一種形式中，p型半導體主體102上之覆層114為Ge或SiGe，具較半導體主體中Ge量更大之Ge量。n型半導體主體104可具有Si之覆層116，具較n型半導體主體104之晶格常數更小之晶格常數。為製造半導體裝置，於半導體裝置上沉積非選擇或圍包蓋，並穿過具一電荷載子類型(諸如p型)之半導體主體之蓋形成開口或穿孔。接著於一載子電荷類型(諸如p型)之半導體主體而非其他電荷載子類型(諸如n型)之半導體主體上選擇地生長第一覆層。一旦生長第一覆層，便輕易地移除蓋，並可沉積新蓋及於某位置貫穿而於具其他電荷載子之半導體主體(諸如n型半導體主體)上生長不同材料之第二覆層。以下以圖2-12更詳細說明此製程。
更具體地，可於晶圓上形成半導體裝置100，且在若干形式中，可構成一晶粒或晶圓之許多晶粒之部分晶粒。半導體裝置可為晶圓上之複數半導體裝置之一，不論是晶圓上之數十、數百、數千、或更多半導體裝置。而且，半導體裝置100可為電晶體或其他電子組件，可為由晶圓形成之部分積體電路，或可單一化而形成分立晶片。半導體裝置100可為具有具邏輯閘極電極之電路之任何裝置中所包括之微電子裝置，諸如金屬氧化物半導體場效電晶體(MOSFET)閘極電極(諸如邏輯電路)。例如，微電子裝置200可為微處理器、靜態隨機存取記憶體(SRAM)電路、或微處理器之一部分SRAM快取記憶體等，僅舉若干非限制範例。
半導體裝置100可為非平面finFET，具至少一p型半導體主體或鰭102及至少一n型半導體主體或鰭104。其亦可為絕緣體上半導體(SOI)結構。鰭可以許多不同方位配置於晶圓上。因而，在一種形式中，相似載子電荷之鰭可群聚在一起，或另一方面，或此外，不同載子電荷之鰭可與鄰近n型鰭之一p型鰭交替或成對，如互補金屬氧化物半導體(COMS)。因而，半導體裝置可為部分具許多該等半導體裝置之積體電路，或可為積體電路上之隔離半導體裝置。否則，半導體裝置可在例如其本身之晶片或晶粒上。基於積體電路，半導體裝置可仍被隔離，其中雙對單一p型或n型鰭具有其本身閘極，而無電路上相對接近之半導體裝置，或半導體裝置可套疊類似平行半 導體裝置之長線或2D網路內。將理解的是雖然最初製造步驟期間討論鰭及/或半導體主體為p型或n型，直至半導體主體之井摻雜、子鰭摻雜、閘極金屬、及/或源極及汲極區形成製造不同NMOS及PMOS電晶體，才實際發生此區別。
半導體裝置100之基本電晶體元件包括基板106、形成於基板上之鬆弛SiGe層108、及上述由絕緣層118分離(亦稱為凹槽隔離或簡單地稱為隔離)之直立半導體主體或鰭102及104。閘極電極120於半導體主體102及104之上橫向延伸。覆層114及116以及介電層122及124係配置於半導體主體102及104之通道區126及128之上並在閘極電極120之下。半導體主體102及104亦具有源極區130及132及汲極區134及136，為求清楚以虛線顯示。
如前所述，半導體裝置100可為隔離電晶體，沿電流流動方向之凹槽隔離間存在一閘極電極。否則，半導體裝置100可為鰭方向之一部分拉長電路。換言之，在電流流動(或沿鰭)方向可提供套疊電晶體，其中單一鰭於凹槽隔離間包含更多電晶體。
參照圖2-4，以諸如半導體裝置100之半導體主體之製造期間之各式狀態顯示半導體裝置200之截面。截面沿閘極電極延伸及橫向於半導體主體(或鰭)以提供穿過所示每一半導體主體之通道區之區段。參照圖2，在最初階段，在若干形式中半導體基板202例如可由未摻雜 單晶矽(Si)組成以形成基板106。否則，基板可由SiGe、鍺基板、矽鍺合金、砷化鎵、InSb、及GaP形成。雖然此處半導體基板202為固有(例如未摻雜)矽基板，在其他形式中基板202可摻雜為p型或n型導電性。
而且，在一範例中，半導體基板202可包括(110)垂直表面或(110)垂直方位，使得鬆弛層亦具有(110)垂直表面。
鬆弛SiGe之層或膜204可磊晶生長於基板202上，並可由Si(1-x)Gex形成，其中x約為0.2至0.9，並藉由一途徑為0.2至0.9。在一種形式中，x為0.3至0.7，及在另一形式中，Si50Ge50用作鬆弛層204之材料。鬆弛SiGe層204可磊晶生長。鬆弛膜維持其本身晶格參數在所有方向，而非符合鬆弛層沉積之層之材料的晶格結構。此藉由刻意容許缺陷或錯位存在於鬆弛層中，使得沉積層之晶格結構及基板不再對齊而予完成。然而，該些缺陷可造成於鬆弛層上生長之進一步半導體層中不良匹配缺陷。因而，技術存在以嘗試藉由形成相對厚鬆弛層而維持缺陷離開鬆弛層之頂部或上部。此包括鬆弛緩衝層技術或藉由使用深寬比捕捉(ART)以局部形成鬆弛SiGe。
緩衝層技術可包括於緩衝子層之堆疊中生長緩衝層，其中每一子層可具有較其下緩衝子層更大晶格常數。對Si(1-x)Gex層而言，此可藉由以每一更高緩衝子層增加Ge濃度而予完成。ART技術依賴捕捉氧化物側壁之錯位並可用以生長鬆弛SiGe鰭，其將用作雙應變層之核 心。在任一狀況下，鬆弛SiGe層204形成為相對厚(或換言之，圖2之高)，使得缺陷不延伸至鬆弛層之上部或外部區域，與覆層界接，導致形成至將沉積至鬆弛層204上之半導體覆層之介面的上區中較少缺陷。藉由一形式，此可表示缺陷完全保持在半導體主體外，或至少在半導體主體中實質上減少，並僅在以下所描述之凹槽區域下之鬆弛層204之基座212內(圖3)。藉由例如圖1中所示之替代途徑，覆層114、116向下延伸至隔離層118，但未延伸半導體主體102、104之整個高度。因而，藉由一途徑，最初非凹槽鬆弛SiGe層可約為3000至10000Å高。從鬆弛層，可形成半導體主體或鰭約1000至1400Å高，及在一種形式中約1200Å，及在另一形式中為1200Å高，其中缺陷主要維持至半導體主體或鰭之底部三分之一。因而，在一狀況下，對約1200Å高之半導體主體或鰭而言，缺陷可保持接近鬆弛層204之底部約300Å。
一旦鬆弛層204形成，可於鬆弛層204上沉積及圖案化遮罩206。在若干形式中，遮罩206可包括硬遮罩，諸如氧化矽，並可為耐氧化遮罩。在一種形式中，遮罩206可包括下薄墊氧化物層208，諸如二氧化矽，及氮化物之厚上層210，諸如氮化矽，或其他耐氧化層。該些層可為沉積於鬆弛層204上之圍包。在若干途徑中，遮罩206可為光可限定材料。光刻技術接著可用以遮蔽、暴露及顯影形成遮罩部306之位置上之光阻遮罩層。蝕刻氮化物膜210及墊氧化物層208對齊形成之光阻遮罩以形成 遮罩部306。遮罩部306可界定形成半導體主體302之鬆弛層206中之作用區。
參照圖3，其為圖2之III之特寫，諸如藉由等向蝕刻製程蝕刻鬆弛層204之暴露部分對齊遮罩部306之外部邊緣，而形成半導體主體或鰭302及半導體主體302間之凹槽304。蝕刻凹槽304至足以使鄰近電晶體相互隔離之深度。
於凹槽304中沉積絕緣或隔離層402(圖4)以形成淺凹槽隔離STI區，並可由介電或電絕緣材料形成。電絕緣材料可包括淺凹槽隔離(STI)之任何適當材料。在若干形式中，絕緣層402之電絕緣材料可包括已知其於積體電路結構中適用性之介電材料，諸如低k介電材料。可用於絕緣層402之介電材料範例包括但不侷限於氧化矽、摻雜碳氧化物(CDO)、氮化矽、諸如全氟環丁烷或聚四氟乙烯之有機聚合物、氟矽玻璃(FSG)、及有機矽酸酯，諸如矽倍半氧烷、矽氧烷、或有機矽玻璃。
藉由一途徑，可藉由首先於凹槽304之底部生長薄襯墊氧化物而形成絕緣層402。其次，藉由例如高密度電漿(HDP)化學氣相沉積製程，由圍包於襯墊氧化物上沉積氧化物介電層而填充凹槽304。此圍包沉積於凹槽304內及遮罩部306上留下絕緣層402。使用製造層302及402之平坦表面之化學機械拋光可移除遮罩部306上部分絕緣層402及遮罩部306本身。接著使用針對層302選擇之濕式或乾式蝕刻技術可蝕刻凹槽306內之絕緣 材料至某深度。如圖4中所示，此於凹槽304之底部留下具絕緣層402之結構，類似於絕緣層118，同時暴露半導體主體302之頂部404及側面406，並備妥接收覆層。
圖5-8顯示製造覆層之各式狀態中之半導體裝置200，並提及結合圖9之製造方法900。製程900係提供用於在半導體裝置之雙鰭上形成應變覆層，更特定地，至少依據本揭露之若干實施於半導體裝置上配置p型及n型半導體主體之不同覆層。在所描繪之實施中，藉由偶數編號之一或更多作業902至922，製程900可包括所描繪之一或更多作業、功能或動作。然而，文中實施可包括任何數量作業，使得可跳過若干作業等。此外，各式實施可包括為求清楚而未顯示之其餘作業。而且，通常基於相對於圖9所描述之技術，製程900提供用於形成圖1-8之半導體結構之範例方法，並可或不可包括圖10-12之源極及汲極區；然而，其他方法可用於形成該等結構。
如以上所描述，製程900可包括「形成p型及n型半導體主體」902之作業，更具體地，於基板上形成至少一p型半導體主體及至少一n型半導體主體。藉由一途徑，每一半導體主體具有源極區、通道區、及汲極區，且至少通道區係由包含SiGe之材料形成。如以上說明，材料可為鬆弛SiGe。
參照圖5，藉由一形式，一旦p型金屬氧化物半導體(PMOS)主體或鰭502向上延伸穿過並超出絕緣層402，及n型金屬氧化物半導體(NMOS)主體或鰭504 向上延伸穿過並超出絕緣層402，製程可基於形成覆層而進行。如前所述，將理解的是p型及n型半導體主體可或不可配置直接相互鄰近，使得n型及p型半導體主體502及504二者接觸配置於二半導體主體間之相同絕緣層或層部分402。
製程900可基於「沉積可移除式蓋層」904之作業而持續，藉由一範例，首先覆蓋至少n型半導體主體504而將第一覆層置於p型半導體主體502上。在另一形式中，此作業可包括圍包，沉積可移除式蓋層於第一載子電荷類型及第二載子電荷類型二者之至少部分半導體主體上，其中第一及第二載子電荷類型不同並包含p型或n型。如圖5中所示，蓋層506亦稱為遮罩，可為藉由化學氣相沉積(CVD)沉積於晶圓上之圍包，在一種形式中，低溫CVD或晶圓上之原子層沉積(ALD)。該等蓋可以諸如二氧化矽或氮化矽之氧化物或氮化物製成。
接著可使用光刻圖案化蓋層506以「形成開口穿過可移除式蓋層以暴露一載子電荷類型之半導體主體之至少通道區」906，諸如圖5之開口508經形成以暴露p型半導體主體502。選擇性磊晶生長或其他類似沉積製程可用以「於暴露半導體主體上形成第一覆層」908，或更多具體地，於第一載子電荷類型之暴露半導體主體上。在描繪之範例中，n型半導體主體504保持覆蓋，同時第一覆層602於暴露之p型半導體主體502上生長。第一覆層602可經生長以覆蓋半導體主體502之側壁406及頂表 面404。覆層可為10至30Å厚度，在其他範例中，約15Å、約20Å、15Å、或20Å。
藉由一範例，p型半導體主體上之覆層602或第一覆層602可由Si(1-y)Gey形成，其中y為大於x之摩爾量，或換言之，大於鬆弛半導體主體502之SiGe中Ge之比例。此造成與核心及覆層中Ge%之差異成比例之覆層中之應變。例如，具50% Ge之核心及具100% Ge之覆層將導致應變方向之晶格尺寸之100/50或約2%之應變。此造成及支撐沿電流流動方向及垂直之覆層602中之壓縮應變，因大部分載子存在於覆層而促進覆層中電洞移動性。磊晶生長亦造成覆層602之晶格匹配半導體主體502之晶格方位，提供(110)通道方向(其中晶格之110面面對電流流動方向)，提供具有(100)表面及(110)表面之覆層側壁，表示上面對表面亦為(110)。
一旦形成第一覆層602，可實施作業以「移除至少部分可移除式蓋層」910以及蓋層上任何過度覆層材料。可藉由例如乾式或濕式蝕刻移除蓋層506，如圖6中所示，導致p型半導體主體502上具覆層602之未覆蓋結構。
對此途徑而言，在製程持續以「提供可移除式蓋層」912之前，可完全移除第一蓋層506，在一種形式中，於第一載子電荷類型之至少部分半導體主體之上提供可移除式蓋層。因而，藉由描繪之範例，第一蓋層506之類似材料之新第二蓋層702(圖7)可圍包沉積於晶圓 及二電荷類型之半導體主體上。另一方面，將理解的是儘管此替代方案可製造隨後將蝕刻掉之雙重過度重疊層，第一蓋層506可保持在n型半導體主體504上到位，同時新蓋層702係圍包沉積或否則選擇性沉積於第一覆層602之上，接著沉積於p型半導體主體502之上。
在任一狀況下，製程900接著包括「形成開口穿過可移除式蓋層以暴露其他載子電荷類型之半導體主體之至少通道區」作業914，在一種形式中，基於開口704使用與上述暴露p型半導體主體502之相同或類似製程來暴露n型半導體主體504。一旦暴露，製程900持續「於暴露半導體主體上形成第二覆層」916，在一種形式中，於第二載子電荷類型之半導體主體上，其可為n型半導體主體504上之覆層802(圖8)。覆層可為10至30Å厚度，在一範例中約15Å、約20Å、15Å、20Å。
對於沉積於n型半導體主體上之覆層802而言，材料包含矽，具小於n型鬆弛SiGe半導體主體504之晶格常數的晶格常數。對50% SiGe核心及Si覆層範例而言，Si中應變將為約2%拉伸應變。覆層於鬆弛SiGe半導體主體504上選擇性磊晶生長，使得覆層802在拉伸應力下應變而朝鬆弛SiGe半導體主體504之晶格結構延伸，如以上說明。
一旦沉積第二覆層802，製程900可包括「移除可移除式蓋層」作業918。如前所述，此可包括移除第二蓋層702，或可包括移除第一及第二可移除式蓋層。此 可藉由上述濕式或乾式蝕刻製程實施。此導致圖8中所示結構，其中p型及n型半導體主體502及504具有不同覆層602及802。
製程900亦可包括「形成源極及汲極區及電極」920。藉由一途徑，同時參照圖10-12，藉由提供n型半導體主體之摻雜之Si源極/汲極區，及p型半導體主體之摻雜之SiGe或Ge源極/汲極區，可形成源極及汲極區。其將藉由使用濕式或乾式蝕刻及磊晶地生長於摻雜之Si、SiGe或Ge源極及汲極中，蝕刻掉源極及汲極區中之覆層及半導體主體層而予形成。在一範例形式中，汲極及源極區之材料與相同半導體主體上覆層之材料相同或類似，使得可以晶格結構形成n型Si源極或汲極層，具低於與通道區之覆層組合之鬆弛SiGe半導體主體材料之晶格常數的晶格常數，於源極汲極及通道區中產生進一步基於拉伸之應變。類似地，p型源極及汲極層可具有SiGe，具較鬆弛SiGe半導體主體中更大量Ge(僅包括Ge)，以形成較通道區之晶格常數大的晶格常數，及於源極及汲極及通道區中產生增加之壓縮應變，藉以增加移動性。亦可優化磊晶源極及汲極以提供良好外部電阻Rext。在一種形式中，源極及汲極區具有與覆層相同基質材料(相同摩爾數等)，在其他形式中，材料可為相同Si或Ge，但具稍微不同複合物。因而，在一種形式中，Ge可用做p型覆層，同時源極及汲極(S/D)中之SiGe(或Ge)將配置較通道中平均更高Ge濃度以增加通道中壓縮應力。藉由 其他替代方案，源極及汲極區可為具不同元素之不同材料。
藉由替代方案，在源極及汲極區可維持鬆弛SiGe層，並使用注入及退火或來自固態源之向內擴散摻雜。
藉由一形式，半導體主體及覆層之鬆弛SiGe材料沿半導體主體延伸，超過通道區之長度，在若干形式中，穿過半導體主體之源極及汲極區達半導體主體之整個長度。在該些狀況下，示例半導體裝置1000之側面、截面(從圖2-8採90度，例如從裝置之一端至通道區)，揭示鬆弛SiGe鰭或半導體主體1004及覆層1006之側面，延伸非凹槽鬆弛SiGe層或基板1002之長度。在此狀況下，鬆弛半導體主體1004及覆層可在通道區1110維持並在源極或汲極區1112蝕刻掉，藉由一範例，乾式或濕式蝕刻可用以移除半導體主體及覆層，留下基板用於磊晶生長源極汲極。
一旦清除，對一範例而言，源極或汲極層1216可沉積於源極或汲極區1112內，或藉由選擇磊晶生長而生長層填充源極或汲極區。源極及汲極區1216接著可適當摻雜以獲得所欲p型或n型半導體主體1218。源極或汲極層1216可類似地相應於文中所述任何源極或汲極區，諸如圖1之源極區130及132及汲極區134及136。藉由一範例，亦將理解的是汲極或源極區1216可生長而具有相同或類似或否則鬆弛SiGe半導體主體之相應 截面尺寸以維持連續鰭。藉由一形式，源極或汲極層1216之頂表面1220於通道區1110可與半導體主體1004之頂部1222相同高度。如圖1中所示，源極或汲極層1216之底表面1224可在鬆弛SiGe半導體主體之鰭形基部1226上，並與絕緣層118之頂表面144對齊。否則，藉由一範例，源極及汲極層可具有不同尺寸或形狀，諸如彎曲底表面。
藉由一途徑，源極/汲極區具有約1×1019至2×1021原子/cm3間之摻雜濃度，在一種形式中，至少約7×1020原子/cm3。源極/汲極區可以均勻濃度形成，或可包括不同濃度或摻雜設定之子區，諸如端部區(例如源極/汲極延伸)。在一種形式中，當電晶體1000為對稱電晶體時，源極及汲極區將具有相同摻雜濃度設定。在另一形式中，電晶體1000為不對稱電晶體，源極區及汲極區可具有改變之摻雜以便獲得特定電特性。
亦可形成閘極1114並可包括閘極介電，諸如閘極介電122或124(圖1)及閘極電極120(圖1)。此可包括在半導體主體1004之通道區1110，分別於覆層114或116之上形成閘極介電層122或124。該等介電層可為生長閘極介電層，諸如但不侷限於二氧化矽層、氧氮化矽層或其組合。氧化矽或氧氮化矽層可使用乾式/濕式氧化製程而生長於覆層1006上，類似於覆層602或802(圖8)，或114或116(圖1)。在一範例中，當閘極介電層122或124生長時，可選擇性僅在包含諸如覆層 114及116(圖1)或覆層602及802之區域之半導體上形成，而不在隔離或絕緣區402或118上。另一方面，閘極介電層122及124可為圍包沉積介電層。閘極介電層122或124可為高K閘極介電層，包括金屬氧化物介電層，諸如但不侷限於氧化鉿、氧化鋯、氧化鉭及氧化鈦、氧化鉿矽、氧化鑭、鋁酸鑭、氧化鋯矽、鋇鈦酸鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮，僅舉數範例。可藉由化學氣相沉積或濺鍍沉積等沉積高K金屬氧化物介電層。在若干形式中，當使用高k材料時，可於閘極介電122或124上實施退火製程，以促進其品質。在若干形式中，閘極介電122或124可包括假氧化物，隨後於流程中連同假閘極電極一起移除，並以高K閘極介電及金屬閘極取代。藉由一範例，當閘極介電層122及124沉積時，可具有於隔離區402/118上形成之端部。
閘極電極120可形成於閘極介電122及124上，並可由至少一p型功函數金屬或n型功函數金屬組成，取決於電晶體為PMOS(例如p型)或NMOS(例如n型)電晶體。在若干實施中，閘極電極120可包含二或更多金屬膜或層，其中至少一金屬層為功函數金屬層及至少一金屬層為填充金屬層。在若干形式中，閘極電極120為多晶矽閘極電極。在其他實施中，如前所述，閘極電極120可為假多晶矽閘極電極，隨後於流程中移除，並以金屬閘極電極取代。藉由一形式，如圖1中所示，形成閘極電極120至足以完全覆蓋或圍繞半導體主體102及104之 通道區、覆層114及116、及閘極介電層122及124之厚度。
對於PMOS電晶體而言，可用於閘極電極120之金屬包括但不侷限於釕、鈀、鉑、鈷、鎳、及例如氧化釕之導電金屬氧化物。p型金屬層可致能PMOS閘極電極之形成，具約4.9eV及約5.2eV間之功函數。對NMOS電晶體而言，可用於閘極電極120之金屬包括但不侷限於鉿、鋯、鈦、鉭、鋁、該些金屬之合金、及該些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。n型金屬層可致能NMOS閘極電極之形成，具約3.9eV及約4.2eV間之功函數。
藉由絕緣層118上之電極材料的圍包沉積，使其沉積並圍繞於閘極介電層122及124上，可形成閘極電極。即，閘極電極材料沉積至閘極介電層122及124上，閘極介電層122及124係形成於覆層114及116上，覆層114及116係形成於半導體主體102及104之頂表面142及側壁138及140上。若非如此，可利用光刻及蝕刻技術圖案化閘極電極材料及閘極介電層。儘管提及消去製程，諸如取代閘極製程之其他技術可用以形成閘極電極120。
在若干形式中，一對間隔器(未顯示)可架上閘極電極120，例如在閘極電極120之相對表面上。間隔器可從諸如氮化矽、氧化矽、碳化矽、摻雜碳之氮化矽、及氧氮化矽之材料形成。形成間隔器之製程通常可包 括沉積及蝕刻製程及/或其他熟知技術。
當半導體裝置100或200例如為積體電路之許多該等裝置之一者而非做為隔離電晶體時，製程900亦可選地包括「完成積體電路」922。在此狀況下，「背端」技術可用以形成金屬接點、金屬化層及層間介電以互連各式電晶體成為功能積體電路，諸如微處理器。
雖然範例製程900之實施可包括以所描繪順序實施所示所有作業，本揭露不侷限於此，且在各式範例中，製程900之實施可包括僅實施所示作業之子集及/或以不同於所描繪之順序實施。
此外，圖9之任何一或更多方塊可回應於由一或更多電腦程式產品提供之指令而予實施。該等程式產品可包括提供指令之信號承載媒體，當指令由例如處理器執行時，可提供文中所描述之功能性。電腦程式產品可由任何形式電腦可讀取媒體提供。因而，例如包括一或更多處理器核心之處理器可回應於由電腦可讀取媒體傳遞至處理器之指令而實施圖9中所示之一或更多方塊。
參照圖13-14，諸如以上所描述之範例半導體裝置可導致由非覆層雙鰭MOSFET裝置提供之移動性實質上增加。鬆弛Si50Ge50半導體層用以形成半導體主體，n型覆層為Si，及p型覆層為Ge無Si。半導體係建立於(110)晶圓上具(110)電流流動方向及(100)表面側壁。此處除適當摻雜外，源極及汲極區維持與通道覆層及核心結構相同材料。
判定造成PMOS裝置沿電流流動方向約2.7至3.4Gpa之相對大壓縮力，及造成覆層約0至1.6Gpa之若干垂直壓縮應力。同樣地，造成NMOS裝置沿電流流動方向約2.8至3.5GPa之相對大拉伸力，及沿垂直方向之約0至2.0Gpa。比較文中所描述之覆層結構與非應力非覆層結構之移動性，對約3.4之移動性增益而言，PMOS裝置以5e12cm-2載子濃度達到1073cm2/Vs之電洞移動性，相對於非應力非覆層PMOS裝置之320cm2/Vs之移動性。同樣地，對約2之移動性增益而言，如文中所描述之覆層應力NMOS裝置以5e12cm-2載子濃度達到521cm2/Vs之電子移動性，相對於非應力非覆層NMOS裝置之255cm2/Vs之移動性。
覆層結構之進一步好處為針對隔離裝置(以上所描述)維持應力及促進之移動性。隔離裝置中沿電流流動方向之自由表面允許應變層彈性放寬。對覆層架構而言彈性放寬效果較小，因為核心層協助將應力保持於覆層中。
圖15為採用IC之行動運算平台之示意圖，IC具依據本揭露之至少若干實施配置之具有非嵌入式場絕緣體之電晶體及場絕緣體上之較薄電極。行動運算平台1500可為任何可攜式裝置，經組配用於每一電子資料顯示、電子資料處理、無線電子資料傳輸等。例如，行動運算平台1500可為任何平板、智慧手機、膝上型電腦等，並可包括顯示幕1505，其在示例實施中為觸控螢幕(例 如電容、電感、電阻等觸控螢幕)、晶片級(SoC)或封裝級整合系統1510、及電池1515。
放大圖1520中進一步描繪整合系統1510。在示例實施中，封裝裝置1550(圖15中標示「具p型及n型覆層鰭之電晶體之記憶體/處理器」)包括至少一記憶體晶片(例如RAM)及/或採用具文中討論之p型及n型覆層鰭之電晶體之至少一處理器晶片(例如微處理器、多核心微處理器、或繪圖處理器等)。在實施中，封裝裝置1550為包括採用具文中討論之p型及n型覆層鰭之電晶體之SRAM快取記憶體的微處理器(例如，SRAM快取記憶體可包括採用文中討論之電晶體之反向器電路)。
採用之電晶體可包括半導體裝置，具基板、形成諸如鰭之p型及n型半導體主體的鬆弛層、及半導體主體上之覆層，其依據半導體主體之載子電荷類型而不同，其中如文中所描述，覆層係藉由使用蓋層及選擇磊晶生長而生長。封裝裝置1550可進一步耦接(例如通訊地耦接)至電路板、基板、或插板1560，連同一或更多電力管理積體電路(PMIC)1530、包括寬帶RF(無線)發射器及/或接收器(TX/RX)(例如包括數位基帶及類比前端模組，進一步包含傳輸路徑上之功率放大器及接收路徑上之低雜訊放大器)之RF(無線)積體電路(RFIC)1525、及其控制器1535。通常，封裝裝置1550亦可耦接(例如通訊地耦接)至顯示幕1505。
功能上，PMIC 1530可實施電池電力調節、 DC對DC轉換等，所以具有耦接至電池1515之輸入及提供電流供應至其他功能模組之輸出。如進一步描繪，在示例實施中，RFIC 1525具有耦接至天線(未顯示)之輸出以實施任何數量無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生字，以及指定做為3G、4G、5G、及更先進之任何其他無線協定。在替代實施中，每一該些板級模組可整合至分離IC，其耦接至封裝裝置1550之封裝基板，或在耦接至封裝裝置1550之封裝基板之單一IC(SoC)內。
圖16為依據本揭露之至少若干實施配置之運算裝置1600之功能方塊圖。運算裝置1600可於例如平台1500內側發現，並進一步包括容納若干組件之主機板1602，諸如但不侷限於處理器1604(例如應用處理器)，如文中所討論，其可結合電晶體與覆層p型及n型半導體主體，及至少一通訊晶片1606。在實施中，至少一處理器1604、一或更多通訊晶片1606等可實體及/或電耦接至主機板1602。在若干範例中，處理器1604包括封裝於處理器1604內之積體電路晶粒。通常，「處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，將電子資料轉換為可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或部分裝置。
在各式範例中，一或更多通訊晶片1606亦可實體及/或電耦接至主機板1602。在進一步實施中，通訊晶片1606可為部分處理器1604。依據其應用，運算裝置1600可包括其他組件，可或不可實體及電耦接至主機板1602。該些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、繪圖處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態驅動機(SSD)、光碟(CD)、數位影音光碟(DVD)等)等。
通訊晶片1606可致能無線通訊將資料轉移至/自運算裝置1600。「無線」用詞及其衍生字可用以描述可經由調變電磁輻射傳遞資料至非固態媒體之電路、裝置、系統、方法、技術、通訊通道等。該用詞並未暗示相關裝置不包含任何線路，儘管在若干實施中不包含任何線路。通訊晶片1606可實施任何數量無線標準或協定，包括但不侷限於文中他處所描述者。如所討論，運算裝置1600可包括複數通訊晶片1606。例如，第一通訊晶片可專用於短距離無線通訊，諸如Wi-Fi及Bluetooth，第二通訊晶片可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
如文中所描述之任何實施中所使用，「調 變」用詞係指軟體邏輯、韌體邏輯及/或硬體邏輯之任何組合，經組配以提供文中所描述之功能性。軟體可體現為套裝軟體、編碼及/或指令集或指令，及如文中所描述之任何實施中所使用之「硬體」可包括例如單一或任何組合之固線式電路、可編程電路、狀態機械電路、及/或儲存由可編程電路執行之指令之韌體。模組可統合或個別體現為形成部分大系統之電路，例如積體電路(IC)、系統晶片(SoC)等。例如，模組可於用於經由文中所討論編碼系統之軟體、韌體、或硬體而實施之邏輯電路中體現。
如文中所描述之任何實施中所使用，「邏輯單元」用詞係指韌體邏輯及/或硬體邏輯之任何組合，經組配以提供文中所描述之功能性。如文中所描述之任何實施中所使用，「硬體」可包括例如單一或任何組合之固線式電路、可編程電路、狀態機械電路、及/或儲存由可編程電路執行之指令之韌體。邏輯單元可統合或個別體現為形成部分大系統之電路，例如積體電路(IC)、系統晶片(SoC)等。例如，邏輯單元可於用於實施文中所討論編碼系統之韌體或硬體之邏輯電路中體現。本技藝中一般技術之人士將理解由硬體及/或韌體實施之作業可替代地經由軟體實施，其可體現為套裝軟體、編碼及/或指令集或指令，亦理解邏輯單元亦可利用一部分軟體實施其功能性。
雖然已參照各式實施描述文中提出之某部件，此描繪不希望以限制的觀念解譯。因此，對熟悉本技 藝之人士而言顯而易見的是本揭露相關之文中所描述之實施之各式修改以及其他實施應視作落於本揭露之精神及範圍內。
下列範例關於進一步實施。
對一範例而言，半導體裝置包含基板，至少一p型半導體主體及至少一n型半導體主體，二者皆配置於基板上及二者皆具有包含SiGe之半導體材料。個別半導體主體具有配置於源極區及汲極區間之通道區。應變覆層可配置於至少一p型半導體主體及至少一n型半導體主體之通道區上，並可具有依據半導體主體為p型或n型而不同之材料。閘極介電層可配置於該覆層上，同時閘極電極可配置於閘極介電層上。源極或汲極材料可分別配置於源極區及汲極區之每一者中。
藉由另一範例，半導體裝置包含鬆弛層，配置於基板上，並具有形成p型半導體主體及n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸。在其中，半導體主體係由鬆弛SiGe形成，該鬆弛SiGe具有較n型半導體主體上之覆層之晶格常數大之晶格常數，及具有較p型半導體主體上之覆層之晶格常數小之晶格常數。半導體裝置包含p型半導體主體上之覆層之壓縮應力，及n型半導體主體上之覆層之拉伸應力。而且，半導體裝置包括下列至少一者：(1)p型半導體主體上之覆層為SiGe或Ge，且其中，n型半導體主體上之覆層為Si，及(2)p型半導體裝置上之覆層為SiGe，具有較半導體主體之SiGe中更大 之Ge比例。源極區及汲極區包含下列至少一者(a)與相同半導體主體上之覆層相同之材料，及(b)因接近半導體主體之鬆弛材料而造成源極區及汲極區中應變之材料。半導體裝置包含接觸p型半導體主體及n型半導體主體二者之隔離層。此外，半導體主體為具有側壁及延伸通過通道區之通道流動方向之鰭，且鰭具有晶格取向使得鰭於面對通道流動及在覆層具有(100)側壁表面及(110)方位。
藉由另一途徑，行動運算平台包含微處理器，其包含基板，至少一p型半導體主體及至少一n型半導體主體，二者皆配置於基板上及二者皆具有包含SiGe之半導體材料。個別半導體主體具有配置於源極區及汲極區間之通道區。應變覆層可配置於至少一p型半導體主體及至少一n型半導體主體之通道區上，並可具有依據半導體主體為p型或n型而不同之材料。閘極介電層可配置於覆層上，同時閘極電極可配置於閘極介電層上。源極或汲極材料可分別配置於源極區及汲極區之每一者中。顯示幕可通訊地耦接至微處理器，及無線收發器可通訊地耦接至微處理器。
藉由再另一途徑，行動運算平台包含鬆弛層，配置於基板上，並具有形成p型半導體主體及n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸。半導體主體係由鬆弛SiGe形成，該鬆弛SiGe具有較n型半導體主體上之覆層之晶格常數大之晶格常數，及具有較p型半導 體主體上之覆層之晶格常數小之晶格常數。微處理器包含p型半導體主體上之覆層之壓縮應力，及n型半導體主體上之覆層之拉伸應力。而且，微處理器包括下列至少一者：(1)p型半導體主體上之覆層為SiGe或Ge，且其中，n型半導體主體上之覆層為Si，及(2)p型半導體裝置上之覆層為SiGe，具有較半導體主體之SiGe中更大之Ge比例。源極區及汲極區可包含與相同半導體主體上之覆層相同之材料。微處理器包含接觸p型半導體主體及n型半導體主體二者之隔離層。此外，半導體主體為具有側壁及延伸通過通道區之通道流動方向之鰭，且鰭具有晶格取向使得鰭於面對該通道流動方向及在覆層具有(100)側壁表面及(110)方位。
藉由進一步實施，半導體裝置之製造方法包含於基板上形成至少一p型半導體主體及至少一n型半導體主體，其中，半導體主體具有源極區、通道區、及汲極區，且其中，至少通道區係以包含SiGe之材料形成，於第一載子電荷類型及第二載子電荷類型二者之至少部分半導體主體上沉積可移除式蓋層，其中，第一載子電荷類型及第二載子電荷類型不同並包含p型或n型，形成穿過可移除式蓋層之開口以暴露第一載子電荷類型之半導體主體之至少通道區，於第一載子電荷類型之暴露半導體主體上形成第一覆層，於第一載子電荷類型之至少部分半導體主體上提供可移除式蓋層，形成穿過可移除式蓋層之開口以暴露第二載子電荷類型之半導體主體之至少通道區，及於 第二載子電荷類型之暴露半導體主體上形成第二覆層。
藉由再另一實施，半導體裝置之製造方法包含形成與第一覆層之材料不同材料之第二覆層，其中，材料至少部分依據與覆層接觸之半導體主體之載子電荷類型而不同。形成半導體主體包含於基板上形成鬆弛層，並具有形成p型半導體主體及n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸。形成第一覆層及第二覆層包含於該些開口選擇地磊晶生長第一覆層及第二覆層。而且，形成半導體主體包含以鬆弛SiGe形成半導體主體，該鬆弛SiGe具有較n型半導體主體上之覆層之晶格常數大之晶格常數，及具有較p型半導體主體上之覆層之晶格常數小之晶格常數。方法包含下列至少一者(a)形成SiGe或Ge之p型半導體主體上之覆層，及形成Si之n型半導體主體上之覆層，及(b)以具有較半導體主體之SiGe中更大之Ge比例形成SiGe之p型半導體主體上之覆層。沉積可移除式蓋層包含沉積第一可移除式蓋層，該方法包含下列至少一者：(1)於第一覆層形成後，移除第一可移除式蓋層，提供第二可移除式蓋層以覆蓋第一載子電荷類型之至少部分半導體主體及第一覆層，及於第二覆層形成後，移除第二可移除式蓋層，及(2)提供第二可移除式蓋層以覆蓋第一載子電荷類型之至少部分半導體主體及第一覆層，形成穿過至少第一可移除式蓋層之開口以暴露第二載子電荷類型之至少部分半導體主體，及移除第一可移除式蓋層及第二可移除式蓋層。
於p型半導體主體上沉積覆層於覆層形成壓縮應力，及於n型半導體主體沉積覆層於n型半導體主體上之覆層形成拉伸應力。方法包含於至少一半導體主體上之通道區之任一側形成源極區及汲極區，且其中，源極區及汲極區包含下列至少一者(a)與相同半導體主體上之覆層相同之材料，及(b)因接近半導體主體之鬆弛材料而造成源極區及汲極區中應變之材料。方法亦包含形成絕緣層與p型半導體主體及n型半導體主體二者接觸。此外，方法包含形成半導體主體做為鰭，具有側壁及延伸通過通道區之通道流動方向，且鰭具有晶格取向使得鰭於面對通道流動方向及在覆層具有(100)側壁表面及(110)方位。
在一範例中，微處理器可包括SRAM快取記憶體，進一步具有包括以上範例結構之任一者之電晶體。
在進一步範例中，行動運算平台可包括任一範例結構。
在再另一範例中，藉由實施依據文中任一範例之方法製造設備。
在再進一步範例中，行動運算平台可包含藉由文中任一方法形成之半導體裝置。
藉由另一範例，包含電晶體之微處理器可包含文中所描述之任一半導體裝置。
將認識到本發明不侷限於所描述之實施，但可以修改及替代實現而未偏離申請項之範圍。例如，以上 實施可包括部件之特定組合。然而，以上實施不侷限於此，且在各式實施中，以上實施可包括僅採用該等部件之子集，採用不同順序之該等部件，採用該等部件之不同組合，及/或採用清楚表列之該些部件以外之其餘部件。因此，本發明之範圍應參照申請項連同其等效論述之完整範圍決定。
100‧‧‧半導體裝置
102、104‧‧‧半導體主體
106‧‧‧基板
108‧‧‧鬆弛層
110‧‧‧方位
114、116‧‧‧覆層
118‧‧‧絕緣層
120‧‧‧閘極電極
122、124‧‧‧介電層
126、128‧‧‧通道區
130、132‧‧‧源極區
134、136‧‧‧汲極區
138、140‧‧‧側壁
142、144‧‧‧頂表面

Claims (20)

  1. 一種半導體裝置，包含：基板；至少一p型半導體主體及至少一n型半導體主體，二者皆配置於該基板上及二者皆具有包含SiGe之半導體材料，個別的該半導體主體具有配置於源極區及汲極區間之通道區；應變覆層，配置於至少一p型半導體主體及至少一n型半導體主體之該通道區上，並具有依據該半導體主體為p型或n型而不同之材料；閘極介電層，配置於該覆層上；閘極電極，配置於該閘極介電層上；以及源極或汲極材料，分別配置於該源極區及該汲極區之每一者中。
  2. 如申請專利範圍第1項之半導體裝置，包含鬆弛層，配置於該基板上，並具有形成該p型半導體主體及該n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸。
  3. 如申請專利範圍第1項之半導體裝置，其中，該半導體主體係由鬆弛SiGe形成，該鬆弛SiGe具有較該n型半導體主體上之該覆層之晶格常數大之晶格常數，及具有較該p型半導體主體上之該覆層之晶格常數小之晶格常數。
  4. 如申請專利範圍第1項之半導體裝置，包含該p型半導體主體上之該覆層之壓縮應力，及該n型半導體主體 上之該覆層之拉伸應力。
  5. 如申請專利範圍第1項之半導體裝置，其中，該p型半導體主體上之該覆層為SiGe或Ge，且其中，該n型半導體主體上之該覆層為Si。
  6. 如申請專利範圍第5項之半導體裝置，其中，該p型半導體裝置上之該覆層為SiGe，具有較該半導體主體之該SiGe中更大之Ge比例。
  7. 如申請專利範圍第1項之半導體裝置，其中，該源極區及該汲極區包含下列至少一者：與該相同半導體主體上之該覆層相同之材料，以及因接近該半導體主體之鬆弛材料而造成該源極區及該汲極區中應變之材料。
  8. 如申請專利範圍第1項之半導體裝置，包含配置於該基板上之鬆弛層，並具有形成該p型半導體主體及該n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸；其中，該半導體主體係由鬆弛SiGe形成，該鬆弛SiGe具有較該n型半導體主體上之該覆層之晶格常數大之晶格常數，及具有較該p型半導體主體上之該覆層之晶格常數小之晶格常數；該半導體裝置包含該p型半導體主體上之該覆層之壓縮應力，及該n型半導體主體上之該覆層之拉伸應力；其中，下列至少一者：該p型半導體主體上之該覆層為SiGe或Ge，且其中，該n型半導體主體上之該覆層為Si，以及 該p型半導體裝置上之該覆層為SiGe，具有較該半導體主體之該SiGe中更大之Ge比例；其中，該源極區及該汲極區包含下列至少一者：與該相同半導體主體上之該覆層相同之材料，以及因接近該半導體主體之鬆弛材料而造成該源極區及該汲極區中應變之材料；該半導體裝置包含接觸該p型半導體主體及該n型半導體主體二者之隔離層；以及其中，該半導體主體為具有側壁及延伸通過該通道區之電流流動方向之鰭，且其中，該鰭具有晶格取向使得該鰭於通道流動方向及在該覆層具有(100)側壁表面及(110)方位。
  9. 一種行動運算平台，包含：微處理器，包含：基板；至少一p型半導體主體及至少一n型半導體主體，二者皆配置於該基板上及具有包含SiGe之半導體材料，個別的該半導體主體具有配置於源極區及汲極區間之通道區；應變覆層，配置於至少一p型半導體主體及至少一n型半導體主體之該通道區上，並具有依據該半導體主體為p型或n型而不同之材料；閘極介電層，配置於該覆層上； 閘極電極，配置於該閘極介電層上；以及源極或汲極材料，分別配置於該源極區及該汲極區之每一者中；顯示幕，通訊地耦接至該微處理器；以及無線收發器，通訊地耦接至該微處理器。
  10. 如申請專利範圍第9項之平台，包含鬆弛層，配置於該基板上，並具有形成該p型半導體主體及該n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸；其中，該半導體主體係由鬆弛SiGe形成，該鬆弛SiGe具有較該n型半導體主體上之該覆層之晶格常數大之晶格常數，及具有較該p型半導體主體上之該覆層之晶格常數小之晶格常數；該微處理器包含該p型半導體主體上之該覆層之壓縮應力，及該n型半導體主體上之該覆層之拉伸應力；其中，下列至少一者：該p型半導體主體上之該覆層為SiGe或Ge，且其中，該n型半導體主體上之該覆層為Si，以及該p型半導體裝置上之該覆層為SiGe，具有較該半導體主體之該SiGe中更大之Ge比例；其中，該源極區及該汲極區包含下列至少一者：與該相同半導體主體上之該覆層相同之材料，以及因接近該半導體主體之鬆弛材料而造成該源極區及該汲極區中應變之材料； 該微處理器包含接觸該p型半導體主體及該n型半導體主體二者之隔離層；以及其中，該半導體主體為具有側壁及延伸通過該通道區之通道流動方向之鰭，且其中，該鰭具有晶格取向使得該鰭於面對該通道流動方向及在該覆層具有(100)側壁表面及(110)方位。
  11. 一種半導體裝置之製造方法，包含：於基板上形成至少一p型半導體主體及至少一n型半導體主體，其中，該半導體主體具有源極區、通道區、及汲極區，且其中，至少該通道區係以包含SiGe之材料形成；於第一載子電荷類型及第二載子電荷類型二者之至少部分該半導體主體上沉積可移除式蓋層，其中，該第一載子電荷類型及該第二載子電荷類型不同並包含p型或n型；形成穿過該可移除式蓋層之開口以暴露該第一載子電荷類型之該半導體主體之至少該通道區；於該第一載子電荷類型之該暴露半導體主體上形成第一覆層；於該第一載子電荷類型之至少部分該半導體主體上提供可移除式蓋層；形成穿過該可移除式蓋層之開口以暴露該第二載子電荷類型之該半導體主體之至少該通道區；以及於該第二載子電荷類型之該暴露半導體主體上形成第 二覆層。
  12. 如申請專利範圍第11項之方法，包含形成與該第一覆層之材料不同材料之該第二覆層，其中，該材料至少部分依據與該覆層接觸之該半導體主體之載子電荷類型而不同。
  13. 如申請專利範圍第11項之方法，其中，形成該半導體主體包含：於該基板上形成鬆弛層，並具有形成該p型半導體主體及該n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸。
  14. 如申請專利範圍第11項之方法，其中，沉積該第一覆層及該第二覆層包含於該些開口選擇地磊晶生長該第一覆層及該第二覆層。
  15. 如申請專利範圍第11項之方法，其中，形成該半導體主體包含以鬆弛SiGe形成該半導體主體，該鬆弛SiGe具有較該n型半導體主體上之該覆層之晶格常數大之晶格常數，及具有較該p型半導體主體上之該覆層之晶格常數小之晶格常數。
  16. 如申請專利範圍第11項之方法，包含形成SiGe或Ge之該p型半導體主體上之該覆層，及形成Si之該n型半導體主體上之該覆層。
  17. 如申請專利範圍第16項之方法，包含以具有較該半導體主體之該SiGe中更大之Ge比例形成SiGe之該p型半導體主體上之該覆層。
  18. 如申請專利範圍第11項之方法，其中，沉積該可移除式蓋層包含沉積第一可移除式蓋層，該方法包含：於該第一覆層形成後，移除該第一可移除式蓋層；提供第二可移除式蓋層以覆蓋該第一載子電荷類型之至少部分該半導體主體及該第一覆層；以及於該第二覆層形成後，移除該第二可移除式蓋層。
  19. 如申請專利範圍第11項之方法，其中，沉積該可移除式蓋層包含沉積第一可移除式蓋層，該方法包含：提供第二可移除式蓋層以覆蓋該第一載子電荷類型之至少部分該半導體主體及該第一覆層；形成穿過至少該第一可移除式蓋層之開口以暴露該第二載子電荷類型之至少部分該半導體主體；以及移除該第一可移除式蓋層及該第二可移除式蓋層二者。
  20. 如申請專利範圍第11項之方法，包含形成與該第一覆層之材料不同材料之該第二覆層，其中，該材料至少部分依據與該覆層接觸之該半導體主體之載子電荷類型而不同；其中，形成該半導體主體包含：於該基板上形成鬆弛層，並具有形成該p型半導體主體及該n型半導體主體二者之鬆弛矽鍺(SiGe)之直立延伸；其中，形成該第一覆層及該第二覆層包含於該些開口選擇地磊晶生長該第一覆層及該第二覆層； 其中，形成該半導體主體包含以鬆弛SiGe形成該半導體主體，該鬆弛SiGe具有較該n型半導體主體上之該覆層之晶格常數大之晶格常數，及具有較該p型半導體主體上之該覆層之晶格常數小之晶格常數；該方法包含形成SiGe或Ge之該p型半導體主體上之該覆層，及形成Si之該n型半導體主體上之該覆層；該方法包含以具有較該半導體主體之該SiGe中更大之Ge比例形成SiGe之該p型半導體主體上之該覆層；其中，沉積該可移除式蓋層包含沉積第一可移除式蓋層，該方法包含下列至少一者：(1)於該第一覆層形成後，移除該第一可移除式蓋層；提供第二可移除式蓋層以覆蓋該第一載子電荷類型之至少部分該半導體主體及該第一覆層；以及於該第二覆層形成後，移除該第二可移除式蓋層；以及(2)提供第二可移除式蓋層以覆蓋該第一載子電荷類型之至少部分該半導體主體及該第一覆層；形成穿過至少該第一可移除式蓋層之開口以暴露該第二載子電荷類型之至少部分該半導體主體；以及移除該第一可移除式蓋層及該第二可移除式蓋層二者； 其中，於該p型半導體主體上沉積覆層於該覆層形成壓縮應力，及於該n型半導體主體沉積覆層於該覆層形成拉伸應力；該方法包含於至少一該半導體主體上之該通道區之任一側形成源極區及汲極區，且其中，該源極區及該汲極區包含下列至少一者：與該相同半導體主體上之該覆層相同之材料，以及因接近該半導體主體之鬆弛材料而造成該源極區及該汲極區中應變之材料；以及該方法包含形成絕緣層與p型半導體主體及n型半導體主體接觸；以及該方法包含形成該半導體主體做為鰭，具有側壁及延伸通過該通道區之通道流動方向且其中，該鰭具有晶格取向使得該鰭於面對該通道流動方向及在該覆層具有(100)側壁表面及(110)方位。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI623980B (zh) * 2015-12-17 2018-05-11 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TWI759282B (zh) * 2016-03-25 2022-04-01 台灣積體電路製造股份有限公司 半導體裝置及製作半導體裝置之方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209185B2 (en) 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
US9799767B2 (en) * 2015-11-13 2017-10-24 Globalfoundries Inc. Methods of forming PMOS and NMOS FinFET devices on CMOS based integrated circuit products
US9748387B2 (en) * 2015-11-13 2017-08-29 Globalfoundries Inc. Methods of forming PMOS FinFET devices and multiple NMOS FinFET devices with different performance characteristics
KR101846991B1 (ko) * 2016-08-11 2018-04-09 가천대학교 산학협력단 벌크 실리콘 기반의 실리콘 게르마늄 ｐ-채널 삼중 게이트 트랜지스터 및 그 제조방법
US10886272B2 (en) 2016-12-29 2021-01-05 Intel Corporation Techniques for forming dual-strain fins for co-integrated n-MOS and p-MOS devices
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10741560B2 (en) * 2017-10-26 2020-08-11 International Business Machines Corporation High resistance readout FET for cognitive device
US10930763B2 (en) * 2018-09-25 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device for forming metal gate electrodes for transistors

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7629603B2 (en) 2006-06-09 2009-12-08 Intel Corporation Strain-inducing semiconductor regions
US7517764B2 (en) 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
KR20090017041A (ko) 2007-08-13 2009-02-18 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7674669B2 (en) * 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
US8120063B2 (en) * 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
JP2010287675A (ja) 2009-06-10 2010-12-24 Panasonic Corp 半導体装置及びその製造方法
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8697523B2 (en) * 2012-02-06 2014-04-15 International Business Machines Corporation Integration of SMT in replacement gate FINFET process flow
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
US20140264488A1 (en) * 2013-03-15 2014-09-18 Globalfoundries Inc. Methods of forming low defect replacement fins for a finfet semiconductor device and the resulting devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI623980B (zh) * 2015-12-17 2018-05-11 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US10879399B2 (en) 2015-12-17 2020-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of manufacturing semiconductor device comprising doped gate spacer
US11018259B2 (en) 2015-12-17 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device comprising gate structure and doped gate spacer
TWI759282B (zh) * 2016-03-25 2022-04-01 台灣積體電路製造股份有限公司 半導體裝置及製作半導體裝置之方法

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