TW201724282A - 半導體元件及其製造方法 - Google Patents

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Abstract

半導體元件包含基材、至少一源極汲極特徵、閘極結構以及至少一閘極間隙壁。源極汲極特徵至少部分位於基材中。閘極結構位於基材上。閘極間隙壁位於閘極結構之至少一側壁上。閘極間隙壁之底部位具有摻雜物於其中。

Description

半導體元件及其製造方法
本揭露係關於一種半導體元件，特別係關於一種半導體元件之製造方法。
隨著積體電路尺寸的縮小以及其運算速度需求的增加，電晶體隨之具有越來越小的尺寸以及越來越高的驅動電流，因而發展出鰭式場效電晶體(Fin Field-Effect Transistors,FinFET)。鰭式場效電晶體具有漸增的通道寬度。藉由形成包含鰭片之側壁上的部位以及包含鰭片之頂面上的部位的通道來達到通道寬度的增加。因為電晶體的驅動電流正比於通道寬度，鰭式場效電晶體的驅動電流亦隨著通道寬度的增加而變大。
依據本揭露之一些實施方式，半導體元件包含基材、至少一源極汲極特徵、閘極結構以及至少一閘極間隙壁。源極汲極特徵至少部分位於基材中。閘極結構位於基材上。閘極間隙壁位於閘極結構之至少一側壁上。閘極間隙壁 之底部位具有摻雜物於其中。
依據本揭露之另一些實施方式，半導體元件包含基材、至少一半導體鰭片、閘極結構、至少一閘極間隙壁。半導體鰭片位於基材上。半導體鰭片包含至少一通道部位以及至少一源極汲極部位。閘極結構位於半導體鰭片之通道部位上。閘極間隙壁相鄰於閘極結構，並位於半導體鰭片上，且位於通道部位與半導體鰭片之該源極汲極部位之間。閘極間隙壁包含VIIIA族雜質於其中。
依據本揭露之再一些實施方式，半導體元件的製造方法包含形成半導體鰭片於基材上。形成閘極結構於半導體鰭片上。形成間隙層，此間隙層覆蓋閘極結構以及半導體鰭片。進行等向性摻雜製程，以摻雜間隙層。圖案化間隙層，以形成至少一閘極間隙壁於閘極結構之至少一側壁上。
105‧‧‧絕緣結構
110‧‧‧基材
112‧‧‧半導體鰭片
114‧‧‧通道部位
116‧‧‧未覆蓋部位
118‧‧‧凹陷部位
120‧‧‧閘極介電質
130‧‧‧虛設層
132‧‧‧虛設閘極
134‧‧‧側壁
140‧‧‧間隙層
140’‧‧‧閘極間隙壁
140b‧‧‧底部位
140t‧‧‧頂部位
142‧‧‧下子結構層
144‧‧‧上子結構層
150‧‧‧富摻雜層
160‧‧‧輕摻雜汲極區域
160b‧‧‧底部位
160t‧‧‧頂部位
170‧‧‧磊晶結構
180‧‧‧介電層
182‧‧‧開口
190‧‧‧閘極結構
192‧‧‧側壁
210‧‧‧遮罩層
212‧‧‧氮化矽層
214‧‧‧氧化物層
220‧‧‧離子
A-A’‧‧‧線段
R‧‧‧凹陷
T‧‧‧厚度
第1圖繪示依據本揭露之一些實施方式之半導體元件的示意圖。
第2圖至第11圖繪示依據本揭露之一些實施方式之第1圖中半導體元件於中間製造階段下的剖視圖。
第12圖繪示依據本揭露之一或多個實施方式之半導體元件的砷化物濃度對應深度的剖析圖。
以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。
藉由本揭露所示之一或多個實施方式而可被改善的元件可為半導體元件。舉例來說，前述之元件可為鰭式場效電晶體(Fin Field-Effect Transistors,FinFET)元件。以下之揭露繼續利用鰭式場效電晶體為例以描述本揭露不同的實施方式。然而，應了解到，本揭露之應用並不限於特定形式的元件。
第1圖繪示依據本揭露之一些實施方式之半導體元件的示意圖。此外，第2圖至第11圖繪示依據本揭露之一 些實施方式之第1圖中半導體元件於中間製造階段下的剖視圖。第2圖至第11圖的剖面部位係沿著第1圖的線段A-A’。請參照第2圖。基材110可被提供。於一些實施方式中，基材110可包含矽。可選地，基材110可包含鍺、矽鍺、砷化鎵或其他適合的半導體材料。可選地，基材110可包含磊晶層。舉例來說，基材110可具有覆蓋於塊狀半導體的磊晶層。進一步來說，為了性能的提升，基材110可因而產生應變。舉例來說，磊晶層可包含不同於塊狀半導體的半導體材料，例如覆蓋於塊狀矽半導體的矽鍺層或是覆蓋於塊狀矽鍺半導體的矽層。此種具有應變之基材的形成方法可包含選擇性磊晶成長(selective epitaxial growth,SEG)。此外，基材110可包含絕緣底半導體(semiconductor-on-insulator,SOI)結構。可選地，基材110可包含埋入式界電層，例如埋入式氧化(buried oxide,BOX)層。此外，基材110的形成方法舉例可包含氧離子植入矽晶隔離(Separation by implanted oxygen,SIMOX)製程、晶圓接合(wafer bonding)製程、選擇性磊晶成長(selective epitaxial growth,SEG)製程或其他適合的方法。
至少一半導體鰭片112形成於基材110上。於一些實施方式中，半導體鰭片112可包含矽。舉例來說，半導體鰭片112的形成方法可利用光微影製程來圖案化並蝕刻基材110。於一些實施方式中，一層狀之光阻材料(圖未示)可設置於基材110上方。此層狀之光阻材料可依據圖案的設計(於本實施方式中所設計的圖案為半導體鰭片112)而接受照射(暴露)，並經過顯影以移除光阻材料之一部位。剩下的光阻材 料可於後續的製程(例如：蝕刻製程)中保護其所覆蓋的材料。應了解到，其他的遮罩(例如氧化物或氮矽化物遮罩)亦可使用於後續的蝕刻製程中。
請參照第1圖。複數絕緣結構105可形成於基材110上。絕緣結構105可於半導體鰭片112的周圍作為淺溝槽隔離(shallow trench isolation,STI)。絕緣結構105的形成方法可為化學氣化沉積(chemical vapor deposition,CVD)製程，且四乙基正矽酸鹽(tetraethyl orthosilicate,TEOS)以及氧氣可作為化學氣化沉積製程的前驅物。於一些實施方式中，絕緣結構105之形成方法可為離子植入製程，例如以氧離子、氮離子、碳離子等類似的離子來植入於基材110中。於一些其他的實施方式中，絕緣結構105係絕緣底半導體晶圓的絕緣層。
請參照第2圖。閘極介電質120係形成以覆蓋於半導體鰭片112。閘極介電質120的形成方法可包含熱氧化製程、化學氣相沉積製程、濺鍍製程或其他本領域已知用於形成閘極介電質的方法。依據形成介電層所使用之製程，於半導體鰭片112之頂部上之閘極介電質120的厚度可不同於半導體鰭片112之側壁(圖未示)上之閘極介電質120的厚度。舉例來說，閘極介電質120可包含高介電常數材料，例如金屬氧化物(metal oxides)、金屬氮化物(metal nitrides)、金屬矽化物(metal silicates)、過渡金屬氧化物(transition metal-oxides)、過渡金屬氮化物(transition metal-nitrides)、過渡金屬矽化物(transition metal-silicates)、金屬氮氧化物(oxynitrides of metals)、金屬鋁化物(metal aluminates)、矽鋯化物(zirconium silicate)、鋁鋯化物(zirconium aluminate)或上述材料之任意組合。於一些實施方式中，閘極介電質120之材料可包含鉿氧化物(hafnium oxide,HfO2)、鉿矽氧化物(hafnium silicon oxide,HfSiO)、鉿矽氮氧化物(hafnium silicon oxynitride,HfSiON)、鉿鉭氧化物(hafnium tantalum oxide,HfTaO)、鉿鈦氧化物(hafnium titanium oxide,HfTiO)、鉿鋯氧化物(hafnium zirconium oxide,HfZrO)、鑭氧化物(lanthanum oxide,LaO)、鋯氧化物(zirconium oxide,ZrO)、鈦氧化物(titanium oxide,TiO)、鉭氧化物(tantalum oxide,Ta2O5)、釔氧化物(yttrium oxide,Y2O3)、鍶鈦氧化物(strontium titanium oxide,SrTiO3,STO)、鋇鈦氧化物(barium titanium oxide,BaTiO3,BTO)、鋇鋯氧化物(barium zirconium oxide,BaZrO)、鑭鉿氧化物(hafnium lanthanum oxide,HfLaO)、鑭矽氧化物(lanthanum silicon oxide,LaSiO)、鋁矽氧化(aluminum silicon oxide,AlSiO)、鋁氧化物(aluminum oxide,Al2O3)、氮矽化物(silicon nitride,Si3N4)、矽氧氮化物(oxynitrides,SiON)以及上述材料之任意組合。閘極介電質120可具有多層結構，例如其中一層結構為矽氧化物(例如介面層)而另一層結構為高介電常數之材料。
虛設層130係形成於閘極介電質120上。沉積虛設層130的方法可包含化學氣相沉積製程、濺鍍沉積製程或 其他本領域已知用來沉積導電材料的方法。虛設層130之材料可包含多晶矽(polycrystalline-silicon,poly-Si)或多晶矽鍺(poly-crystalline silicon-germanium,poly-SiGe)。舉例來說，於一些實施方式中，虛設層130可包含藉由低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)製程所沉積之非摻雜的多晶矽。舉例來說，多晶矽亦可包含藉由爐管所沉積之原位摻雜的多晶矽。可選地，虛設層130可包含其他適合的材料。進一步來說，虛設層130可利用均勻或非均勻摻雜來摻雜多晶矽。
遮罩層210係藉由適合的製程而形成一適當的厚度於虛設層130上。當遮罩層210不覆蓋於虛設層130的其他部位時，也可視為遮罩層210可覆蓋於虛設層130之一部位。於一些實施方式中，遮罩層210係為包含矽氧化物(silicon oxide)之硬遮罩層。於一些其他實施方式中，遮罩層210之材料可包含氮矽化物(siliconnitride,SiN)、氮氧矽化物(silicon oxynitride,SiON)、碳矽化物(silicon carbide,SiC)、碳氧矽化物(SiOC)、旋塗式玻璃(spin-on glass,SOG)、低介電常數膜(a low-κ film)、四乙基正矽酸鹽(tetraethyl orthosilicate,TEOS)、電漿輔助化學氣相沉積氧化物(plasma enhanced CVD oxide,PE-oxide)、高深寬比製程(high-aspect-ratio-process,HARP)所形成之氧化物、非結晶碳材料(amorphous carbon material)、其他適合的材料及/或上述材料之任意 組合。矽氧化物層的形成方法可包含，但不限於，化學氣相沉積製程、物理氣象沉積製程或原子層沉積製程。此外，矽氧化物層的厚度範圍實質上可從約100埃至約500埃。於一些實施方式中，遮罩層210可為光阻層。光阻層係沉積於虛設層130上。舉例來說，光阻層的形成方法可包含旋轉塗佈製程。此外，舉例來說，光阻層可藉由光照製程、顯影製程、乾燥製程、蝕刻製程以及其他適當的製程來形成所設計的圖案。於一些實施方式中，遮罩層210可包含沉積於虛設層130上之氮化矽層212以及沉積於氮化矽層212上之氧化物層214。
請參照第3圖。藉由移除製程(或蝕刻製程)來移除虛設層130中之設計圖案之外的部位(見第1圖)，以形成虛設閘極132。也就是說，移除未被遮罩層210覆蓋的部位以形成虛設閘極132。於一些實施方式中，可進行多次的蝕刻製程。然而，圖案化製程的進行係不限於利用光阻的光微影製程(photolithography process)。圖案化製程的進行可藉由浸潤式微影(immersion lithography)製程、電子束微影(electron beam lithography)製程或其他適合的製程。因此，藉由上述方法可得到如第3圖所示之虛設閘極132的圖案。虛設閘極132所覆蓋之半導體鰭片112的至少一部位可稱為半導體鰭片112的通道部位114，而未被虛設閘極132所覆蓋之半導體鰭片112的其他部位可稱為未覆蓋部位116。於一些實施方式中，閘極介電質120也可被圖案化，使得半導體鰭片112具有未被閘極介電質120以及虛設閘極 132所覆蓋的部位(見第3圖)。於一些其他實施方式中，半導體鰭片112可被閘極介電質120所蓋住。
請參照第4圖。間隙層140係形成以覆蓋於虛設閘極132、遮罩層210以及半導體鰭片112。於一些實施方式中，間隙層140係複合層。此複合層包含具有不同蝕刻特性之下子結構層142以及上子結構層144。於一些實施方式中，下子結構層142係由氧化物所形成，因此亦可被稱為襯墊氧化物層。上子結構層144係由氮矽化物或氮氧矽化物所形成，因此亦可被稱為襯墊氮化物層。於其他一些實施方式中，間隙層140可具有單層或複合層的結構。此單層或複合層的結構可包含氧化物(oxide)、氮矽化物(silicon nitride)、氮氧矽化物(silicon oxynitride,SiON)及/或其他介電材料。間隙層140的形成方法可包含，但不限於，電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)製程、低壓化學氣係沉積(low-pressure chemical vapor deposition,LPCVD)製程、次常壓化學氣係沉積(sub-atmospheric chemical vapor deposition,SACVD)製程。
接著，間隙層140可被摻雜。於一些實施方式中，間隙層140可藉由電漿摻雜(Plasma Doping,PLAD)製程來摻雜。詳細來說，富摻雜層150係形成於間隙層140上。舉例來說，富摻雜層150的形成方法可包含電漿離子輔助沉積(plasma ion assisted deposition,PIAD)製程。富摻雜層150可包含雜質。此雜質係用來形成間隙層140中的 摻雜物。富摻雜層150的形成材料可包含N型雜質或P型雜質。舉例來說，富摻雜層150之材質可包含硼化物(例如氟化硼(BF2)或乙硼烷(B2H6))、銦化物(indium)、磷化物(phosphorous)及/或砷化物(arsenic)。於一些實施方式中，富摻雜層150的厚度T實質上為約5奈米至約6奈米。
請參照第5圖。藉由撞擊植入製程(nock-on implantation)以將富摻雜層150中的摻雜物撞擊至間隙層140中。撞擊植入製程所使用的離子220可包含元素週期表中VIIIA族的元素離子或惰性氣體離子，例如氙離子、氬離子、氖離子、氦離子、氪離子、上述離子之任意組合或其他不會對於鰭式場效電晶體之特性具有不利影響的離子。於一些實施方式中，藉由惰性氣體離子的散射可誘發出撞擊植入製程。於一些實施方式中，在沉積以及離子的模式下，電漿離子輔助沉積製程以及撞擊植入製程可被視為電漿摻雜(Plasma Doping,PLAD)製程。因為藉由惰性氣體離子的散射可誘發出電漿摻雜製程，電漿摻雜製程係為等相性摻雜製程。也就是說，虛設閘極132之側壁上之間隙層140的部位可被摻雜。因此，間隙層140可包含元素週期表中VIIIA族之元素的雜質。於一些實施方式中，已摻雜之間隙層140可藉由至少一退火製程(annealing process)而擴散位於其中的摻雜物。於一些實施方式中，當摻雜物係為砷化物時，間隙層140之砷化物之摻雜物濃度係實質上為一範圍從約6x1019atoms/cm3至約1x1021atoms/cm3。當摻雜物係為磷化物時，間隙層140之磷化物之摻雜物濃度實質上係為一範圍從約 2x1019atoms/cm3至約3x1020atoms/cm3。當摻雜物係為硼化物時，間隙層140之硼化物之摻雜物濃度實質上係為一範圍從約1x1020atoms/cm3至約1x1021atoms/cm3。於一些實施方式中，當摻雜物係為氙化物時，間隙層140之氙化物之摻雜物濃度實質上係為一範圍從約2x1018atoms/cm3至約5x1018atoms/cm3。
請參照第6圖。複數輕摻雜汲極(Light-Doped Drain,LDD)區域160係形成於半導體鰭片112中。特別來說，輕摻雜汲極區域160係形成於半導體鰭片112之未覆蓋部位116中。虛設閘極132插入於兩個輕摻雜汲極區域160之間。也就是說，輕摻雜汲極區域160係實質上對準於虛設閘極132之側壁134。輕摻雜汲極區域160的形成方法可包含電漿摻雜製程、離子植入製程、擴散製程及/或其他適當的製程。於一些實施方式中，若輕摻雜汲極區域160係藉由電漿摻雜製程所形成，則間隙層140的摻雜以及輕摻雜汲極區域160的形成可被同時進行。也就是說，間隙層140以及輕摻雜汲極區域160具有實質上同樣的摻雜物。然而，於一些其他實施方式中，間隙層140的摻雜以及輕摻雜汲極區域160的形成可被分開進行。依據鰭式場效電晶體的導電類型，輕摻雜汲極區域160可使用N型摻雜物或P型摻雜物來做摻雜。舉例來說，若鰭式場效電晶體的最後結構係N型鰭式場效電晶體，則輕摻雜汲極區域160中的摻雜物可為磷化物、砷化物或上述摻雜物之任意組合。然而，若鰭式場效電晶體的最後結構係P型鰭式場效電晶體，則輕摻雜汲極區域160中的摻雜物可為硼化物、銦化物或上述摻雜物之任意組 合。
請參照第7圖。間隙層140可被圖案化為一對閘極間隙壁140’。此閘極間隙壁140’係位於虛設閘極132之相對的側壁134上，且位於遮罩層210之相對的側壁上。濕蝕刻或乾蝕刻製程可被用來作為圖案化的製程。閘極間隙壁140’可包含襯墊氧化物部位(亦可稱為內部位)以及氮化物部位(亦可稱為外部位)。
請參照第8圖。虛設閘極132以及閘極間隙壁140’所暴露之半導體鰭片112之部位可被移除(或使成為凹陷)，以形成至少一凹陷R於半導體鰭片112中。舉例來說，如第8圖中的兩個凹陷R所示的結構。此外，材料之任何適當的量可被移除。於一些實施方式中，輕摻雜汲極區域160之部位也可被移除，而剩下之輕摻雜汲極區域160係相鄰於閘極間隙壁140’之凹陷R。剩下之半導體鰭片112具有凹陷部位118以及通道部位114。凹陷部位118係嵌入於基材110中，且藉由凹陷R而被暴露出。通道部位114係位於虛設閘極132下方，且為鰭式場效電晶體的通道。輕摻雜汲極區域160係位於通道部位114中，且位於閘極間隙壁140’下方。
移除半導體鰭片112之部位的方法可包含形成光阻層或覆蓋層(例如氧化物覆蓋層)於第7圖所示之結構上方、圖案化光阻層或覆蓋層以具有可暴露出半導體鰭片112之部位的開口以及回蝕刻半導體鰭片112的材料。於一些實施方式中，半導體鰭片112可利用乾蝕刻製程來蝕刻。可選地，蝕刻製程可為濕蝕刻製程或乾蝕刻製程以及濕蝕刻製程 的組合。移除半導體鰭片112之部位也可包含微影製程，藉以進行蝕刻製程。微影製程(lithography process)可包含光阻塗佈(例如旋轉塗佈製程)、軟烘烤(soft baking)、遮罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、對光阻劑顯影(developing the photoresist)、洗濯(rinsing)、乾燥(drying)，例如硬烘烤(hard baking)、或其他適當之製程或上述製程之任意組合。可選地，微影製程可藉由其他方法來進行或取代，例如無遮罩微影製程(maskless photolithography)、電子束寫入製程(electron-beam writing)以及離子束寫入製程(ion-beam writing)。於一些其他實施方式中，微影製程可包含奈米轉印製程(nanoimprint technology)。於一些實施方式中，藉由預清洗製程(pre-cleaning process)可利用氫氟酸(HF)或其他適合之溶液來清洗凹陷R。
請參照第9圖。複數磊晶結構170係分別形成於凹陷R中以及半導體鰭片112之凹陷部位118上。磊晶結構170以及凹陷部位118可形成半導體鰭片112之源極汲極部位。磊晶結構170可藉由一或多個磊晶製程(epitaxy or epitaxial(epi)processes)所形成，使得矽特徵、矽鍺特徵及/或其他適當的特徵可形成位於半導體鰭片112之凹陷部位118上的結晶態。於一些實施方式中，磊晶結構170之晶格常數係不同於半導體鰭片112之晶格常數。磊晶結構170可產生應變或應力，使得半導體元件具有載子遷移率，並可提高半導體元件的性能。磊晶製程可包含化學氣相沉積 製程(例如氣相磊晶(vapor-phase epitaxy,VPE)製程及/或超高真空化學氣相沉積製程(ultra-high vacuum chemical vapor deposition,UHV-CVD))、分子束磊晶製程(molecular beam epitaxy)及/或其他適當之製程。磊晶製程可使用氣態的及/或液態的前驅物。此氣態的及/或液態的前驅物可交互作用於半導體鰭片112之凹陷部位118的結構(例如矽)。因此，應變通道可被形成以增加載子遷移率，並可提高元件性能。磊晶結構170可為原位摻雜。摻雜的種類可包含P型摻雜物(例如硼化物或硼氟化物(BF2))、N型摻雜物(例如磷化物(phosphorus)或砷化物(arsenic))及/或其他適當之摻雜物或及/或前述摻雜物之任意組合。若磊晶結構170非為原位摻雜，則可藉由第二植入製程(例如接面植入製程(junction implant process))來摻雜磊晶結構170。一或多個退火製程可作用於磊晶結構170。退火製程可包含快速熱退火(rapid thermal annealing,RTA)製程及/或雷射退火製程(laser annealing processes)。
於一些實施方式中，複數矽化物接觸(圖未示)分別位於磊晶結構170上。矽化物為金屬以及矽所形成之化合物。此矽化物於半導體元件中被用來作為接觸。矽化物接觸係熱穩定，而相較於多晶矽具有較低的阻值，且為良好的歐姆接觸。因為矽化反應可消減位於接觸以及特徵之間之介面的缺陷，矽化物接觸係可靠的。自對準矽化物(self-aligned silicide(“salicide”))製程可於半導體製造過程中被使用。在製造高速互補式金屬氧化物半導體 (complementary metal oxide semiconductor,CMOS)元件的過程中可使用矽化物製程。矽化物製程可將磊晶結構170之表面部位轉變為矽化物接觸。矽化物製程包含與矽(silicon,Si)一起進行矽化反應的金屬沉積物。為了於磊晶結構170上形成矽化物接觸，金屬材料矽可沉積而覆蓋於磊晶結構170上。加熱晶圓至矽可與磊晶結構170之矽反應而形成接觸的溫度之後，移除未反應之金屬。當於一區域中之未反應的金屬被移除之後，矽化物接觸可遺留於磊晶結構170上方之另一區域。
接著，介電層180係形成於閘極間隙壁140’的外側，且形成於基材110上。也就是說，介電層180圍繞於閘極間隙壁140’以及虛設閘極132。介電層180之材質可包含矽氧化物(silicon oxide)、氮氧化物(oxynitride)或其他適當的材料。介電層180可包含單層結構或多層結構。介電層180的形成方法可包含一適當的製程，例如化學氣相沉積製程或原子層沉積製程。藉由化學機械研磨(chemical mechanical planarization,CMP)製程可移除多餘的介電層180，且可於後續移除虛設閘極的製程中來暴露出虛設閘極132之頂面。
請參照第10圖。虛設閘極132(見第9圖)係移除以形成開口182，並將閘極間隙壁140’作為開口182的側壁。於一些其他實施方式中，第9圖所示之閘極介電質120也可一起被移除。可選地，於一些實施方式中，虛設閘極132可被移除，而閘極介電質120則被保留下來。藉由乾蝕 刻製程、濕蝕刻製程或前述製程的組合可移除虛設閘極132(以及閘極介電質120)。舉例來說，濕蝕刻製程可包含具有氫氧化物之溶液(例如氫氧化銨)、去離子水及/或其他適當的蝕刻溶液。
於第10圖中，因為閘極間隙壁140’已被摻雜，閘極間隙壁140’的蝕刻速率係低於未被摻雜之閘極間隙層。因此，當虛設閘極132被移除時，閘極間隙壁140’係不易被移除。在前述結構配置下，形成於開口182中之閘極結構190(見第11圖)係不連接於源極汲極特徵(例如半導體鰭片112及/或磊晶結構170)。閘極間隙壁140’可為位於閘極結構190與於源極汲極特徵之間之良好的絕緣體。
請參照第11圖。閘極結構190係形成於開口182上。換句話說，閘極間隙壁140’係位於閘極結構190之相對的側壁192上。前述所形成之閘極結構190也可包含閘極介電層、覆蓋層、填充層及/或其他可設計為金屬閘極堆疊之適當的層狀結構。包含於閘極結構190中的功函數金屬層可為n型或p型功函數層。舉例來說，p型功函數金屬層可包含鈦氮化物(TiN)、鉭氮化物(TaN)、釕化物(Ru)、鉬化物(Mo)、鋁化物(Al)、鎢氮化物(WN)、矽鋯化物(ZrSi2)、矽鉬化物(MoSi2)、矽鉭化物(TaSi2)、矽鎳化物(NiSi2)、其他適當的n型功函數材料或前述材料之任意組合。功函數層可包含複數的層狀結構。功函數層的沉積方法可包含化學氣相沉積製程、物理氣相沉積製程、電鍍製程及/或其他適當的製程。於一些實施方式中，所形成之閘極結構190係包 含p型功函數層之p型金屬閘極。於一些實施方式中，於閘極結構190中的覆蓋層可包含耐熱金屬以及耐熱金屬之氮化物(例如鈦氮化物(TiN)、鉭氮化物(TaN)、鎢氮化物(W2N)、鈦氮矽化物(TiSiN)或鉭氮矽化物(TaSiN))。覆蓋層的沉積方法可包含化學氣相沉積製程、物理氣相沉積製程、金屬有機化學氣相沉積(Metal-organic chemical vapor deposition,MOCVD)製程以及原子層沉積製程。於一些實施方式中，包含於介電層180中之填充層可包含鎢化物(tungsten,W)。金屬層的沉積方法可包含原子層沉積製程、物理氣相沉積製程、化學氣相沉積製程或其他適當的製程。於閘極結構190形成之後，半導體元件的結構可如第1圖所示。
請參照第1圖以及第11圖。從結構上來看，閘極間隙壁140’具有頂部位140t以及底部位140b。底部位140b係位於頂部位140t與半導體鰭片112之間。於一些實施方式中，閘極間隙壁140’之底部位140b係相鄰於半導體鰭片112。因為至少閘極間隙壁140’之底部位140b已被摻雜，則閘極間隙壁140’之底部位140b的摻雜濃度實質上為約6x1019atoms/cm3至約1x1020atoms/cm3，且閘極間隙壁140’的蝕刻速率係低於未摻雜之閘極間隙壁的蝕刻速率。因此，當開口182形成之後。閘極間隙壁140’的結構可不被破壞。於前述之結構配置下，形成於開口182中之閘極結構190係不連接於源極汲極特徵(例如半導體鰭片112及/或磊晶結構170)。閘極間隙壁140’可作為位於閘極結構190與於源極汲 極特徵之間之良好的絕緣體。
請參照第11圖。半導體鰭片112之輕摻雜汲極區域160具有頂部位160t以及底部位160b。頂部位160t係位於底部位160b與閘極間隙壁140’之間。輕摻雜汲極區域160之頂部位160t的摻雜濃度實質上可為約2x1020atoms/cm3至約3x1020atoms/cm3，而輕摻雜汲極區域160之底部位160b的摻雜濃度實質上可為約2x1019atoms/cm3至約4x1019atoms/cm3。也就是說，閘極間隙壁140’之底部位140b的摻雜濃度係高於輕摻雜汲極區域160之底部位160b的摻雜濃度，而閘極間隙壁140’之底部位140b的摻雜濃度係低於輕摻雜汲極區域160之頂部位160t的摻雜濃度。
第12圖繪示依據本揭露之一或多個實施方式之半導體元件的砷化物濃度-深度剖析圖。閘極間隙壁以及輕摻雜汲極區域的摻雜物為砷化物。惰性氣體離子為氙離子。閘極間隙壁的材質可包含氧化物以及氮化物。輕摻雜汲極區域之頂部位之厚度實質上為18奈米，而輕摻雜汲極區域之底部位之厚度實質上為6奈米。
前述多個實施方式的特徵使此技術領域中具有通常知識者可更佳的理解本案之各方面，在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案所提及之實施方式相同之優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構，在此技術領域中具有通常知識者亦應瞭解，該等相同之結構並未背離本案之精神及範圍，而在不背離本案之精神及範圍下，其可在此進行各種改變、取代及修正。
110‧‧‧基材
112‧‧‧半導體鰭片
160‧‧‧輕摻雜汲極區域
160b‧‧‧底部位
114‧‧‧通道部位
118‧‧‧凹陷部位
140’‧‧‧閘極間隙層
140b‧‧‧底部位
140t‧‧‧頂部位
160t‧‧‧頂部位
170‧‧‧磊晶結構
180‧‧‧介電層
190‧‧‧閘極結構
192‧‧‧側壁

Claims (10)

  1. 一種半導體元件，包含：一基材；至少一源極汲極特徵，至少部分位於該基材中；一閘極結構，位於該基材上；以及至少一閘極間隙壁，位於該閘極結構之至少一側壁上，其中該閘極間隙壁之至少一底部位具有複數個摻雜物於其中。
  2. 如請求項1所述之半導體元件，其中該閘極間隙壁之該底部位的一摻雜濃度的一範圍實質上為6x1019atoms/cm3至1x1020atoms/cm3。；或者其中該些摻雜物包含砷(As)、磷(P)、硼(B)或上述摻雜物之任意組合；或者其中該源極汲極特徵包含一輕摻雜汲極(light-doped drain,LDD)區域。
  3. 如請求項1所述之半導體元件，其中該源極汲極特徵包含一輕摻雜汲極(LDD)區域，且該輕摻雜汲極區域之一下部位所具有之一摻雜濃度係小於該閘極間隙壁之該底部位的一摻雜濃度；或者其中該源極汲極特徵包含一輕摻雜汲極(LDD)區域，且該輕摻雜汲極區域之一上部位所具有之一摻雜濃度係大於該閘極間隙壁之該底部位的一摻雜濃度。
  4. 如請求項1、2或3所述之半導體元件，其中該閘極間隙壁之該底部位係相鄰於該源極汲極特徵；或者其中該源極汲極特徵包含一磊晶結構。
  5. 一種半導體元件，包含：一基材；至少一半導體鰭片，位於該基材上，其中該半導體鰭片包含至少一通道部位以及至少一源極汲極部位；一閘極結構，位於該半導體鰭片之該通道部位上；以及至少一閘極間隙壁，相鄰於該閘極結構，位於該半導體鰭片上，且位於該半導體鰭片之該通道部位與該源極汲極部位之間，其中該閘極間隙壁包含複數個VIIIA族雜質於其中。
  6. 如請求項5所述之半導體元件，其中該些VIIIA族雜質包含氙(Xe)；或者其中該半導體鰭片具有一輕摻雜汲極(light-doped drain；LDD)區域，該輕摻雜汲極區域位於該閘極間隙壁下方。
  7. 如請求項5或6所述之半導體元件，其中該半導體鰭片之該源極汲極部位包含一磊晶結構於其中。
  8. 一種半導體元件的製造方法，包含：形成一半導體鰭片於一基材上；形成一閘極結構於該半導體鰭片上；形成一間隙層以覆蓋該閘極結構以及該半導體鰭片；進行一等向性摻雜製程(isotropically doping process)以摻雜該間隙層；以及圖案化該間隙層以形成至少一閘極間隙壁於該閘極結構之至少一側壁上。
  9. 如請求項8所述之半導體元件的製造方法，其中該等向性摻雜製程係一電漿摻雜(Plasma Doping；PLAD)製程；或者其中該等向性摻雜製程包含：形成一富摻雜層，該富摻雜層包含複數個摻雜物於該間隙層上；以及進行一撞擊植入製程(knock-on implantation)以將該些摻雜物撞擊至該間隙層中；或者其中該等向性摻雜製程更形成至少一輕摻雜汲極(light-doped drain；LDD)區域於該半導體鰭片中；或者更包含：形成一輕摻雜汲極區域於該半導體鰭片中，其中形成該輕摻雜汲極區域以及進行該等向性摻雜製程係分開進行的；或者更包含： 移除該閘極結構以形成一開口，該開口相鄰於該閘極間隙壁；以及形成一金屬閘極結構於該開口中；或者更包含：形成至少一凹陷於該半導體鰭片中；以及形成一磊晶結構於該凹陷中。
  10. 如請求項8或9所述之半導體元件的製造方法，其中該閘極間隙壁之一摻雜濃度的一範圍實質上為6x1019atoms/cm3至1x1020atoms/cm3。
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