KR20170072780A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판, 적어도 하나의 소스 드레인 피처(feature), 게이트 구조체, 및 적어도 하나의 게이트 스페이서를 포함한다.　 소스/드레인 피처는 기판 내에 적어도 부분적으로 존재한다.　 게이트 구조체는 기판상에 존재한다.　 게이트 스페이서는 게이트 구조체의 적어도 하나의 측벽 상에 존재한다.　 게이트 스페이서의 적어도 하단 부분은 그 내부에 복수의 도펀트들을 가진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
우선권 주장 및 상호 참조
이 출원은 2015년 12월 17일 목요일자 출원된 미국 가특허출원 제62/269,012호에 대한 우선권을 청구하며, 상기 가특허출원은 여기에 참조 인용되었다.
본 발명은 반도체 장치 및 그 제조 방법에 대한 것이다.
집적회로의 증가하는 다운-스케일링과, 집적회로의 속도의 증가하는 요구와 함께, 트랜지스터는 더 작은 크기들 가지면서 더 높은 구동 전류를 가진다.　 따라서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 개발되었다.　 FinFET 트랜지스터는 증가된 채널 폭을 가진다.　 채널 폭의 증가는, 핀의 측벽 상의 부분들과 핀의 상단면 상에 부분들을 포함하는, 채널을 형성함으로써 달성된다.　 트랜지스터의 구동 전류가 채널 폭에 비례하기 때문에, FinFET의 구동 전류가 증가한다.
반도체 장치는 기판, 적어도 하나의 소스 드레인 피처(feature), 게이트 구조체, 및 적어도 하나의 게이트 스페이서를 포함한다.　 소스/드레인 피처는 기판 내에 적어도 부분적으로 존재한다.　 게이트 구조체는 기판상에 존재한다.　 게이트 스페이서는 게이트 구조체의 적어도 하나의 측벽 상에 존재한다.　 게이트 스페이서의 적어도 하단 부분은 그 내부에 복수의 도펀트들을 가진다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명의 일부 실시예에 따른 반도체 장치의 개략도.
도 2 내지 11은 본 발명의 일부 실시예에 따라 도 1의 반도체 장치를 제조하기 위한 방법의 여러 단계들에서의 단면도이다.
도 12는 하나 이상의 실시예에 따라 반도체 장치의 비소 농도 깊이 프로파일이다.
하기의 개시는 제공되는 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다.　 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다.　 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다.　 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다.　 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본 출원의 하나 이상의 실시예로부터 향상될 수 있는 장치의 예시는 반도체 장치이다.　　 이러한 장치는 예를 들면, 핀 전계효과 트랜지스터(fin field effect transistor; FinFET)이다.　 아래의 개시에서는 본 출원의 다양한 실시예를 예증하도록 FinFET의 예시를 계속 이용할 것이다.　 그러나, 본 출원은 특정 유형의 장치로 제한되어서는 안된다는 것이 이해된다.
도 1은 본 발명의 일부 실시예에 따른 반도체 구조체의 개략도이다. 도 2 내지 11은 본 발명 개시의 일부 실시예에 따라 도 1의 반도체 장치를 제조하기 위한 방법의 여러 단계들에서의 단면도이다.　 도 2 내지 11의 단면 위치는 도 1의 라인 A-A를 따른다.　 도 2를 참조한다.　 기판(110)이 제공된다.　 일부 실시예에서, 기판(110)은 실리콘을 포함한다.　 대안적으로, 기판(110)은 게르마늄, 실리콘 게르마늄,　 갈륨 비화물, 또는 다른 적절한 반도체 물질을 포함할 수 있다.　 또한, 대안적으로, 기판(110)은 에피택셜층을 포함할 수 있다.　 예를 들어, 기판(110)은 벌크(bulk) 반도체 위에 놓이는 에피택셜층을 구비할 수 있다.　 또한, 기판(110)은 성능 향상을 위해 변형(strain)될 수 있다.　 예를 들면, 에피택셜층은, 벌크 실리콘 위에 놓이는 실리콘 게르마늄층 또는 벌크 실리콘 게르마늄 위에 놓이는 실리콘층과 같이, 벌크 반도체의 물질과는 다른 반도체 물질을 포함할 수 있다.　　 이러한 변형된 기판은 선택적 에피택셜 성장(selective epitaxial growth; SEG)에 의해 형성될 수 있다.　　 또한, 기판(110)은 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 구조체를 포함할 수 있다.　 또한, 대안적으로, 기판(110)은 산소 주입 분리(separation by implantation of oxygen; SIMOX) 기술, 웨이퍼 접합, SEG 또는 다른 적절한 방법에 의해 형성된 것과 같이, 매립형 산화물(buried oxide; BOX)층과 같은 매립형 유전층을 포함할 수 있다.
기판(110) 상에 적어도 하나의 반도체 핀(112)이 형성된다.　 일부 실시예에서, 반도체 핀(112)은 실리콘을 포함한다.　 반도체 핀(112)은 예를 들면, 포토리소그래피 기술을 사용해서 기판(110)을 패터닝하고 에칭함으로써 형성될 수 있다.　 일부 실시예에서, 포토레지스트 물질(도시되지 않음)층이 기판(110) 위에 퇴적된다.　 포토레지스트 물질층은 원하는 패턴에 따라 조사(irradiate)되고(노출되고)(이 경우에는 반도체 핀(112)), 포토레지스트 물질의 일부분을 제거하도록 현상된다.　 잔여 포토레지스트 물질은 예를 들면, 에칭과 같은 후속 처리 단계로부터　 기저 물질을 보호한다.　 산화물 또는 실리콘 질화물 마스크와 같은 다른 마스크가 또한 에칭 프로세스에서 사용될 수 있다는 것이 주목되어야 한다.
도 1을 참조한다.　 복수의 격리 구조체들(105)이 기판(110) 상에 형성될 수 있다.　 반도체 핀(112) 주위에서 쉘로우 트렌치 격리(shallow trench isolation; STI)로서 작용하는 격리 구조체(105)는, TEOS(tetra-ethyl-ortho-silicate)와 산소를 전구체로서 사용해서 화학적 기상 퇴적(chemical vapor deposition; CVD)에 의해 형성될 수 있다.　 일부 다른 실시예에서, 격리 구조체(105)는, 예컨대, 산소, 질소, 탄소 등과 같은 이온을 기판(110) 안으로 주입시킴으로써 형성될 수 있다.　 일부 다른 실시예에서, 격리 구조체(105)는 SOI 웨이퍼의 절연층이다.
도 2를 참조한다.　 게이트 유전체(120)는 반도체 핀(112)을 덮기 위해 형성된다.　 게이트 유전체(120)는, 열 산화, 화학적 기상 퇴적, 스퍼터링, 또는 게이트 유전체를 형성하기 위한 기술 분야에서 공지되고 사용되는 다른 방법에 의해 형성될 수 있다.　 유전층 형성의 기술에 따라, 반도체 핀(112)의 상단 상의 게이트 유전체(120)의 두께는, 반도체 핀(112)의 측벽(미도시됨) 상의 게이트 유전체(120)의 두께와는 다를 수 있다.　 게이트 유전체(120)는 예를 들면, 금속 산화물, 금속 질화물, 금속 규산염, 천이 금속-산화물, 천이 금속-질화물, 천이 금속-규산염, 금속의 산화질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 또는 그 조합물과 같은 하이-k 유전 물질을 포함할 수 있다.　 일부 실시예는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란탄 산화물(LaO), 지르코늄 산화물, 티타늄 산화물(TiO), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란탄 산화물(HfLaO), 란탄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산화질화물(SiON), 및 이 물질들의 조합을 포함할 수 있다.　 게이트 유전체(120)는 실리콘 산화물의 하나의 층(예컨대, 계면층)과 하이-k 물질의 다른 하나의 층과 같은, 다중층 구조체를 가질 수 있다.
더미층(130)이 게이트 유전체 층(130) 상에 형성된다.　 더미층(130)은, 화학적 기상 퇴적(CVD), 스퍼터 퇴적, 또는 도전성 물질을 퇴적시키기 위해 당업계에서 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다.　 더미층(130)은 다결정-실리콘(폴리-Si) 또는 다결정 실리콘-게르마늄(폴리-SiGe)을 포함할 수 있다.　 예를 들면, 일부 실시예에서, 더미층(130)은 저압 화학적 기상 퇴적(low-pressure chemical vapor deposition; LPCVD)에 의해 도핑되지 않고 퇴적된 폴리실리콘을 포함한다.　 폴리실리콘은 또한, 예를 들면, 인시츄(in-situ) 도핑된 폴리실리콘의 노 퇴적(furnace deposition)에 의해 퇴적될 수 있다.　 대안적으로, 더미층(130)은 다른 적절한 물질을 포함할 수 있다.　 또한, 더미층(130)은 균일하거나 균일하지 않은 도핑을 갖는 도핑된 폴리실리콘일 수 있다.
마스크층(210)은 적절한 프로세스(들)에 의해 적절한 두께로 더미층(130) 상에 형성된다.　 마스크층(210)은 더미층(130)의 일부분을 덮는 반면에, 더미층(130)의 다른 부분들을 덮이지 않게 남겨 둔다.　 마스크층(210)은 일부 실시예에서, 실리콘 산화물을 포함하는 하드 마스크층이다.　 마스크층(210)은, 일부 실시예에서, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화물(SiC), SiOC, 스핀온 글래스(spin-on glass; SOG), 로우-k 막, 테트라에틸오르소실리케이트(tetraethylorthosilicate;　 TEOS), 플라즈마 증강 CVD 산화물(plasma enhanced CVD oxide; PE-oxide), 고종횡비 프로세스(high-aspect-ratio-process; HARP)에 의해 형성된 산화물,　 비정질 탄소 물질, 및/또는 이 물질들의 조합을 포함할 수 있다.　 실리콘 산화물층은 CVD, PVD, 또는 ALD와 같은 방법을 사용해서 형성될 수 있고, 약 100 옹스트롬 내지 약 500 옹스트롬 범위의 두께를 가질 수 있다.　 일부 다른 실시예에 있어서, 마스크층(210)은 포토레지스트층일 수 있다.　 포토레지스트층은 예를 들면, 스핀 코팅에 의해 더미층(130) 상에 퇴적되고, 조사, 현상, 건조, 에칭, 및 다른 적절한 프로세스에 의해 의도된 패턴을 형성하기 위해 사용된다.　 일부 실시예에서, 마스크층(210)은 더미층(130) 상에 배치된 실리콘 질화물층(212)과, 실리콘 질화물층(212) 상에 배치된 산화물층(214)을 포함한다.
도 3을 참조한다.　 제거 (또는 에칭) 프로세스는, 더미층(130)의 의도된 패턴이 아닌 부분을 제거하기 위해 수행되어(도 1 참조)(즉, 마스크층(210)에 의해 덮이지 않는 부분), 더미 게이트(132)를 형성한다.　 일부 실시예에서, 이러한 에칭 프로세스는 복수 회 수행될 수 있다.　 하지만, 패터닝 프로세스는 포토레지스트를 사용하는 포토리소그래피 프로세스에 제한되지 않고, 액침(immersion) 리소그래피, 전자빔 리소그래피, 또는 다른 적절한 프로세스에 의해 수행될 수 있다.　 결과적으로, 도 3에 도시된 바와 같은 더미 게이트(132)의 패턴이 얻어진다.　 더미 게이트(132)에 의해 덮여 있는 반도체 핀(112)의 적어도 일부분은 반도체 핀(112)의 채널 부분(114)이라고 지칭되고, 더미 게이트(132)에 의해 덮여 있지 않은 반도체 핀(112)의 다른 부분은 덮이지 않는 부분(116)이라고 지칭된다.　 일부 실시예에서, 게이트 유전체(120)가 또한, 패터닝되어, (도 3에 도시된 바와 같이) 반도체 핀(112)이, 게이트 유전체(120)와 더미 게이트(132)에 의해 덮이지 않은 부분들을 가지게 된다.　 일부 다른 실시예에서, 반도체 핀(112)은 게이트 유전체(120)로 캡핑(capping)될 수 있다.
도 4를 참조한다.　 스페이서층(140)은, 더미 게이트(132), 마스크층(210), 및 반도체 핀(112)을 덮도록 형성된다.　 일부 실시예에서, 스페이서층(140)은, 상이한 에칭 특징들을 가질 수 있는, 하부 서브층(142)과 상부 서브층(144)을 포함하는 합성층이다.　 일부 실시예에서, 하부 서브층(142)은 산화물로 형성되고, 따라서 라이너 산화물층이라고 서로 바꾸어 지칭되며, 상부 서브층(144)은 실리콘 질화물 또는 실리콘 산화질화물로 형성되고, 따라서 질화물층이라고 지칭된다.　 일부 다른 실시예에서, 스페이서 층(140)은, 산화물, 실리콘 질화물, 실리콘 산화질화물(SION), 및/또는 다른 유전 물질을 포함하는 단일 또는 합성층을 가질 수 있다.　 스페이서층(140)은, 플라즈마 강화 화학적 기상 퇴적(PECVD), 저압 화학적 기상 퇴적(LPCVD),　 대기압 이하의 화학기상증착(sub-atmospheric chemical vapor deposition; SACVD) 등을 사용해서 형성될 수 있다.
그런 다음, 스페이서층(140)이 도핑된다.　　 일부 실시예에서, 스페이서층(14)은 플라즈마 퇴적(plasma deposition; PLAD) 프로세스를 수행함으로써 도핑될 수 있다.　 더 자세히 설명하면, 도펀트-풍부층(150)이 스페이서층(140) 상에 형성된다.　 도펀트-풍부층(150)은 예를 들면, 플라즈마 지원 퇴적(plasma ion assisted deposition; PIAD)에 의해 형성될 수 있다.　 도펀트-풍부층(150)은, 스페이서층(140) 내에 도펀트를 형성하기 위해 사용되는 불순물을 포함한다.　 도펀트-풍부층(150)은 n형 불순물(불순물들) 또는 p형 불순물(불순물들)로 형성될 수 있다.　 예를 들면, 도펀트-풍부층(150)은 붕소(예컨대, BF2 또는 B2H6), 인듐, 인 및/또는 비소를 포함할 수 있다.　 일부 실시예에서, 도펀트-풍부층(dopant-rich layer)(150)의 두께(T)는 약 5 nm 내지 약 6 nm이다.
도 5를 참조한다.　 녹온(knock-on) 주입은, 도펀트-풍부층(150) 내의 불순물을 스페이서층(140) 내로 충돌시키기(knock) 위해 수행된다.　 녹온 주입시에 사용되는 이온(220)은, Xe, Ar, Ne, He, Kr, 또는 이 물질들의 조합과 같은, VIIIA족 또는 불활성 기체 이온들을 포함할 수 있거나, 산출되는 핀 전계 효과 트랜지스터(FinFET)의 특징에 악영향을 주지 않는 다른 이온들을 포함할 수 있다.　 일부 실시예에서, 녹온 주입은 불활성 기체 이온의 산란에 의해 유도된다.　 일부 실시예에서, PIAD와 녹온 주입은 퇴적 및 이온 모드들에서 플라즈마 도핑(plasma doping; PLAD) 프로세스라고 고려될 수 있다.　 PLAD 프로세스는 불활성 기체 이온의 산란에 의해 유도되고, PLAD 프로세스는 등방성 도핑 프로세스이다.　 즉, 더미 게이트(132)의 측벽 상의 스페이서층(140)의 부분이 도핑될 수 있다.　 그러므로, 스페이서층(140)은 VIIIA족 불순물을 포함한다.　 일부 실시예에서, 적어도 하나의 어닐링 프로세스가 도핑된 스페이서층(140)에 대해 수행되어 그 내부의 도펀트를 확산시킬 수 있다.　 일부 실시예에서, 도펀트가 비소일 때, 스페이서층(140)의 비소 도펀트 농도는 약 6x1019 원자들/cm3 내지 약 1x1021 원자들/cm3 　의 범위를 갖고, 도펀트가 인일 때, 스페이서층(140)의 인 도펀트 농도는 약 2x1019 원자들/cm3 내지 약 3x1020 원자들/cm3의 범위를 가지며, 도펀트가 붕소일 때, 스페이서층(140)의 붕소 도펀트 농도는 약 1x1020 원자들/cm3 내지 약 1x1021 원자들/cm3 범위 내에 있다.　 일부 실시예에서, 불활성 기체 이온이 Xe일 때, 스페이서층(140)의 Xe 농도는 약 2x1018 원자들/cm3 내지 약 5x1018 원자들/cm3의 범위를 가진다.
도 6을 참조한다.　 복수의 저농도 도핑된 드레인(light-doped drain; LDD) 영역들(160)이 반도체 핀(112) 내에 형성된다.　 보다 구체적으로, LDD 영역들(160)은 반도체 핀(112)의 덮이지 않은 부분(116) 내에 형성된다.　 두 개의 LDD 영역들(160)은 더미 게이트(132)에 의해 개재(interpose)된다.　 즉, LDD 영역들(160)은 더미 게이트(132)의 측벽(134)에 실질적으로 정렬된다.　 LDD 영역(160)은 PLAD 프로세스, 이온 주입 프로세스, 확산 프로세스, 및/또는 다른 적절한 프로세스에 의해 형성될 수 있다.　 일부 실시예에서, 스페이서층(140)의 도핑과 LDD 영역(160)의 형성은, LDD 영역(160)이 PLAD 프로세스를 수행함으로써 형성되면, 함께 수행될 수 있다.　 즉, 스페이서층(140)과 LDD 영역(160)은 실질적으로 동일한 도펀트를 가진다.　 하지만, 일부 다른 실시예에서, 스페이서(140)의 도핑과, LDD 영역(160)의 형성은 별도로 수행될 수 있다.　 산출되는 FinFET의 전도성 유형에 따라, LDD 영역(160)은 n형 도펀트 또는 p형 도펀트로 도핑될 수 있다.　 예를 들면, 산출되는 FinFET이 n형 FinFET이라면, LDD 영역(160) 내의 도펀트는 인, 비소, 또는 이 물질들의 조합일 수 있는 반면에, 산출되는 FinFET이 p형 FinFET이라면, LDD 영역(160) 내의 도펀트는 붕소, 인듐,　 또는 이 물질들의 조합일 수 있다.
도 7을 참조한다.　 스페이서층(140)은 더미 게이트(132)의 대향 측벽들(134) 상에, 그리고 마스크층(210)의 대향 측벽들 상에 존재하는 게이트 스페이서들(140’)의 쌍이 되도록 패터닝된다.　 습식 에칭 또는 건식 에칭이 패터닝하기 위해 사용될 수 있다.　 게이트 스페이서(140’)는 라이너(liner) 산화물 부분(내부 부분이라고 또한 지칭됨)과 질화물 부분(외부 부분이라고 또한 지칭됨)을 포함한다.
도 8을 참조한다.　 더미 게이트(132)와 게이트 스페이서(140’) 둘 다에 의해 노출된 반도체 핀(112)의 부분이 제거되어(또는 리세스되어) 반도체 핀(112) 내에 적어도 하나의 리세스 R을 형성하게 된다.　 예를 들면, 도 8 내에 두 개의 리세스들(R)이 존재한다.　 임의의 적절한 분량의 물질이 제거될 수 있다.　 일부 실시예에서, LDD 영역(160)의 부분이 또한 제거되고, 잔여 LDD 영역(160)은 리세스(R)와 게이트 스페이서(140’)에 인접해 있다.　 잔여 반도체 핀(112)은 리세스된 부분(118)과 채널 부분(114)을 가진다.　 리세스 부분(118)은 기판(110) 내에 내장되고, 이 리세스 부분의 일부가 리세스(R)에 의해 노출된다.　 채널 부분(114)은 더미 게이트(132)의 아래에 존재하고 FinFET의 채널이다.　 채널 부분(160)은 채널 부분(114) 내에 그리고 게이트 스페이서(140’) 아래에 존재한다.　
반도체 핀(112)의 부분을 제거하는 것은, 도 7의 구조체 위에 포토레지스트층 또는 캡핑층(예컨대, 산화물 캡핑층)을 형성하는 것, 반도체 핀(112)의 일부분을 노출시키는 개구를 갖도록 포토레지스트 또는 캡핑층을 패터닝하는 것, 그리고 반도체 핀(112)으로부터 물질을 에칭백하는 것을 포함할 수 있다.　 일부 실시예에서, 반도체 핀(112)은 건식 에칭 프로세스를 이용해서 에칭될 수 있다.　 대안적으로, 에칭 프로세스는 습식 에칭 프로세스, 또는 건식 및 습식 에칭 프로세스의 조합이다.　 제거는 에칭 프로세스를 용이하게 하기 위해 리소그래피 프로세스를 포함할 수 있다.　 리소그래피 프로세스는 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출-후 베이킹, 포토레지스트 현상, 세정, 건조(예를 들어, 하드 베이킹), 다른 적합한 프로세스들 및/또는 이들의 조합들을 포함할 수 있다.　 대안적으로, 리소그래피 프로세스는 무마스크 포토리소그래피(maskless photolithography), 전자빔 기록, 및 이온빔 기록과 같은 다른 방법들에 의해 구현되거나 대체된다.　 일부 다른 실시예에서, 리소그래피 프로세스는 나노임프린트 기술을 구현할 수 있다.　 일부 실시예에서, 사전 세정 프로세스는 HF 또는 다른 적절한 용액을 이용해 리세스(R)을 세정하기 위해 수행될 수 있다.
도 9를 참조한다.　 복수의 에피택시 구조체들(170)은 반도체 핀(112)의 리세스된 부분(118) 상에 그리고 리세스(R) 내에 각각 형성된다.　 에피택시 구조체(170)와 리세스된 부분(118)은 반도체 핀(112)의 소스 드레인 부분을 형성한다.　 에피택시 구조체(170)는 하나 이상의 에피택시 또는 에피택셜(epi) 프로세스를 이용해서 형성될 수 있어서, Si 피처(feature), SiGe 피처, 및/또는 다른 적절한 피처가 반도체 핀(112)의 리세스된 부분(118) 상에서 결정 상태로 형성될 수 있다.　 일부 실시예에서, 에피택시 구조체(170)의 격자 상수는 반도체 핀(112)의 격자 상수와는 다르고, 에피택시 구조체(170)가 변형(strain)되거나 응력이 가해져, 반도체 장치의 캐리어 이동도를 가능케 하고 장치 성능을 향상시키게 된다.　 에피택시 프로세스는, CVD 퇴적 기법(예컨대, 진공상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자빔 에피택시, 및/또는 다른 적절한 프로세스를 포함한다.　 에피택시 프로세스는 반도체 핀(112)(예컨대, 실리콘)의 리세스된 부분들(118)의 조합과 상호작용하는, 기체 및/또는 액체 전구체를 이용할 수 있다.　 따라서, 변형된 채널은 캐리어 이동도를 증가시키고 장치 성능을 향상시키도록 달성될 수 있다.　 에피택시 구조체(170)는 인시츄 도핑될 수 있다.　 도핑 종들(species)은, 붕소 또는 BF2와 같은 p형 도펀트, 인 또는 비소와 같은 n형 도펀트, 및/또는 이 물질들의 조합을 포함하는 다른 적절한 도펀트를 포함한다.　 에피택시 구조체(170)는 인시츄 도핑되지 않으며, 제2 주입 프로세스(즉, 접합 주입 프로세스)가 수행되어 에피택시 구조체(170)를 도핑하게 된다.　 하나 이상의 어닐링 프로세스가 수행되어, 에피택시 구조체(170)를 활성화시키게 된다.　 어닐링 프로세스는 급속 열 어닐링(rapid thermal annealing; RTA) 및/또는 레이저 어닐링 프로세스를 포함한다.
일부 실시예에서, 복수의 규화물 콘택들(미도시됨)이 에피택시 구조체(170) 상에 각각 존재한다.　 금속과 실리콘으로부터 형성된 화합물인 규화물은, 반도체 장치 내의 콘택들을 위해 이용된다.　 규화물 콘택은 열적으로(thermally) 안정적이고, 폴리실리콘보다 낮은 저항성을 가지며, 양호한 옴(ohmic) 콘택이다.　 규화물화 반응이 콘택과 장치 피처 사이의 계면에서 많은 결함을 제거하기 때문에, 규화물 콘택은 또한 신뢰성이 있다.　 반도체 제조 산업에서 이용되는 기법은 자기-정렬 규화물("샐리사이드(salicide)") 프로세싱이다.　 규화물 프로세싱은 고속 상보형 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 장치의 제조시에 이용될 수 있다.　 규화물 프로세스는 에피택시 구조체(170)의 표면 부분을 규화물 콘택으로 변환시킨다.　 규화물 프로세싱은, 실리콘(Si)과의 규화물화 반응을 거치는 금속의 퇴적을 수반한다.　 에피택시 구조체(170) 상에 규화물 콘택을 형성하도록, 금속 물질이 에피택시 구조체(170) 상에 블랭킷 퇴적된다.　 콘택을 형성하도록, 금속이 에피택시 구조체(170)의 실리콘과 반응하는 온도로 웨이퍼를 가열한 후에, 반응하지 않은 금속이 제거된다.　 규화물 콘택이 에피택시 구조체(170) 위에 남아 있는 반면에, 반응하지 않은 금속은 다른 영역으로부터 제거된다.
그런 다음, 유전층(180)이 게이트 스페이서(140’)의 외부 측부에 그리고 기판(110) 상에 형성된다.　 즉, 유전층(180)은 게이트 스페이서(140’)와 더미 게이트(132)를 둘러싼다.　 유전층(180)은 실리콘 산화물, 산질화물 또는 다른 적절한 물질을 포함한다.　 유전층(180)은 단일 층 또는 다중 층을 포함한다.　 유전층(180)은 CVD 또는 ALD와 같은 적절한 기법에 의해 형성된다.　 과잉의 유전층(180)을 제거하고 더미 게이트(132)의 상부면을 후속하는 더미 게이트 제거 공정에 노출시키기 위해 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정이 적용될 수 있다.
도 10을 참조한다.　 더미 게이트(132)(도 9 참조)가 제거되어, 측벽으로서 게이트 스페이서(140’)를 갖는 개구(182)가 형성된다.　 일부 다른 실시예에서, 도 9의 게이트 유전체(120)가 또한 제거된다.　 대안적으로, 일부 실시예에서, 더미 게이트(132)는 제거되는 반면 계면층(120)은 유지된다.　 더미 게이트(132)(및 게이트 유전체(120))는 건식 에칭, 습식 에칭 또는 건식 에칭 및 습식 에칭의 조합에 의해 제거될 수 있다.　 예를 들면, 습식 에칭 공정은 수산화물 함유 용액(예컨대, 수산화 암모늄), 탈염수(deionized water) 및/또는 다른 적절한 에칭 용액에 노출시키는 것을 포함할 수 있다.
도 10에서, 게이트 스페이서(140’)가 도핑되므로, 게이트 스페이서(140’)의 에칭률은 도핑되지 않은 게이트 스페이서보다 낮다.　 그러므로, 더미 게이트(132)가 제거될 때, 게이트 스페이서(140’)는 제거되기가 쉽지 않다.　 이러한 구성으로, 개구(182) 내에 형성된 게이트 구조체(190)(도 11 참조)는 소스 드레인 피처(예컨대, 반도체 핀(112) 및/또는 에피택시 구조체(170))에 연결되지 않는다.　 게이트 스페이서들(140’)은 그 사이에 양호한 격리부일 수 있다.
도 11을 참조한다.　 게이트 구조체(190)가 개구(182) 내에 형성된다.　 다른 말로 하면, 게이트 스페이서(140’)는 게이트 구조체(190)의 대향 측벽(192) 상에 배치된다.　 형성된 게이트 구조체(190)는 또한, 게이트 유전층(들), 캡핑층(들), 충전층(들), 및/또는 금속 게이트 스택 내에 요구되는 다른 적절한 층들을 포함할 수 있다.　 게이트 구조체(190) 내에 포함된 일함수 금속층은 n형 또는 p형 일함수층일 수 있다.　 예시적인 p형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p형 일함수 물질, 또는 이 물질들의 조합을 포함한다.　 기본적인 n형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적당한 n형 일함수 물질, 또는 이들의 조합을 포함한다.　 일함수층은 복수의 층들을 포함할 수 있다.　 일함수층(들)은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다.　 일부 실시예에서, 형성된 게이트 구조체(190)는 p형 일함수층을 포함하는 p형 금속 게이트이다.　 일부 실시예에서, 게이트 구조체(190) 내에 포함된 캡핑층은 내화 금속과 그 질화물(예컨대, TiN, TaN, W2N, TiSiN, TaSiN)을 포함할 수 있다.　 캡층은 PVD, CVD, 유기 금속 화학적 기상 퇴적(metal-organic chemical vapor deposition; MOCVD) 및 ALD에 의해 퇴적될 수 있다.　 일부 실시예에서, 게이트 구조체(180) 내에 포함된 충전층은 텅스텐(W)을 포함할 수 있다.　 금속층은 ALD, PVD, CVD 또는 다른 적절한 프로세스에 의해 퇴적될 수 있다.　 게이트 구조체(190)의 형성 후에, 반도체 장치는 도 1로서 도시된다.
도 1 및 11을 참조한다.　 구조적 관점에서, 게이트 스페이서(140’)는 상단 부분(140t)과 하단 부분(140b)을 가진다.　 하단 부분(140b)은 상단 부분(140t)과 반도체 핀(112) 사이에 존재한다.　 일부 실시예에서, 게이트 스페이서(140’)의 하단 부분(140b)은 반도체 핀(112)에 인접해 있다.　 게이트 스페이서(140’)의 적어도 하단 부분(140b)이 도핑되므로, 게이트 스페이서(140’)의 하단 부분(140b)의 도펀트 농도는 약 6x1019 원자들/cm3 내지 약 1x1020 원자들/cm3 이며, 게이트 스페이서(140’)의 에칭률은 도핑되지 않은 게이트 스페이서의 에칭률보다 낮다.　 그러므로, 개구(182)가 형성될 때,　 게이트 스페이서(140’)가 파손되지 않는다. 이러한 구성으로, 개구(182) 내에 형성된 게이트 구조체(190)는 소스 드레인 피처(예컨대, 반도체 핀(112) 및/또는 에피택시 구조체(170))에 연결되지 않는다.　 게이트 스페이서들(140’)은 그 사이에 양호한 격리부일 수 있다.
도 11을 참조한다.　 반도체 핀(112)의 LDD 영역(160)은 상단 부분(160t)과 하단 부분(160b)을 가진다.　 상단 부분(160t)은 하단 부분(160b)과 게이트 스페이서(140’) 사이에 존재한다.　 상단 부분(160t)의 도펀트 농도는 약 2x1020 원자들/cm3 내지 약 3x1020 원자들/cm3이고, 하단 부분(160b)의 도펀트 농도는 약 2x1019 원자들/cm3 내지 약 4x1019 원자들/cm3일 수 있다.　 즉, 게이트 스페이서(140’)의 하단 부분(140b)의 도펀트 농도는 LDD 영역(160)의 하단 부분(160b)의 도펀트 농도보다 높고, 게이트 스페이서(140’)의 하단 부분(140b)의 도펀트 농도는 LDD 영역(160)의 상단 부분(160t)의 도펀트 농도보다 낮다.
도 12는 하나 이상의 실시예에 따라 반도체 장치의 비소 농도 깊이 프로파일이다.　 게이트 스페이서와 LDD 영역의 도펀트는 비소였다.　 불활성 기체 이온은 Xe였다.　 게이트 스페이서는 산화물과 질화물로 제조되었다.　 LDD 영역의 상단 부분은 약 18 nm 깊이 근처였고, LDD 영역의 하단 부분은 약 46 nm 깊이 근처였다.
일부 실시예에 따라, 반도체 장치는 기판, 적어도 하나의 소스 드레인 피처, 게이트 구조체, 및 적어도 하나의 게이트 스페이서를 포함한다.　 소스/드레인 피처는 기판 내에 적어도 부분적으로 존재한다.　 게이트 구조체는 기판상에 존재한다.　 게이트 스페이서는 게이트 구조체의 적어도 하나의 측벽 상에 존재한다.　 게이트 스페이서의 적어도 하단 부분은 그 내부에 복수의 도펀트들을 가진다.
일부 실시예에 따라, 반도체 장치는 기판, 적어도 하나의 반도체 핀, 게이트 구조체, 및 적어도 하나의 게이트 스페이서를 포함한다.　 반도체 핀은 기판상에 존재한다.　 반도체 핀은 적어도 하나의 채널 부분과 적어도 하나의 소스 드레인 부분을 포함한다.　 게이트 구조체는 반도체 핀의 채널 부분 상에 존재한다.　 게이트 스페이서는 게이트 구조체에 인접하게, 반도체 핀 상에, 그리고 반도체 핀의 채널 부분과 소스 드레인 부분 사이에 존재한다.　 게이트 스페이서는 그 내부에 복수의 VIIIA족 불순물들을 포함한다.
일부 실시예에 따라, 반도체 장치를 제조하는 방법은 기판상에 반도체 핀을 형성하는 단계를 포함한다.　 게이트 구조체는 반도체 핀 상에 형성된다.　 스페이서층은 게이트 구조체와 반도체 핀을 덮도록 형성된다.　 등방성(isotropically) 도핑 프로세스가 수행되어 스페이서층을 도핑하게 된다.　 게이트 구조체의 적어도 하나의 측벽 상에 적어도 하나의 게이트 스페이서를 형성하도록, 스페이서층이 패터닝된다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다.　 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판;
    상기 기판 내에 적어도 부분적으로 존재하는 적어도 하나의 소스 드레인 피처(feature);
    상기 기판상에 존재하는 게이트 구조체; 및
    상기 게이트 구조체의 적어도 하나의 측벽 상에 존재하는 적어도 하나의 게이트 스페이서
    를 포함하고,
    적어도 상기 게이트 스페이서의 하단 부분은 그 내부에 복수의 도펀트들을 갖는 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 스페이서의 하단 부분의 도펀트 농도는 6x1019 원자들/cm3 내지 1x1020 원자들/cm3의 범위를 갖는 것인, 반도체 장치.
  3. 제1항에 있어서,
    상기 도펀트들은 As, P, B, 또는 이 물질들의 조합을 포함하는 것인, 반도체 장치.
  4. 제1항에 있어서,
    상기 소스 드레인 피처는 저농도 도핑된 드레인(light-doped drain; LDD) 영역을 포함하는 것인, 반도체 장치.
  5. 제4항에 있어서,
    상기 LDD 영역의 하부 부분은 상기 게이트 스페이서의 하단 부분의 도펀트 농도보다 낮은 도펀트 농도를 갖는 것인, 반도체 장치.
  6. 제4항에 있어서,
    상기 LDD 영역의 상부 부분은 상기 게이트 스페이서의 하단 부분의 도펀트 농도보다 높은 도펀트 농도를 갖는 것인, 반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 스페이서의 하단 부분은 상기 소스 드레인 피처에 인접한 것인, 반도체 장치.
  8. 제1항에 있어서,
    상기 소스 드레인 피처는 에피택시 구조체를 포함하는 것인, 반도체 장치.
  9. 반도체 장치에 있어서,
    기판;
    상기 기판상에 존재하는 적어도 하나의 반도체 핀(fin)으로서, 상기 반도체 핀은 적어도 하나의 채널 부분과 적어도 하나의 소스 드레인 부분을 포함하는 것인, 상기 적어도 하나의 반도체 핀;
    상기 반도체 핀의 채널 부분 상에 존재하는 게이트 구조체; 및
    상기 게이트 구조체에 인접해서, 상기 반도체 핀 상에, 그리고 상기 반도체 핀의 채널 부분과 소스 드레인 부분 사이에 존재하는 적어도 하나의 게이트 스페이서
    를 포함하고,
    상기 게이트 스페이서는 그 내부에 복수의 VIIIA족 불순물들을 포함하는 것인, 반도체 장치.
  10. 반도체 장치를 제조하기 위한 방법에 있어서,
    기판상에 반도체 핀을 형성하는 단계;
    상기 반도체 핀 상에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체와 상기 반도체 핀을 덮도록 스페이서층을 형성하는 단계;
    상기 스페이서층을 도핑하도록 등방성 도핑 프로세스를 수행하는 단계; 및
    상기 게이트 구조체의 적어도 하나의 측벽 상에 적어도 하나의 게이트 스페이서를 형성하도록 상기 스페이서층을 패터닝하는 단계
    를 포함하는, 반도체 장치를 제조하기 위한 방법.　　　　　　　
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