DE102018106581A1 - Halbleiter-Bauelement und Verfahren zu dessen Herstellung - Google Patents

Halbleiter-Bauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102018106581A1
DE102018106581A1 DE102018106581.7A DE102018106581A DE102018106581A1 DE 102018106581 A1 DE102018106581 A1 DE 102018106581A1 DE 102018106581 A DE102018106581 A DE 102018106581A DE 102018106581 A1 DE102018106581 A1 DE 102018106581A1
Authority
DE
Germany
Prior art keywords
layer
source
semiconductor device
doped
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102018106581.7A
Other languages
English (en)
Other versions
DE102018106581B4 (de
Inventor
Cheng-Yi Peng
Carlos H. Diaz
Chun-Hsiung Tsai
Yu-Ming Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/908,265 external-priority patent/US10923595B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102018106581A1 publication Critical patent/DE102018106581A1/de
Application granted granted Critical
Publication of DE102018106581B4 publication Critical patent/DE102018106581B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Eine Halbleitervorrichtung umfasst einen Feldeffekttransistor (FET) umfasst, wobei der FET einen Kanalbereich und einen Source-/Drain-Bereich, der benachbart zu dem Kanalbereich angeordnet ist, und eine Gate-Elektrode, die über dem Kanalbereich angeordnet ist, aufweist. Der Kanalbereich besteht aus Si, und der Source-/Drain-Bereich weist eine Epitaxialschicht auf, die mindestens eine der folgenden Verbindungen aufweist: SiGe, das mit Ga dotiert ist, GeSn, das mit Ga dotiert ist, und SiGeSn, das mit Ga dotiert ist.

Description

  • Querverweis auf verwandte Anmeldung
  • Diese Anmeldung beansprucht die Priorität der am 30. November 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/593.061 , die durch Bezugnahme aufgenommen ist.
  • Gebiet
  • Die vorliegende Erfindung betrifft Verfahren zur Herstellung von integrierten Halbleiterschaltkreisen und insbesondere Verfahren zur Herstellung von HalbleiterBauelementen, die Finnen-Feldeffekttransistoren (FinFETs) umfassen, sowie HalbleiterBauelemente.
  • Hintergrund
  • Da die Halbleiterindustrie in dem Streben nach höherer Bauelementdichte, höherer Leistung und niedrigeren Kosten bis in den Bereich der Nanometer-Technologie-Prozessknoten vorgedrungen ist, haben Herausforderungen durch Herstellungs- und Entwurfsprobleme zur Entwicklung von dreidimensionalen Entwürfen, wie etwa eines Finnen-Feldeffekttransistors (FinFET), und zur Verwendung einer Metall-Gate-Struktur mit einem High-k-Material (Material mit einer hohen Dielektrizitätskonstante) geführt. Die Metall-Gate-Struktur wird häufig mit Gate-Ersetzungsverfahren hergestellt, und Sources und Drains werden mit einem epitaxialen Aufwachsverfahren hergestellt.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt Versuchsergebnisse mit verschiedenen Epitaxialschichten für einen Source-/Drain-Bereich eines p-Feldeffekttransistors gemäß Ausführungsformen der vorliegenden Erfindung.
    • 2 zeigt Versuchsergebnisse, die den Einfluss des Einbringens von Ga auf elektrische Eigenschaften zeigen.
    • Die 3A, 3B und 3C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 4A, 4B und 4C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 5A, 5B und 5C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 6A, 6B und 6C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 7A, 7B und 7C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 8A, 8B und 8C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 9A, 9B und 9C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 10A, 10B und 10C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 11A, 11B und 11C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 12A, 12B und 12C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 13A, 13B und 13C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 14A, 14B und 14C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 15A, 15B und 15C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 16A, 16B und 16C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 17A, 17B und 17C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 18A, 18B, 18C und 18D zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 19A, 19B und 19C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 20A, 20B und 20C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 21A, 21B und 21C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
    • Die 22A, 22B und 22C zeigen eine von mehreren Stufen bei einem Halbleiter-Bauelement-Herstellungsprozess gemäß Ausführungsformen der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind Abmessungen von Elementen nicht auf den angegebenen Bereich von Werten beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den beigefügten Zeichnungen können der Einfachheit halber einige Schichten oder Strukturelemente weggelassen sein.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. Außerdem kann es in dem nachstehenden Herstellungsprozess ein oder mehrere weitere Schritte in oder zwischen den beschriebenen Schritten geben, und die Reihenfolge der Schritte kann geändert werden.
  • Offenbarte Ausführungsformen betreffen Verfahren und Strukturen zur Herstellung von Source-/Drain(S/D)-Strukturen für Finnen-Feldeffekttransistoren (FinFETs), insbesondere für p-FinFETs eines CMOS-Bauelements. Ausführungsformen, wie etwa diejenigen, die hier beschrieben werden, können im Allgemeinen nicht nur für FinFETs, sondern auch für einen planaren FET, einen Doppel-Gate-, Surround-Gate-, Omega-Gate- oder Gate-all-around(GAA)-Transistor, einen zweidimensionalen FET- und/oder Nanodraht-Transistor oder für jedes andere geeignete Bauelement verwendet werden, das epitaxiale Source-/Drain-Bereiche hat.
  • Um Bauelemente mit hohen Arbeitsgeschwindigkeiten zu erzielen, kann die Trägerbeweglichkeit in einem Kanalbereich eines FET dadurch erhöht werden, dass eine entsprechende mechanische Spannung auf ein kristallines Halbleitermaterial in dem Kanalbereich aufgebracht wird. Als eine Methode zum Aufbringen der Spannung wird ein kristallines Halbleitermaterial, das eine andere Gitterkonstante als der Kanalbereich hat, in einem Source-/Drain-Bereich des FET bereitgestellt. Ein kristallines Halbleitermaterial, das eine kleinere Gitterkonstante als der Kanalbereich hat, wird in dem Source-/Drain(S/D)-Bereich eines n-FET verwendet, um eine Zugspannung auf den Kanalbereich aufzubringen. Zum Beispiel werden SiP, SiC und/oder SiCP für den S/D-Bereich eines n-FET verwendet, wenn der Kanalbereich aus Silizium besteht. Hingegen wird ein kristallines Halbleitermaterial, das eine größere Gitterkonstante als der Kanalbereich hat, in dem S/D-Bereich eines p-FET verwendet, um eine Druckspannung auf den Kanalbereich aufzubringen. Zum Beispiel werden SiGe und/oder Ge für den S/D-Bereich eines p-FET verwendet, wenn der Kanalbereich aus Silizium besteht. Das kristalline Halbleitermaterial für den S/D-Bereich wird durch epitaxiales Aufwachsen hergestellt. In der vorliegenden Erfindung bezeichnet der Begriff „Source/Drain“ oder „S/D“ eine Source und/oder einen Drain, wobei die Source und der Drain im Wesentlichen die gleiche Struktur haben.
  • In der vorliegenden Erfindung haben die Erfinder herausgefunden, dass bei einem p-FET durch Zugeben von Ga in einem Ge-haltigen S/D-Epitaxialbereich der Widerstand der S/D-Epitaxialschicht verringert werden kann und die elektrischen Eigenschaften der S/D-Bereiche verbessert werden können.
  • Zum Beispiel werden nach der Herstellung der S/D-Epitaxialschichten Herstellungsschritte, die verschiedene thermische Prozesse umfassen, ausgeführt, um ein Halbleiter-Bauelement herzustellen. Durch diese thermischen Prozesse wird jedoch die Anzahl der aktiven Träger in den S/D-Bereichen verringert, sodass der Kontaktwiderstand zwischen dem S/D-Bereich und einem S/D-Kontaktmetall zunimmt. Wie jedoch nachstehend gezeigt wird, kann durch das Einbringen von Ga in die Ge-haltige Epitaxialschicht, die einen hohen Ge-Gehalt (z. B. 60 Mol-% oder mehr) hat, die lokale Gitterspannung mehr als bei einer SiGe-Epitaxialschicht ohne Ga gelöst werden, und der Kontaktwiderstand zu einer Metallschicht kann verringert werden.
  • Bei einigen Ausführungsformen weist der Source-/Drain-Bereich eines p-FET eine S/D-Epitaxialschicht mit Si1-x-yGexSny auf, das mit Ga dotiert ist, wobei 0,6 ≤ x ≤ 1,0. Bei bestimmten Ausführungsformen besteht die Epitaxialschicht aus einer oder mehreren der Verbindungen/Elemente aus der Gruppe SiGe (y = 0), Ge (x = 1, y = 0), SiGeSn (x * 1, y * 0) und GeSn (x + y = 1), wobei der Ge-Gehalt etwa 60 Mol-% oder mehr (0,6 ≤ x ≤ 1,0) des gesamten Si, Ge und/oder Sn beträgt. Bei anderen Ausführungsformen beträgt der Ge-Gehalt etwa 80 Mol-% oder mehr (0,8 ≤ x ≤ 1,0) des gesamten Si, Ge und/oder Sn. Bei bestimmten Ausführungsformen beträgt der Ge-Gehalt etwa 50 Mol-% oder mehr (0,5 ≤ x ≤ 1,0) des gesamten Si, Ge und/oder Sn.
  • Bei einigen Ausführungsformen liegt die Konzentration von Ga in dem Bereich von etwa 1,0 × 1018 Atome/cm3 bis etwa 1,0 × 1022 Atome/cm3. Bei bestimmten Ausführungsformen liegt die Konzentration von Ga in dem Bereich von etwa 5,0 × 1018 Atome/cm3 bis etwa 7,0 × 1021 Atome/cm3. Bei anderen Ausführungsformen liegt die Konzentration von Ga in dem Bereich von etwa 1,0 × 1019 Atome/cm3 bis 1,0 × 1021 Atome/cm3. Wenn die Konzentration von Ga in diesen Bereichen liegt, kann der S/D-Widerstand Rcsd verringert werden.
  • Bei einigen Ausführungsformen ist die Konzentration von Ga in der S/D-Epitaxialschicht nicht gleichbleibend. Bei einigen Ausführungsformen nimmt die Konzentration von Ga von einer Außenseite der S/D-Epitaxialschicht zu ihrem Inneren ab. Bei bestimmten Ausführungsformen nimmt die Konzentration von Ga kontinuierlich von der Außenseite der S/D-Epitaxialschicht zu ihrem Inneren ab. Bei anderen Ausführungsformen nimmt die Konzentration von Ga schrittweise von der Außenseite der S/D-Epitaxialschicht zu ihrem Inneren ab.
  • Bei einigen Ausführungsformen wird die S/D-Epitaxialschicht außerdem mit Bor und/oder Indium dotiert. Bei anderen Ausführungsformen enthält die S/D-Epitaxialschicht keinen anderen Dotanden als Ga, der absichtlich eingebracht wird.
  • 1 zeigt Versuchsergebnisse mit verschiedenen Epitaxialschichten für einen Source-/Drain-Bereich eines p-Feldeffekttransistors gemäß Ausführungsformen der vorliegenden Erfindung. 1 zeigt den Widerstand Rscd der S/D-Epitaxialschichten für verschiedene Proben. In 1 bezieht sich das Referenzbeispiel auf eine S/D-Epitaxialschicht mit SiGe, das mit Bor dotiert ist. Die Beispiele 1 und 2 beziehen sich auf eine S/D-Epitaxialschicht mit SiGe, das mit Ga dotiert ist. Die Beispiele 3 und 4 beziehen sich auf eine S/D-Epitaxialschicht mit SiGe, das mit Ga dotiert ist, wobei die S/D-Epitaxialschicht unter anderen Bedingungen als in den Beispielen 1 und 2 hergestellt ist. Das Beispiel 5 bezieht sich auf eine S/D-Epitaxialschicht mit SiGe, das mit Ga und B dotiert ist. Bei allen Proben beträgt die Ge-Konzentration der SiGe-Epitaxialschicht 60 % oder mehr. Bei den Beispielen 1 bis 5 von 1 wird Ga mit einer Ionenimplantation in die SiGe-Epitaxialschicht eingebracht, und ein Glühprozess wird für eine kurze Zeit (z. B. in der Größenordnung von Mikrosekunden oder weniger) bei einer Temperatur in dem Bereich von etwa 800 °C bis etwa 900 °C durchgeführt. Die Implantationsenergie für die Beispiele 1 und 2 ist kleiner als die Implantationsenergie für die Beispiele 3 und 4.
  • Wie in 1 gezeigt ist, wird durch Einbringen von Ga in die SiGe-Epitaxialschicht der S/D-Widerstand Rscd um etwa 10 % bis etwa 30 % gegenüber einer SiGe-Epitaxialschicht ohne Ga verringert.
  • 2 zeigt weitere Versuchsergebnisse, die den Einfluss des Einbringens von Ga auf elektrische Eigenschaften zeigen. 2 zeigt den Zusammenhang zwischen Widerstandswerten und kumulativen Zahlen in Prozent (kumulative Wahrscheinlichkeit). Wie in 2 gezeigt ist, wird, wenn Ga in die SiGe-Epitaxialschicht eingebracht wird, die Änderung des Widerstandswerts kleiner als in dem Fall, dass kein Ga zugegeben wird.
  • Die 3A bis 19C zeigen verschiedene Schritte eines Halbleiter-Herstellungsverfahrens gemäß einigen Ausführungsformen der vorliegenden Erfindung. In allen verschiedenen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Bei den 3A bis 19C zeigen die Figuren mit dem Buchstaben „A“ (z. B. die 3A, 4A usw.) eine perspektivische Darstellung, die Figuren mit dem Buchstaben „B“ (z. B. die 3B, 4B usw.) zeigen eine Schnittansicht entlang der y-Richtung, die der Linie Y1 - Y1 von 3A entspricht, und die Figuren mit dem Buchstaben „C“ (z. B. 3C, 4C usw.) zeigen eine Schnittansicht entlang der x-Richtung, die der Linie X1 - X1 von 3A entspricht. Es ist klar, dass weitere Schritte vor, während und nach den in den 3A bis 19C gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar.
  • Kommen wir zunächst zu den 3A bis 3C. Sie zeigen die Struktur, nachdem Dummy-Gate-Strukturen hergestellt worden sind. In den 3A bis 3C ist ein Substrat 101 gezeigt, das eine oder mehrere Finnenstrukturen hat, wobei zwei Finnenstrukturen 102 dargestellt sind. Es ist klar, dass die zwei Finnenstrukturen nur zur Erläuterung dargestellt sind, aber andere Ausführungsformen jede Anzahl von Finnenstrukturen haben können. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen benachbart zu der Finnenstruktur für einen aktiven FinFET hergestellt. Die Finnenstruktur 102 verläuft in der x-Richtung und ragt aus dem Substrat in der z-Richtung heraus, während ein Gate 130 (siehe 11A) in der y-Richtung verläuft.
  • Das Substrat 101 kann in Abhängigkeit von Entwurfsanforderungen (z. B. ein p-Substrat oder ein n-Substrat) verschiedene dotierte Bereiche aufweisen. Bei einigen Ausführungsformen können die dotierten Bereiche mit p- oder n-Dotanden dotiert sein. Die dotierten Bereiche können zum Beispiel mit p-Dotanden, wie etwa Bor oder BF2; mit n-Dotanden, wie etwa Phosphor oder Arsen; oder mit Kombinationen davon dotiert sein. Die dotierten Bereiche können für einen n-FinFET oder alternativ für einen p-FinFET konfiguriert sein.
  • Bei einigen Ausführungsformen kann das Substrat 101 Folgendes aufweisen: einen geeigneten elementaren Halbleiter, wie etwa Silizium, Diamant oder Germanium; einen geeigneten Legierungs- oder Verbindungshalbleiter, wie etwa Verbindungshalbleiter der Gruppe IV, z. B. Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Siliziumgermaniumcarbid (SiGeC), GeSn, SiCN, SiGeSn, III-V-Verbindungshalbleiter, z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP); oder dergleichen. Außerdem kann das Substrat 101 eine Epitaxialschicht aufweisen, die zur Verbesserung der Leistung verspannt sein kann, und/oder es kann eine Silizium-auf-Isolator(SOI)-Struktur haben.
  • Die Finnenstruktur 102 kann zum Beispiel mit einem Strukturierungsprozess hergestellt werden, um Gräben in dem Substrat 101 zu erzeugen, sodass ein Graben zwischen benachbarten Finnenstrukturen 102 entsteht. Wie später näher dargelegt wird, wird die Finnenstruktur 102 zum Herstellen eines FinFET verwendet. Ein Teil eines oberen Teils 104 der Finnenstruktur 102 ist ein Kanalbereich des FinFET.
  • In den Gräben über dem Substrat 101 befinden sich Trennbereiche, wie etwa eine flache Grabenisolation (STI) 105. Vor der Herstellung der dielektrischen Trennschicht 105 werden bei einigen Ausführungsformen eine oder mehrere Deckschichten über dem Substrat 101 und Seitenwänden eines unteren Teils 103 der Finnenstrukturen 102 hergestellt. Bei einigen Ausführungsformen umfassen die Deckschichten eine erste Finnen-Deckschicht 106, die auf dem Substrat 101 und Seitenwänden des unteren Teils 103 der Finnenstrukturen 102 hergestellt ist, und eine zweite Finnen-Deckschicht 108, die auf der ersten Finnen-Deckschicht 106 hergestellt ist. Die Deckschichten haben bei einigen Ausführungsformen jeweils eine Dicke von etwa 1 nm bis etwa 20 nm.
  • Bei einigen Ausführungsformen weist die erste Finnen-Deckschicht 106 Siliziumoxid auf und sie hat eine Dicke von etwa 0,5 nm bis etwa 5 nm, und die zweite Finnen-Deckschicht 108 weist Siliziumnitrid auf und sie hat ebenfalls eine Dicke von etwa 0,5 nm bis etwa 5 nm. Die Deckschichten können mit einem oder mehreren Verfahren wie physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder Atomlagenabscheidung (ALD) abgeschieden werden, aber es kann jedes geeignete Verfahren zum Einsatz kommen.
  • Die dielektrische Trennschicht 105 kann aus geeigneten dielektrischen Materialien bestehen, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder Fluorsilicatglas (FSG); Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden; Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid; einem Polymer, wie etwa Polyimid; oder aus Kombinationen davon oder dergleichen. Bei einigen Ausführungsformen wird die dielektrische Trennschicht 105 mit einem Verfahren wie CVD, fließfähige CVD (FCVD) oder Spin-on-Glass-Prozess hergestellt, aber es kann jedes geeignete Verfahren zum Einsatz kommen. Anschließend werden Teile der dielektrischen Trennschicht 105, die über die Oberseiten der Finnenstrukturen 102 überstehen, und Teile der Deckschichten über den Oberseiten der Finnenstrukturen 102 zum Beispiel mit einem Ätzprozess, einem CMP-Prozess (CMP: chemisch-mechanische Polierung) oder dergleichen entfernt.
  • Bei einigen Ausführungsformen werden die dielektrische Trennschicht 105 und die Deckschichten ausgespart, um den oberen Teil 104 der Finnenstruktur 102 freizulegen, wie in den 3A bis 3C gezeigt ist. Bei einigen Ausführungsformen werden die dielektrische Trennschicht 105 und die Deckschichten mit Einfachätzprozessen oder Mehrfachätzprozessen ausgespart. Bei einigen Ausführungsformen, bei denen die dielektrische Trennschicht 105 aus Siliziumoxid besteht, kann der Ätzprozess zum Beispiel eine Trockenätzung, eine chemische Ätzung oder eine Nassreinigung sein. Für die chemische Ätzung kann zum Beispiel eine fluorhaltige Chemikalie, wie etwa verdünnte Fluorwasserstoffsäure (dHF-Säure), verwendet werden. Nach der Finnenherstellung beträgt eine Finnenhöhe Hfin bei einigen Ausführungsformen etwa 30 nm oder mehr, z. B. etwa 50 nm oder mehr. Bei einer Ausführungsform beträgt die Finnenhöhe etwa 40 nm bis etwa 80 nm. Es ist klar, dass die Finnenhöhe durch eine nachfolgende Bearbeitung modifiziert werden kann. Es können auch andere Materialien, Verfahren und Abmessungen verwendet werden.
  • Nachdem die Finnenstruktur 102 hergestellt worden ist, wird eine Dummy-Gate-Struktur mit einer dielektrischen Dummy-Gate-Schicht 91 und einer Dummy-Gate-Elektrode 90 über der freigelegten Finnenstruktur 102 hergestellt. Die dielektrische Dummy-Gate-Schicht 91 und die Dummy-Gate-Elektrode 90 werden später zum Definieren und Herstellen von Source-/Drain-Bereichen verwendet. Bei einigen Ausführungsformen werden die Dummy-Gate-Schicht 91 und die Dummy-Gate-Elektrode 90 dadurch hergestellt, dass eine dielektrische Dummy-Schicht über den freigelegten Finnenstrukturen 102 abgeschieden wird und strukturiert wird und eine Dummy-Elektrodenschicht über der dielektrischen Dummy-Gate-Schicht abgeschieden und strukturiert wird. Die dielektrische Dummy-Schicht kann durch thermische Oxidation, CVD, Sputtern oder mit anderen Verfahren hergestellt werden, die auf dem Fachgebiet zum Herstellen einer dielektrischen Dummy-Schicht bekannt sind und verwendet werden. Bei einigen Ausführungsformen besteht die dielektrische Dummy-Gate-Schicht 91 aus einem oder mehreren geeigneten dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid, SiCN, SiON und SiN; Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden; Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid; einem Polymer, wie etwa Polyimid; oder dergleichen; oder aus einer Kombination davon. Bei einer Ausführungsform wird SiO2 verwendet.
  • Bei einigen Ausführungsformen besteht die Dummy-Gate-Elektrode 90 aus einem leitfähigen Material, das aus der Gruppe amorphes Silizium, Polysilizium, amorphes Germanium, Polygermanium, amorphes Siliziumgermanium, Polysiliziumgermanium, Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt sein kann. Die Dummy-Elektrodenschicht kann durch PVD, CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Es können auch andere leitfähige und nicht-leitfähige Materialien zum Einsatz kommen. Bei einer Ausführungsform wird Polysilizium verwendet.
  • Über der Dummy-Elektrodenschicht kann eine Maskenstruktur hergestellt werden, um die Strukturierung zu unterstützen. Bei einigen Ausführungsformen wird eine Hartmaskenstruktur mit einer ersten Schicht 80 und einer zweiten Schicht 82 über einer Schutzschicht aus Polysilizium hergestellt. Die Hartmaskenstruktur besteht aus einer oder mehreren Schichten aus SiO2, SiCN, SiON, Al2O3, SiN oder anderen geeigneten Materialien. Bei bestimmten Ausführungsformen weist die erste Schicht 80 Siliziumnitrid (SiN) auf, und die zweite Schicht 82 weist Siliziumoxid auf. Unter Verwendung der Maskenstruktur als eine Ätzmaske wird die Dummy-Elektrodenschicht zu der Dummy-Gate-Elektrode 90 strukturiert. Bei einigen Ausführungsformen wird außerdem die dielektrische Dummy-Schicht 91 strukturiert, um die dielektrische Dummy-Gate-Schicht zu definieren.
  • Anschließend werden Seitenwand-Abstandshalter 134 entlang Seitenwänden der Dummy-Gate-Struktur hergestellt. Die Seitenwand-Abstandshalter 134 können durch Abscheiden und anisotropes Ätzen einer Isolierschicht hergestellt werden, die über den Dummy-Gate-Strukturen, der Finnenstruktur 102 und der dielektrischen Trennschicht 105 abgeschieden wird. Bei einigen Ausführungsformen bestehen die Seitenwand-Abstandshalter 134 aus Siliziumnitrid, und sie haben eine Einschichtstruktur. Bei alternativen Ausführungsformen haben die Seitenwand-Abstandshalter 134 eine zusammengesetzte Struktur mit mehreren Schichten. Zum Beispiel umfassen die Seitenwand-Abstandshalter 134 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht. Andere Materialien, wie etwa SiO2, SiCN, SiON, SiN oder SiOCN, oder ein anderes Low-k-Material oder Kombinationen davon können ebenfalls verwendet werden. Die Dicke der Seitenwand-Abstandshalter 134 liegt bei einigen Ausführungsformen in dem Bereich von etwa 5 nm bis etwa 40 nm.
  • Nachdem die Dummy-Gate-Struktur und die Seitenwand-Abstandshalter hergestellt worden sind, werden Source-/Drain(S/D)-Strukturen 120 und 121 auf freiliegenden Teilen 104 der Finnenstrukturen 102 entlang gegenüberliegenden Seiten der Dummy-Gate-Struktur hergestellt, wie in den 4A bis 4C gezeigt ist. Die S/D-Strukturen 120 und 121 können auf den Seitenflächen und der Oberseite der freiliegenden Finnenstruktur 104 epitaxial hergestellt werden. Bei einigen Ausführungsformen kann die Finnenstruktur 104 ausgespart werden, und die S/D-Struktur wird auf dem freigelegten Teil der ausgesparten Finne epitaxial hergestellt. Durch die Verwendung von epitaxial aufgewachsenen Materialien in den Source-/Drain-Bereichen können die Source-/Drain-Bereiche eine Spannung in einen Kanal eines FinFET eintragen. Wenn die S/D-Strukturen 120 und 121 für FETs mit unterschiedlichen Leitfähigkeitstypen sind, wird die S/D-Struktur 120 hergestellt, während die Finnenstruktur für die S/D-Struktur 121 mit einer Schutzschicht zum Beispiel aus SiN bedeckt ist, und dann wird die S/D-Struktur 121 hergestellt, während die S/D-Struktur 120 mit einer Schutzschicht bedeckt ist. Bei einer Ausführungsform ist die S/D-Struktur 120 für einen n-FET, und die S/D-Struktur 121 ist für einen p-FET.
  • Die Materialien, die für die S/D-Strukturen 120 und 121 verwendet werden, können für n- und p-FinFETs unterschiedlich sein, sodass eine Materialart für die n-FinFETs zum Eintragen einer Zugspannung in den Kanalbereich und eine andere Materialart für die p-FinFETs zum Eintragen einer Druckspannung verwendet werden.
  • Für den p-FinFET weist die S/D-Struktur 121 eine Epitaxialschicht mit Si1-x-yGexSny auf, wobei 0,5 ≤ x ≤ 1,0 ist. Bei bestimmten Ausführungsformen ist 0,6 ≤ x ≤ 1,0, und bei anderen Ausführungsformen ist 0,8 ≤ x ≤ 1,0. Bei einigen Ausführungsformen wird die Si1-x-yGexSny-Epitaxialschicht mit B und/oder In dotiert, wie vorstehend dargelegt worden ist.
  • Bei einigen Ausführungsformen wird die Si1-x-yGexSny-Epitaxialschicht mit Ga dotiert. Bei einigen Ausführungsformen liegt die Konzentration von Ga in dem Bereich von etwa 1,0 × 1018 Atome/cm3 bis etwa 1,0 × 1022 Atome/cm3. Bei einigen Ausführungsformen liegt die Konzentration von Ga in dem Bereich von etwa 5,0 × 1018 Atome/cm3 bis etwa 7,0 × 1021 Atome/cm3. Bei anderen Ausführungsformen liegt die Konzentration von Ga in dem Bereich von 1,0 × 1019 Atome/cm3 bis 1,0 × 1021 Atome/cm3.
  • Bei einigen Ausführungsformen weist die S/D-Struktur 121 zwei oder mehr Epitaxialschichten mit unterschiedlichen Zusammensetzungen und/oder unterschiedlichen Dotierungskonzentrationen auf. Bei einigen Ausführungsformen nimmt die Ga-Konzentration in der Si1-x-yGexSny-Epitaxialschicht 121 mit zunehmenden Abstand von der Finnenstruktur 104 zu. Die Ga-Konzentration ist in einem Bereich, der dichter an der Finnenstruktur 104 ist, kleiner als in einem Bereich, der dichter an der Außenseite der S/D-Struktur 121 ist. Die Ga-Konzentration kann sich allmählich oder schrittweise ändern.
  • Bei einigen Ausführungsformen wird Ga in die S/D-Epitaxialschicht 121 durch In-situ-Dotierung während des epitaxialen Aufwachsens der Si1-x-yGexSny-Schicht dotiert. Die Ga-Quelle ist zum Beispiel Trimethylgallium (TMG) und/oder Triethylgallium (TEG). Durch Ändern des Durchsatzes oder der Durchflussmenge des Ga-Quellgases (z. B. durch allmähliches Erhöhen) kann die Ga-Konzentration in der S/D-Epitaxialschicht 121 eingestellt werden. Bei bestimmten Ausführungsformen werden mehrere epitaxiale Aufwachsschritte mit unterschiedlichen Quell- und/oder Dotierungsgasdurchsätzen ausgeführt, um das gradierte Profil von Ga zu erzeugen. Das epitaxiale Aufwachsen kann durch Molekularstrahlepitaxie (MBE), chemische Aufdampfung (CVD) und/oder Atomlagenabscheidung (ALD) oder mit einem geeigneten epitaxialen Verfahren erfolgen. Außerdem können Bor und/oder Indium durch In-situ-Dotierung in die SiGe-Epitaxialschicht eingebracht werden.
  • Bei anderen Ausführungsformen wird eine Ionenimplantation zum Einbringen von Ga in die Si1-x-yGexSny-S/D-Epitaxialschicht 121 verwendet. In diesem Fall wird eine Ga-Ionenimplantation durchgeführt, nachdem die Si1-x-yGexSny-S/D-Epitaxialschicht 121 hergestellt worden ist und bevor diese mit einer Zwischenschichtdielektrikum-Schicht, z. B. einer Schicht 115 (siehe 6), bedeckt wird. Bei bestimmten Ausführungsformen wird eine Ga-Ionenimplantation durchgeführt, nachdem eine Kontaktöffnung (z. B. eine Öffnung 149 von 18B oder eine Öffnung 149' von 20B) hergestellt worden ist. Die Implantationsenergie liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 keV bis 10 keV und bei anderen Ausführungsformen in dem Bereich von etwa 3 keV bis 8 keV. Bei bestimmten Ausführungsformen werden mehrere Ionenimplantationsschritte mit unterschiedlichen Dosismengen und/oder Beschleunigungsenergien ausgeführt, um ein gradiertes Ga-Profil zu erzeugen. Außerdem können Bor und/oder Indium durch eine Ionenimplantation in die SiGe-Epitaxialschicht eingebracht werden.
  • Bei anderen Ausführungsformen wird ein Plasmadotierungsverfahren zum Einbringen von Ga in die Si1-x-yGexSny-S/D-Epitaxialschicht 121 verwendet. In diesem Fall wird eine Plasmadotierung durchgeführt, nachdem die Si1-x-yGexSny-S/D-Epitaxialschicht 121 hergestellt worden ist und bevor diese mit einer Zwischenschichtdielektrikum-Schicht (z. B. der Schicht 115) bedeckt wird. Bei bestimmten Ausführungsformen wird eine Plasmadotierung durchgeführt, nachdem eine Kontaktöffnung (z. B. die Öffnung 149 von 18B oder die Öffnung 149' von 20B) hergestellt worden ist.
  • Für einen n-FET können Si:P (mit P dotiertes Silizium), SiC:P und/oder SiC als die S/D-Struktur 120 zum Herstellen von n-FinFETs verwendet werden. Bei einigen Ausführungsformen ist As in der S/D-Struktur 120 enthalten. Bei einigen Ausführungsformen weist die S/D-Struktur 120 zwei oder mehr Epitaxialschichten mit unterschiedlichen Zusammensetzungen und/oder unterschiedlichen Dotierungskonzentrationen auf.
  • Wie in den 4A und 4B gezeigt ist, haben bei einigen Ausführungsformen die Querschnitte der S/D-Strukturen 120 und/oder 121 in der y-Richtung eine im Wesentlichen hexagonale Form, und bei anderen Ausführungsformen haben die Querschnitte der S/D-Strukturen 120 und/oder 121 eine Rautenform, eine Säulenform oder eine Stangenform. Eine Breite WSD der S/D-Struktur in der y-Richtung liegt bei einigen Ausführungsformen in dem Bereich von etwa 25 nm bis etwa 100 nm. Eine Dicke WEPI der S/D-Struktur in der y-Richtung liegt bei einigen Ausführungsformen in dem Bereich von etwa 2 nm bis etwa 10 nm.
  • Nachdem die S/D-Strukturen 120 und 121 hergestellt worden sind, wird, wie in den 5A bis 5C gezeigt ist, eine erste Isolierschicht 122 als eine Deckschicht oder eine Kontakt-Ätzstoppschicht (CESL) so abgeschieden, dass sie die S/D-Strukturen 120 und 121 bedeckt, und sie wird auf den Seitenwand-Abstandshaltern der Dummy-Gate-Struktur abgeschieden. Die erste Isolierschicht 122 fungiert als ein Ätzstopp bei der Strukturierung eines später abgeschiedenen dielektrischen Materials. Bei einigen Ausführungsformen weist die erste Isolierschicht 122 SiO2, SiCN, SiON, SiN und andere geeignete dielektrische Materialien auf. Bei einer Ausführungsform wird SiN verwendet. Die erste Isolierschicht 122 kann aus mehreren Schichten bestehen, die Kombinationen aus den vorgenannten Materialien aufweisen. Die erste Isolierschicht 122 kann mit einem oder mehreren Verfahren wie PVD, CVD oder ALD abgeschieden werden, aber es können auch andere geeignete Verfahren zum Einsatz kommen. Es können auch andere Materialien und/oder Verfahren verwendet werden. Bei einigen Ausführungsformen hat die erste Isolierschicht 122 eine Dicke von etwa 0,5 nm bis etwa 10 nm. Bei anderen Ausführungsformen können andere Dicken verwendet werden.
  • Nachdem die erste Isolierschicht 122 hergestellt worden ist, wird eine erste Opferschicht 115 über der ersten Isolierschicht 122 hergestellt, wie in den 6A bis 6C gezeigt ist. Bei einigen Ausführungsformen umfasst die erste Opferschicht 115 eine oder mehrere Schichten aus einem dielektrischen Material auf Siliziumbasis, wie etwa SiO2, SiCN, SiON, SiOC, SiOH oder Si3N4, oder aus anderen geeigneten dielektrischen Materialien. Bei einigen Ausführungsformen wird die erste Opferschicht 115 mit einem Schichtabscheidungsverfahren hergestellt, wie etwa CVD, PVD, ALD, FCVD oder einem Spin-on-Glass-Prozess, aber es kann jedes geeignete Verfahren verwendet werden. Anschließend werden Teile der ersten Isolierschicht 122 zum Beispiel mit einem Ätzprozess, CMP oder dergleichen entfernt, um die Oberseite der Dummy-Gate-Elektrode freizulegen. Bei einigen Ausführungsformen diffundiert Ga in der S/D-Struktur 121 in die erste Isolierschicht 122 und/oder die dielektrische Schicht 115 ein.
  • Anschließend wird die erste Opferschicht 115 auf ein Niveau eines mittleren Teils der Dummy-Gate-Elektrode 90 in der z-Richtung teilweise ausgespart, sodass Öffnungen 116 entstehen, wie in den 7A bis 7C gezeigt ist. Die erste Opferschicht 115 kann durch eine Rückätzung und/oder Nassätzung ausgespart werden. Die Restdicke der ausgesparten ersten Opferschicht 115 liegt bei einigen Ausführungsformen in dem Bereich von etwa 40 nm bis etwa 200 nm.
  • Die Öffnungen 116 werden dann mit einem Isoliermaterial gefüllt, sodass eine Maskenschicht 95 entsteht, wie in den 8A bis 8C gezeigt ist. Bei einigen Ausführungsformen umfasst die Maskenschicht 95 eine oder mehrere Schichten aus SiOC, SiC, SiON, SiCN, SiOCN, Si3N4 und/oder SiO2. Bei einer Ausführungsform wird Si3N4 verwendet. Die Maskenschicht 95 wird mit einem oder mehreren Verfahren wie PVD, CVD oder ALD abgeschieden, aber es kann jedes geeignete Verfahren zum Einsatz kommen. Zum Planarisieren der Oberseiten der Maskenschicht 95 und der Hartmaskenschicht 80 kann eine Planarisierung, wie etwa eine Rückätzung oder eine CMP, durchgeführt werden, wie in den 9A bis 9C gezeigt ist. Durch die Planarisierung wird die Hartmaskenschicht 80 entfernt, und die Oberseite der Dummy-Gate-Elektrodenschicht 90 wird freigelegt.
  • Anschließend werden die Dummy-Gate-Elektrode 90 und die dielektrische Dummy-Gate-Schicht 91 entfernt, wie in den 10A bis 10C gezeigt ist. Der Entfernungsprozess kann einen oder mehrere Ätzprozesse umfassen. Zum Beispiel umfasst bei einigen Ausführungsformen der Entfernungsprozess das selektive Ätzen mit einer Trockenätzung oder einer Nassätzung. Wenn eine Trockenätzung verwendet wird, kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen davon umfassen. Optional können Verdünnungsgase wie N2, O2 oder Ar verwendet werden. Wenn eine Nassätzung verwendet wird, kann die Ätzlösung (Ätzmittel) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O oder dergleichen sein. Die dielektrische Dummy-Gate-Schicht kann mit einer Nassätzung zum Beispiel mittels einer verdünnten HF-Säure entfernt werden. Es können auch andere Verfahren und Materialien zum Einsatz kommen.
  • Nachdem die Dummy-Gate-Struktur entfernt worden ist wird eine Metall-Gate-Struktur hergestellt, wie in den 11A bis 11C gezeigt ist. Über einem Kanalbereich der Finnenstruktur 102 wird eine dielektrische Gate-Schicht 131 hergestellt. Bei einigen Ausführungsformen umfasst die dielektrische Gate-Schicht 131 eine oder mehrere dielektrische High-k-Schichten (die z. B. eine Dielektrizitätskonstante haben, die größer als 3,9 ist). Die eine oder die mehreren dielektrischen Gate-Schichten können zum Beispiel eine oder mehrere Schichten aus einem Metalloxid oder einem Silicat von Hf, Ar, oder Zr, oder Kombinationen davon und Mehrfachschichten davon umfassen. Andere geeignete Materialien sind La, Mg, Ba, Ti, Pb und Zr in der Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, Si3N4, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Die Herstellungsverfahren für die dielektrische Gate-Schicht 131 sind Molekularstrahlabscheidung (MBD), ALD, PVD und dergleichen. Bei einigen Ausführungsformen hat die dielektrische Gate-Schicht 131 eine Dicke von etwa 0,5 nm bis etwa 5 nm. Bei einigen Ausführungsformen wird die dielektrische Gate-Schicht 131 auch auf Seiten der Seitenwand-Abstandshalter 134 hergestellt.
  • Bei einigen Ausführungsformen wird eine Zwischenschicht (nicht dargestellt) über dem Kanalbereich 104 hergestellt, bevor die dielektrische Gate-Schicht 131 hergestellt wird, wobei die dielektrische Gate-Schicht 131 über der Zwischenschicht hergestellt wird. Die Zwischenschicht trägt zum Puffern der später hergestellten dielektrischen High-k-Schicht gegen das darunter befindliche Halbleitermaterial bei. Bei einigen Ausführungsformen ist die Zwischenschicht ein chemisches Siliziumoxid, das durch chemische Reaktionen gebildet werden kann. Ein chemisches Siliziumoxid kann zum Beispiel durch vollentsalztes Wasser + Ozon (DIO3), NH4OH + H2O2 + H2O (APM) oder mit anderen Verfahren hergestellt werden. Bei anderen Ausführungsformen können ein anderes Material oder andere Prozesse für die Zwischenschicht verwendet werden. Bei einer Ausführungsform hat die Zwischenschicht eine Dicke von etwa 0,2 nm bis etwa 1 nm.
  • Nachdem die dielektrische Gate-Schicht 131 hergestellt worden ist, wird eine Gate-Elektrode 130 über der dielektrischen Gate-Schicht 131 hergestellt. Die Gate-Elektrode 130 kann aus einem Metall aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr bestehen. Bei einigen Ausführungsformen weist die Gate-Elektrode 130 ein Metall aus der Gruppe TiN, WN, TaN und Ru auf. Es können auch Metalllegierungen, wie etwa Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta, und/oder Metallnitride, wie etwa WNx, TiNx, MoNx, TaNx und TaSixNy, verwendet werden. Bei einigen Ausführungsformen hat die Gate-Elektrode 130 eine Dicke in dem Bereich von etwa 5 nm bis etwa 100 nm. Die Gate-Elektrode 130 kann mit einem geeigneten Verfahren wie ALD, CVD, PVD oder Plattierung, oder durch Kombinationen davon hergestellt werden. Zum Entfernen von überschüssigen Materialien kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden.
  • Bei bestimmten Ausführungsformen der vorliegenden Erfindung weist die Gate-Elektrode 130 eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt) auf, die auf der dielektrischen Gate-Schicht 131 angeordnet sind. Die Austrittsarbeits-Einstellungsschicht besteht aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi or TiAlC oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Bei dem n-FinFET werden eine oder mehrere Verbindungen/Elemente aus der Gruppe TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi für die Austrittsarbeits-Einstellungsschicht verwendet, und bei dem p-FinFET werden eine oder mehrere Verbindungen/Elemente aus der Gruppe TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co für die Austrittsarbeits-Einstellungsschicht verwendet.
  • Dann werden die Gate-Elektrode 130, die dielektrische Gate-Schicht 131 und die Austrittsarbeits-Einstellungsschicht ausgespart, wie in den 12A bis 12C gezeigt ist, und auf der ausgesparten Gate-Elektrode 130 wird eine Gate-Verkappungsschicht 132 hergestellt, wie in den 13A bis 13C gezeigt ist. Bei einigen Ausführungsformen kann, wenn die Gate-Elektrode 130 hauptsächlich aus W besteht, die Gate-Elektrode zum Beispiel mit einem Trockenätzprozess unter Verwendung von Cl2/O2/BCl3 in einem Temperaturbereich von 24 °C bis 150 °C und bei einem Druck von weniger als 1 Torr ausgespart werden.
  • Nachdem die Gate-Elektrode 130 ausgespart worden ist, wird, wie in den 13A bis 13C gezeigt ist, die Gate-Verkappungsschicht 132 in der Aussparung hergestellt, um die Gate-Elektrode 130 bei späteren Prozessen zu schützen. Bei einigen Ausführungsformen weist die Gate-Verkappungsschicht 132 SiO2, SiCN, SiON, Si3N4, Al2O3, La2O3 oder eine Kombination davon oder dergleichen auf, aber es können auch andere geeignete dielektrische Schichten verwendet werden. Die Gate-Verkappungsschicht 132 kann zum Beispiel durch CVD, PVD, Schleuderbeschichtung oder dergleichen hergestellt werden. Es können auch andere geeignete Prozessschritte verwendet werden. Zum Entfernen von überschüssigen Materialien kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden.
  • Wie in den 14A bis 14C gezeigt ist, wird dann die erste Opferschicht 115 zumindest teilweise von beiden Seitenbereichen der S/D-Strukturen 120 und 121 entfernt, um Öffnungen 116 herzustellen. Bei einigen Ausführungsformen wird die gesamte erste Opferschicht 115 entfernt. Die erste Opferschicht 115 kann mit geeigneten Ätzprozessen, wie etwa Trockenätzung und/oder Trockenätzung, entfernt werden. Der Ätzprozess endet im Wesentlichen an der ersten Isolierschicht 122. Bei einigen Ausführungsformen hat die erste Isolierschicht 122 eine Dicke von etwa 0,5 nm bis etwa 10 nm.
  • Wie in den 15A bis 15C gezeigt ist, wird nach dem Herstellen der Öffnungen 116 eine zweite Opferschicht 140 in den Öffnungen 116 hergestellt. Die zweite Opferschicht 140 besteht aus einem Material, das eine höhere Ätzselektivität (zum Beispiel 5 oder größer) für die Materialien der ersten Isolierschicht 122 und/oder der dielektrischen Trennschicht 105 hat Bei einigen Ausführungsformen besteht die zweite Opferschicht 140 aus einer oder mehreren Schichten aus elementaren oder Verbindungsmaterialien der Gruppe IV, wie etwa Si, SiGe, SiC, Ge, SiGeC und GeSn, die kristallin, polykristallin oder amorph sein können und dotiert oder undotiert sein können. Bei einigen Ausführungsformen besteht die zweite Opferschicht 140 aus einer oder mehreren dielektrischen auf Siliziumbasis, wie etwa SiOC, SiC, SiON, SiCN, SiOCN, Si3N4 und/oder SiO2. Dielektrische Materialien auf Aluminiumbasis, wie etwa Aluminiumoxid, Aluminiumoxidcarbid und Aluminiumoxidnitrid, können ebenfalls verwendet werden. Aufschleuder-Kohlenstoff (SOC) kann ebenfalls zum Einsatz kommen. Bei bestimmten Ausführungsformen umfasst die zweite Opferschicht 140 eine oder mehrere Schichten aus III-V-Verbindungshalbleitern, unter anderem GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN und/oder AlGaN. Die zweite Opferschicht 140 kann mit einem oder mehreren Verfahren wie PVD, CVD oder ALD abgeschieden werden, aber es kann jedes geeignete Verfahren verwendet werden. Es können auch andere Materialien und/oder Verfahren zum Einsatz kommen. Bei einer Ausführungsform wird amorphes oder polykristallines Silizium für die zweite Opferschicht 140 verwendet. Bei anderen Ausführungsformen wird amorphes oder polykristallines Si1-xGex, wobei x gleich oder kleiner als 0,4 ist, für die zweite Opferschicht 140 verwendet.
  • Zum Planarisieren der Oberseite der zweiten Opferschicht 140 kann ein Planarisierungsprozess, wie etwa ein Rückätzprozess oder eine CMP, durchgeführt werden. Durch den Planarisierungsprozess wird die Oberseite der Gate-Verkappungsschicht 132 freigelegt. Nach dem Planarisierungsprozess liegt bei einigen Ausführungsformen eine Höhe Hsacr der zweiten Opferschicht, die von der Oberfläche der ersten Isolierschicht 122 gemessen wird, in dem Bereich von etwa 100 nm bis etwa 350 nm.
  • Wie in den 16A bis 16C gezeigt ist, wird nach der Herstellung der zweiten Opferschicht 140 eine Maskenstruktur über der zweiten Opferschicht 140 hergestellt, und unter Verwendung der Maskenstruktur als eine Ätzmaske wird die zweite Opferschicht 140 durch Trockenätzung strukturiert, sodass Öffnungen 144 zwischen den S/D-Strukturen 120 und 121 entstehen. Bei einigen Ausführungsformen endet die Ätzung im Wesentlichen an der ersten Isolierschicht 122. Die 16A bis 16C zeigen die Struktur nach dem Entfernen der Maskenschicht.
  • Die Maskenstruktur kann durch Strukturieren einer Schicht aus einem geeigneten Maskenmaterial durch Fotoätzung hergestellt werden. Der Ätzschritt kann mehrere Ätzprozesse unter Verwendung von unterschiedlichen Plasmagasen umfassen. Bei einigen Ausführungsformen verläuft die Maskenstruktur in der x-Richtung über der zweiten Opferschicht 140 und der Gate-Verkappungsschicht 132. Die Maskenstruktur umfasst eine oder mehrere Schichten aus einem dielektrischen Material, wie etwa SiO2, Si3N4 und/oder SiON, und/oder TiN, oder aus anderen geeigneten Materialien. Das Material für die Maskenstruktur kann mit einem oder mehreren Verfahren wie PVD, CVD oder ALD abgeschieden werden, aber es kann jedes geeignete Verfahren zum Einsatz kommen. Es können auch andere Materialien und/oder Verfahren verwendet werden.
  • Wenn ein Material auf Siliziumbasis (z. B. polykristallines oder amorphes Si) für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung zum Beispiel unter Verwendung eines Gases mit HBr oder eines Gases mit Cl2 und SF6 durchgeführt werden. Wenn SOC (Aufschleuder-Kohlenstoff) für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung zum Beispiel unter Verwendung eines Gases mit N2 und H2 oder eines Gases mit SO2 und O2 durchgeführt werden. Wenn ein Material auf Siliziumoxid-Basis, das durch FCVD abgeschieden wird, für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung zum Beispiel unter Verwendung eines Gases mit Fluorkohlenstoff und/oder Fluor durchgeführt werden.
  • Wenn ein Material auf Germaniumbasis (z. B. Ge oder SiGe) für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung zum Beispiel unter Verwendung eines Gases mit Fluorkohlenstoff oder eines Gases mit einem Halogen durchgeführt werden. Während der Ätzung kann das Substrat auf eine Temperatur von etwa 20 °C bis etwa 200 °C erwärmt werden.
  • Bei einigen Ausführungsformen liegt eine Öffnungsweite WSP in der y-Richtung in dem Bereich von etwa 5 nm bis etwa 100 nm. Bei bestimmten Ausführungsformen liegt die Öfnungsweite WSP in dem Bereich von etwa 10 nm bis etwa 40 nm. Die Öfnungsweite WSP kann in Abhängigkeit von den Entwurfsanforderungen und/oder den Arten der HalbleiterBauelemente andere Werte haben.
  • Es ist zu beachten, dass, wie in den 16A bis 16C gezeigt ist, bei einigen Ausführungsformen die erste Isolierschicht 122 und/oder die Gate-Verkappungsschicht 132 während des Strukturierens der zweiten Opferschicht 140 nicht wesentlich geätzt werden. Mit anderen Worten, die Materialien für die erste Isolierschicht 122 und/oder die Gate-Verkappungsschicht 132 haben eine hohe Ätzselektivität (z. B. 5 oder größer) für die zweite Opferschicht 140 (d. h., sie haben eine niedrigere Ätzrate als die zweite Opferschicht).
  • Wie in den 17A bis 17C gezeigt ist, wird anschließend eine zweite Isolierschicht 146 als eine Deckschicht über der strukturierten zweiten Opferschicht 140 und der dielektrischen Trennschicht 105 konform abgeschieden. Die zweite Isolierschicht 146 wird außerdem auf den Seitenwand-Abstandshaltern 134 und der Gate-Verkappungsschicht 132 hergestellt.
  • Bei einigen Ausführungsformen weist die zweite Isolierschicht 146 SiO2, SiCN, SiON, SiCN, SiOCN und Si3N4 auf, aber es können auch andere geeignete dielektrische Materialien verwendet werden. Bei einer Ausführungsform wird ein dielektrisches Material auf Siliziumnitrid-Basis, wie etwa Si3N4, verwendet. Die zweite Isolierschicht 146 kann mehrere Schichten umfassen, die Kombinationen aus den vorgenannten Materialien aufweisen. Bei einer Ausführungsform werden zwei Schichten aus einem dielektrischen Material auf Siliziumbasis, von denen mindestens eine aus einem Material auf Siliziumnitrid-Basis besteht, für die zweite Isolierschicht 146 verwendet. Bei anderen Ausführungsformen wird eine dielektrische Schicht auf Aluminiumbasis als eine Schicht der zweiten Isolierschicht 146 verwendet. Bei bestimmten Ausführungsformen umfasst die zweite Isolierschicht 146 eine dielektrische Schicht aus einem Material auf Siliziumnitrid-Basis und eine dielektrische Schicht, die aus einem anderen Material als einem Material auf Siliziumnitrid-Basis besteht.
  • Die zweite Isolierschicht 146 hat ein höheres selektives Ätzverhältnis zu Silizium als die Ätzrate von SiO2 zu Silizium. Die Ätzraten von Siliziumnitrid, Siliziumoxid und Silizium in H3PO4 sind zum Beispiel jeweils etwa 50 : 5 : 1.
  • Die zweite Isolierschicht 146 kann mit einem oder mehreren Verfahren wie PVD, CVD, Molekularstrahlabscheidung (MLD) oder ALD abgeschieden werden, aber es kann jedes geeignete Verfahren zum Einsatz kommen. Es können auch andere Materialien und/oder Verfahren verwendet werden. Bei einer ALD können zum Beispiel SiH4 (Silan), SiH2Cl2 (Dichlorsilan) und/oder SiCl4 (Siliziumtetrachlorid) und/oder andere geeignete siliziumhaltige Vorläufer für die nitridhaltige Deckschicht als Vorläufer für den ALD-Prozess verwendet werden.
  • Bei einigen Ausführungsformen wird die Abscheidungstemperatur für die zweite Isolierschicht 146 auf unter etwa 500 °C gehalten. Bei anderen Ausführungsformen ist die Temperatur niedriger als etwa 400 °C. Die Temperatur wird niedrig gehalten, um den Einfluss von Wärme auf die Schwellenspannung des Metall-Gate/High-k-Dielektrikum-Stapels, der bereits hergestellt worden ist, zu minimieren.
  • Bei einigen Ausführungsformen hat die zweite Isolierschicht 146 eine Dicke von etwa 1 nm bis etwa 15 nm. Bei anderen Ausführungsformen beträgt die Dicke etwa 3 nm bis etwa 10 nm. Bei anderen Ausführungsformen werden andere Dicken verwendet.
  • Nachdem die zweite Isolierschicht 146 hergestellt worden ist, wird über der zweiten Opferschicht 140 eine erste Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 145 hergestellt, um die Öffnungen 144 zu füllen.
  • Die ILD-Schicht 145 kann eine einzelne Schicht oder mehrere Schichten umfassen. Bei einigen Ausführungsformen weist die ILD-Schicht 145 SiO2, SiCN, SiOC, SiON, SiOCN, Si3N4 oder ein Low-k-Material auf, aber es können auch andere geeignete dielektrische Schichten verwendet werden. Die ILD-Schicht 145 kann durch CVD, PECVD, ALD, FCVD oder mit einem Spin-on-Glass-Prozess hergestellt werden Zum Entfernen von überschüssigen Materialien kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden. Durch den Planarisierungsprozess wird bei einigen Ausführungsformen die Oberseite der zweiten Opferschicht 140 (und der Gate-Verkappungsschicht 132) freigelegt.
  • Wenn eine FCVD verwendet wird, wird bei einigen Ausführungsformen ein Härtungsprozess an dem fließfähigen dielektrischen Trennungsvorläufer durchgeführt. Der Härtungsprozess kann eine UV-Härtung, eine Ozon(O3)-Plasma-Härtung oder eine Tieftemperatur-O3-Plasma- + UV-Härtung (LTB- + UV-Härtung) umfassen, um den fließfähigen dielektrischen Trennungsvorläufer in die dielektrische Schicht, wie etwa eine Siliziumoxidschicht, zu übertragen. Bei einigen Ausführungsformen reicht der Behandlungstemperaturbereich für die UV-Härtung von etwa 0 °C bis etwa 10 °C. Der Behandlungstemperaturbereich für die O3-Plasma-Härtung reicht bei einigen Ausführungsformen von etwa 100 °C bis etwa 250 °C. Der Behandlungstemperaturbereich für die LTB- + UV-Härtung reicht bei einigen Ausführungsformen von etwa 30 °C bis etwa 50 °C. Der Härtungsprozess kann bei einigen Ausführungsformen nach dem Abscheidungsprozess nur einmal durchgeführt werden, um die Prozessdauer zu verkürzen, aber er ist nicht darauf beschränkt. Der Abscheidungsprozess und der Härtungsprozess können abwechselnd durchgeführt werden. Bei anderen Ausführungsformen kann der fließfähige dielektrische Trennungsvorläufer mit einem Oxidationsprozess durch direktes Einbringen von Stickstoff, Sauerstoff, Ozon oder Dampf auch direkt in die dielektrische Schicht eingetragen werden.
  • Um die Strukturdichte der ILD-Schicht weiter zu erhöhen, kann nach dem Härtungsprozess ein Wärmebehandlungsprozess an der dielektrischen Trennschicht durchgeführt werden. Der Wärmebehandlungsprozess umfasst einen Wärmebehandlungsprozess mit Dampf (Nassglühen) und einen Wärmebehandlungsprozess mit Stickstoff (Trockenglühen). Der Behandlungstemperaturbereich für die Wärmebehandlung mit Dampf reicht bei einigen Ausführungsformen von etwa 400 °C bis etwa 1000 °C, und die Behandlungstemperatur für die Wärmebehandlung mit Stickstoff beträgt etwa 1000 °C bis etwa 1200 °C. Bei anderen Ausführungsformen kann die Temperatur der Wärmebehandlung durch Bestrahlen der Schicht mit UV-Strahlung z. B. bei einem Ultraviolett-Wärmebehandlungsprozess (UVTP-Prozess) auf etwa 400 °C gesenkt werden.
  • Nach der Härtung oder Wärmebehandlung kann die ILD-Schicht bei einigen Ausführungsformen eine relative Permittivität von weniger als 6 haben.
  • Bei anderen Ausführungsformen wird ein Aufschleuderdielektrikum(SOD)-Prozess zum Herstellen der ILD-Schicht 145 durchgeführt. Bei dieser Ausführungsform wird die zweite Isolierschicht 146, eine stickstoffhaltige Deckschicht, in dem vorhergehenden Prozess hergestellt, um mit dem SOD-Prozess eine geeignete Zwischenschicht für die abgeschiedene dielektrische Trennschicht in dem Kontakt-Trennbereich bereitzustellen. Daher kann die ILD-Schicht mit dem SOD-Prozess unter Verwendung eines geeigneten Vorläufers hergestellt werden.
  • In dem SOD-Prozess für die ILD-Schicht 145 kann der Vorläufer siliziumorganische Verbindungen umfassen, unter anderem Siloxan, Methyl-Silsesquioxan, Polysilazan, Wasserstoff-Silsesquioxan (HSQ) und Perhydropolysilazan (PHPS), und andere geeignete Materialien. Der SOD-Vorläufer wird in einem kompatiblen organischen Lösungsmittel gelöst, das üblicherweise in Beschichtungslösungen aus Aufschleuderchemikalien verwendet wird. Geeignete organische Lösungsmittel sind zum Beispiel Dibutylether (DBE), Toluen, Xylen, Propylenglycolmonomethyletheracetat (PGMEA), Ethyllactat, Isopropylalkohol (IPA) und dergleichen. Die Konzentration des SOD-Vorläufers in der Lösung kann geändert werden, um die Konsistenz (d. h. die Viskosität) der Lösung und die Dicke der Beschichtung einzustellen. Bei einigen Ausführungsformen wird eine Lösung verwendet, die etwa 4 Masse-% bis etwa 30 Masse-% SOD-Vorläufer enthält. Bei anderen Ausführungsformen wird eine Lösung verwendet, die etwa 8 Masse-% bis etwa 20 Masse-% SOD-Vorläufer enthält. In der Lösung können außerdem kleinere Mengen von Zusätzen, wie etwa grenzflächenaktiven Stoffen und Bindemitteln, enthalten sein.
  • Der Wafer wird so beschichtet, dass der SOD-Vorläufer während des Aufschleuderns gleichmäßig von der Mitte bis zum Rand des Wafers verteilt wird. Die Drehzahl für das Aufschleudern des SOD-Vorläufers auf das Substrat beträgt bei einigen Ausführungsformen 100 U/min bis 3000 U/min für einen 12-Zoll-Wafer. Die dynamische Abgabegeschwindigkeit für den SOD-Vorläufer beträgt bei einigen Ausführungsformen etwa 1 ml/s, und bei Drehzahlen unter 3000 U/min breitet sich die Abgabepfütze vollständig bis zum Rand des Wafers aus. Der SOD-Vorläufer kann daher die Unterseite des Kontakt-Trennlochs vollständig bedecken und die Öffnung 144 vollständig füllen.
  • Nach der SOD-Abscheidung wird ein Vorhärtungsprozess durchgeführt, um die SOD-Schicht zu stabilisieren. Der Vorhärtungsprozess wird bei einigen Ausführungsformen bei einer niedrigen Temperatur in dem Bereich von etwa 100 °C bis etwa 200 °C in Umgebungsluft durchgeführt. Nach dem Vorhärtungsprozess wird ein Wärmebehandlungsprozess durchgeführt, um die SOD-Schicht zu verdichten. Der Wärmebehandlungsprozess ist ein Glühprozess, der bei einigen Ausführungsformen bei einer hohen Temperatur in dem Bereich von etwa 400 °C bis etwa 1100 °C durchgeführt wird. Der Glühprozess kann ein Nassglühprozess unter Verwendung eines Gases, das Dampf, O2- und H2-Gas umfasst, oder ein Trockenglühprozess unter Verwendung eines Gases sein, das N2- und O2-Gas umfasst. Bei anderen Ausführungsformen wird für den Wärmebehandlungsprozess ein Plasma mit einer niedrigeren Temperatur in dem Bereich von etwa 150 °C bis etwa 400 °C verwendet.
  • Wie in den 18A bis 18D gezeigt ist, wird anschließend die zweite Opferschicht 140 entfernt, sodass Kontaktöffnungen 148 und 149 entstehen, die die S/D-Strukturen 120 und 121 freilegen, die von der ersten Isolierschicht 122 bedeckt sind. Der Ätzschritt zum Entfernen der zweiten Opferschicht 140 kann isotrop oder anisotrop sein. Außerdem wird die erste Isolierschicht 122 entfernt, sodass die S/D-Strukturen 120 und 121 freigelegt werden.
  • Wenn ein Material auf Siliziumbasis (z. B. polykristallines oder amorphes Si) für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung unter Verwendung eines Gases mit Cl2 und NF3 oder eines Gases mit F2 oder durch eine Nassätzung unter Verwendung von NH4OH und/oder Tetramethylammoniumhydroxid (TMAH) durchgeführt werden. Wenn SOC (Aufschleuder-Kohlenstoff) für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung zum Beispiel unter Verwendung eines Gases mit N2 und H2 oder eines Gases mit SO2 und O2 durchgeführt werden. Wenn ein Material auf Siliziumoxid-Basis, das durch FCVD abgeschieden wird, für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Nassätzung zum Beispiel unter Verwendung von HF oder gepufferter HF (BHF) durchgeführt werden.
  • Wenn ein Material auf Germaniumbasis (z. B. Ge oder SiGe) für die zweite Opferschicht 140 verwendet wird, kann die Ätzung durch Plasma-Trockenätzung zum Beispiel unter Verwendung von Ozon oder durch Nassätzung unter Verwendung einer Lösung, die NH4OH und H2O2 enthält, oder einer Lösung, die HCl und H2O2 enthält, durchgeführt werden.
  • Die übrige erste Isolierschicht 122 kann mit einem geeigneten Ätzverfahren entfernt werden. Bei einigen Ausführungsformen wird während der Ätzung der ersten Isolierschicht 122 auch die zweite Isolierschicht 146 geätzt, wenn die zweite Isolierschicht 146 aus dem gleichen oder einem ähnlichen Material wie die erste Isolierschicht 122 besteht. Bei bestimmten Ausführungsformen wird die zweite Isolierschicht 146 vollständig von den Wänden der Kontaktöffnungen 148 und 149 entfernt. Jedoch bleibt bei einigen Ausführungsformen auch in diesem Fall die zweite Isolierschicht 146 auf der Unterseite der ILD-Schicht 145 bestehen.
  • Da die Ätzrate für die zweite Opferschicht 140 höher als für andere Materialien ist, kann die zweite Opferschicht 140 entfernt werden, ohne die anderen Schichten zu beschädigen, zum Beispiel die Gate-Verkappungsschicht 132, die Seitenwand-Abstandshalter 134, die erste Isolierschicht 122, die ILD-Schicht 145 und/oder die zweite Isolierschicht 146.
  • Bei einigen Ausführungsformen liegt eine Weite WCH der Kontaktöffnungen 148 und 149 entlang der y-Richtung in dem Bereich von etwa 10 nm bis etwa 100 nm. Bei anderen Ausführungsformen liegt die Weite WCH in dem Bereich von etwa 15 nm bis etwa 50 nm.
  • Bei einigen Ausführungsformen werden zusätzlich zu der oder statt der epitaxialen In-situ-Dotierung in den Schritten, die vorstehend unter Bezugnahme auf die 4A bis 4C erläutert worden sind, ein Ionenimplantationsprozess und/oder ein Plasmadotierungsprozess durchgeführt, um Ga in die S/D-Epitaxialschicht 121 einzubringen.
  • Nachdem die zweite Opferschicht 140 und die erste Isolierschicht 122, die auf den S/D-Strukturen 120 und 121 hergestellt sind, entfernt worden sind, wird ein leitfähiges Material in die Kontaktöffnungen 148 und 149 gefüllt, sodass S/D-Kontakte 150 entstehen, wie in den 19A bis 19C gezeigt ist.
  • Bei einigen Ausführungsformen wird eine Silizidschicht 127 auf den freigelegten S/D-Strukturen 120 und 121 hergestellt. In einem Metallsilizid-Herstellungsprozess kann ein Metallsilizid auf den Seitenteilen der S/D-Strukturen 120 und 121 hergestellt werden. Der Metallsilizid-Herstellungsprozess umfasst das Abscheiden einer Metallschicht auf den S/D-Strukturen 120 und 121, eine Wärmebehandlung zum Bilden eines Metalls an der Grenzfläche oder Oberfläche der S/D-Strukturen 120 und 121, und einen Ätzprozess zum Entfernen von überschüssigem Metall, das nicht zur Reaktion gebracht worden ist. Das Metallsilizid umfasst WSix, TiSix, NiSix, CoSix, NiCoSix und TaSix, aber es können auch andere geeignete Silizid-Materialien verwendet werden. Wenn die S/D-Strukturen 120 und 121 Ga enthalten, enthält bei einigen Ausführungsformen die Silizidschicht 127 ebenfalls Ga. Es können auch andere Metalllegierungen der Gruppe IV, die ein oder mehrere der Elemente Si, Ge und Sn enthalten, die mit einem oder mehreren der Elemente Ti, Ni, Co, Ta und W zur Reaktion gebracht werden, für die Silizidschicht 127 verwendet werden. Wenn die S/D-Strukturen 120 und 121 kein Si enthalten, wird die Silizidschicht 127 durch eine Reaktion zwischen einer Si-Quelle (ein Gas oder eine Si-Schicht) und einer Metallquelle (ein Gas oder eine Metallschicht) hergestellt.
  • Bei einigen Ausführungsformen hat die Silizidschicht 127 eine Dicke von etwa 0,5 nm bis etwa 10 nm. Bei anderen Ausführungsformen wird die Silizidschicht 127 nicht auf dieser Stufe des Herstellungsprozesses hergestellt, sondern sie kann auf einer früheren Herstellungsstufe hergestellt werden, z. B. vor der Herstellung der ersten Isolierschicht 122. Bei einigen Ausführungsformen wird außerdem eine Metallschicht auf der zweiten Isolierschicht 146 und der dielektrischen Trennschicht 105 hergestellt. Die Metallschichten, die nicht auf der S/D-Epitaxialschicht hergestellt sind, und die Metallschichten, die nicht beim Herstellen der Silizidschicht aufgezehrt werden, werden bei einigen Ausführungsformen mit einem geätzten Ätzverfahren entfernt. Bei anderen Ausführungsformen werden die Metallschichten nicht entfernt und bleiben bestehen.
  • Die S/D-Kontakte 150 können eine Einschicht- oder eine Mehrschichtstruktur haben. Zum Beispiel weist bei einigen Ausführungsformen der Kontakt 150 eine Kontakt-Deckschicht, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und einen Kontakt-Hauptteil auf, der über der Kontakt-Deckschicht in den Kontaktöffnungen 148 und 149 hergestellt ist. Die Kontakt-Deckschicht kann Ti, TiN, Ta, TaN oder dergleichen aufweisen, das durch ALD, CVD oder dergleichen abgeschieden wird. Der Kontakt-Hauptteil kann durch Abscheiden eines leitfähigen Materials hergestellt werden, wie etwa einer oder mehrerer Schichten aus Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu oder Au, oder Legierungen davon oder Kombinationen davon oder dergleichen, aber es können auch andere geeignete Metalle verwendet werden. Zum Entfernen von überschüssigem Material von einer Oberseite der ILD-Schicht 145 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden.
  • Nachdem der S/D-Kontakt 150 hergestellt worden ist, hat bei einigen Ausführungsformen die Gate-Struktur, die die Gate-Verkappungsschicht 132 umfasst, eine Höhe Hg, die von der Oberseite der Finnenstruktur 102 gemessen wird, von etwa 20 nm bis 100 nm, und eine Höhe des Metall-Gates 130, die von der Oberseite der Finnenstruktur 102 gemessen wird, beträgt etwa 10 nm bis etwa 60 nm.
  • Nachdem der Kontakt 150 hergestellt worden ist, werden weitere CMOS-Prozesse durchgeführt, um verschiedene Strukturelemente herzustellen, wie etwa weitere Zwischenschichtdielektrikum-Schichten, Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, Passivierungsschichten usw.
  • Die 20A bis 22C zeigen verschiedene Schritte in einem HalbleiterBauelement-Herstellungsprozess gemäß weiteren Ausführungsformen der vorliegenden Erfindung. In allen verschiedenen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet. Bei den 20A bis 22C zeigen die Figuren mit dem Buchstaben „A“ (z. B. die 20A, 21A usw.) eine perspektivische Darstellung, die Figuren mit dem Buchstaben „B“ (z. B. die 20B, 21B usw.) zeigen eine Schnittansicht entlang der y-Richtung, die der Linie Y1 - Y1 von 3A entspricht, und die Figuren mit dem Buchstaben „C“ (z. B. 20C, 21C usw.) zeigen eine Schnittansicht entlang der x-Richtung, die der Linie X1 - X1 von 3A entspricht. Es ist klar, dass weitere Schritte vor, während und nach den in den 20A bis 22C gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen bei den vorhergehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 19C beschrieben worden sind, gleichen oder ähnlich sind, können in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.
  • Nachdem die Struktur, die in den 13A bis 13C gezeigt ist, hergestellt worden ist, wird die erste Opferschicht 115, die bei dieser Ausführungsform als eine erste dielektrische Zwischenschicht verwendet wird, so strukturiert, dass Kontaktöffnungen 148' und 149' entstehen, wie in den 20A bis 20C gezeigt ist. Zum Erzeugen der Kontaktöffnungen 148' und 149' werden ein oder mehrere lithografische und Ätzprozesse verwendet.
  • Bei einigen Ausführungsformen werden zusätzlich zu der oder statt der epitaxialen In-situ-Dotierung, die in den Schritten durchgeführt wird, die vorstehend unter Bezugnahme auf die 4A bis 4C erläutert worden sind, ein Ionenimplantationsprozess und/oder ein Plasmadotierungsprozess durchgeführt, um Ga in die S/D-Epitaxialschicht 121 einzubringen.
  • Ähnlich wie in dem Schritt, der unter Bezugnahme auf die 19A bis 19C erläutert worden ist, wird eine Silizid- und/oder Germanidschicht 127 auf den freigelegten S/D-Strukturen 120 und 121 hergestellt. Die leitfähige Materialschicht 150 wird in den Öffnungen 148' und 149' und auf der ILD-Schicht 115 hergestellt, wie in den 21A bis 21C gezeigt ist. Die leitfähige Materialschicht für die S/D-Kontakte 150 kann eine Einschicht- oder einer Mehrschichtstruktur haben. Zum Entfernen von überschüssigem Material von einer Oberfläche der ILD-Schicht 145 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, wie in den 22A bis 22C gezeigt ist.
  • Nachdem der Kontakt 150 hergestellt worden ist, werden weitere CMOS-Prozesse durchgeführt, um verschiedene Strukturelemente herzustellen, wie etwa weitere Zwischenschichtdielektrikum-Schichten, Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, Passivierungsschichten usw.
  • Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.
  • In der vorliegenden Erfindung können zum Beispiel dadurch, dass bei einem p-FET Ga in eine epitaxiale Source-/Drain-Struktur eingebacht wird, die elektrischen Eigenschaften (z. B. der Kontaktwiderstand) der S/D-Bereiche bei dem p-FET verbessert werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung umfasst ein HalbleiterBauelement einen Feldeffekttransistor (FET). Der FET weist einen Kanalbereich und einen Source-/Drain-Bereich, der benachbart zu dem Kanalbereich angeordnet ist, und eine Gate-Elektrode auf, die über dem Kanalbereich angeordnet ist. Der Kanalbereich besteht aus Si. Der Source-/Drain-Bereich weist eine Epitaxialschicht auf, die mindestens eine der folgenden Verbindungen aufweist: SiGe, das mit Ga dotiert ist; GeSn, das mit Ga dotiert ist; und SiGeSn, das mit Ga dotiert ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die Epitaxialschicht mit Ga dotiertes Si1-x-yGexSny auf, wobei 0,6 ≤ x ≤ 1,0 ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist der FET ein p-FET. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen liegt eine Konzentration von Ga in dem Bereich von 1 × 1018 Atome/cm3 bis 1 × 1022 Atome/cm3. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen liegt die Konzentration von Ga in dem Bereich von 5 × 1018 Atome/cm3 bis 7 × 1021 a Atome/cm3. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die Epitaxialschicht weiterhin mit Bor dotiert. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die Epitaxialschicht weiterhin mit Indium dotiert. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen nimmt die Konzentration von Ga von einer Außenseite der Epitaxialschicht zu ihrem Inneren hin ab.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein HalbleiterBauelement Finnen-Feldeffekttransistoren (FinFETs) auf, die einen p-FinFET und einen n-FinFET umfassen. Der p-FinFET weist eine erste Finnenstruktur, eine erste Source-/Drain-Struktur und einen ersten Source-/Drain-Kontakt, der in Kontakt mit der ersten Source-/Drain-Struktur ist, auf, und der n-FinFET weist eine zweite Finnenstruktur, eine zweite Source-/Drain-Struktur und einen zweiten Source-/Drain-Kontakt, der in Kontakt mit der zweiten Source-/Drain-Struktur ist, auf. Die erste und/oder die zweite Source-/Drain-Struktur weisen eine erste Epitaxialschicht auf, die mindestens eine der folgenden Verbindungen aufweist: SiGe, das mit Ga dotiert ist; GeSn, das mit Ga dotiert ist; und SiGeSn, das mit Ga dotiert ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die erste Source-/Drain-Struktur die erste Epitaxialschicht auf. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die erste Epitaxialschicht mit Ga dotiertes Si1-x-yGexSny auf, wobei 0,6 ≤ x ≤ 1,0 ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die erste Epitaxialschicht mit Ga dotiertes Si1-xGex, wobei 0,6 ≤ x < 1,0 ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die erste Epitaxialschicht mit Ga dotiertes Si1-x-yGexSny auf, wobei 0,6 ≤ x ≤ 1,0 ist, 0 < y < 0,4 ist und 1 - x - y nicht Null ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen liegt eine Konzentration von Ga in dem Bereich von 1 × 1018 Atome/cm3 bis 1 × 1022 Atome/cm3. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen liegt die Konzentration von Ga in dem Bereich von 5 × 1018 Atome/cm3 bis 7 × 1021 Atome/cm3. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen ist die Epitaxialschicht weiterhin mit einem Element aus der Gruppe Bor und Indium dotiert. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen nimmt die Konzentration von Ga von einem Bereich, der zu der ersten Finnenstruktur benachbart ist, zu einem Bereich ab, der zu einer Außenseite der ersten Epitaxialschicht benachbart ist. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen nimmt die Konzentration von Ga kontinuierlich zu. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen nimmt die Konzentration von Ga schrittweise zu. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist das HalbleiterBauelement weiterhin eine dielektrische Schicht auf, die die erste Source-/Drain-Struktur und die zweite Source-/Drain-Struktur trennt. Die dielektrische Schicht besteht aus einem Isoliermaterial auf Siliziumbasis und enthält Ga an oder in der Nähe einer Grenzfläche zwischen der dielektrischen Schicht und dem ersten oder dem zweiten Source-/Drain-Kontakt. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die zweite Source-/Drain-Struktur eine zweite Epitaxialschicht auf, die erste Epitaxialschicht umschließt einen Source-/Drain-Bereich der ersten Finnenstruktur, und die zweite Epitaxialschicht umschließt einen Source-/Drain-Bereich der zweiten Finnenstruktur. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen weist die zweite Epitaxialschicht mit P dotiertes Si auf. Bei einer oder mehreren der vorhergehenden oder nachfolgenden Ausführungsformen umschließt der erste Source-/Drain-Kontakt die erste Epitaxialschicht, und der zweite Source-/Drain-Kontakt umschließt die zweite Epitaxialschicht.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements, der einen Finnen-Feldeffekttransistor (FinFET) umfasst, eine erste Opferschicht über einer Source-/Drain-Struktur einer FinFET-Struktur und einer dielektrischen Trennschicht hergestellt. Die erste Opferschicht wird so strukturiert, dass eine Öffnung entsteht. Eine erste Deckschicht wird auf der dielektrischen Trennschicht in einem unteren Teil der Öffnung und zumindest auf Seitenflächen der strukturierten ersten Opferschicht hergestellt. Nachdem die erste Deckschicht hergestellt worden ist, wird eine dielektrische Schicht in der Öffnung hergestellt. Nachdem die dielektrische Schicht hergestellt worden ist, wird die strukturierte erste Opferschicht entfernt, sodass eine Kontaktöffnung über der Source-/Drain-Struktur entsteht. In der Kontaktöffnung wird eine leitfähige Schicht hergestellt. Der FinFET ist ein p-FET, und die Source-/Drain-Struktur weist eine Epitaxialschicht auf, die mit Ga dotiertes Si1-x-yGexSny aufweist, wobei 0,6 ≤ x ≤ 1,0 ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62593061 [0001]

Claims (20)

  1. Halbleitervorrichtung, die einen Feldeffekttransistor (FET) umfasst, wobei der FET Folgendes aufweist: einen Kanalbereich und einen Source-/Drain-Bereich, der benachbart zu dem Kanalbereich angeordnet ist; und eine Gate-Elektrode, die über dem Kanalbereich angeordnet ist, wobei der Kanalbereich aus Si besteht, und der Source-/Drain-Bereich eine Epitaxialschicht aufweist, die mindestens eine der folgenden Verbindungen aufweist: SiGe, das mit Ga dotiert ist, GeSn, das mit Ga dotiert ist, und SiGeSn, das mit Ga dotiert ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der FET ein p-FET ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Epitaxialschicht mit Ga dotiertes Si1-x-yGexSny aufweist, wobei 0,6 ≤ x :5: 1,0 ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Konzentration von Ga in dem Bereich von 1 × 1018 Atome/cm3 bis 1 × 1022 Atome/cm3 liegt.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Epitaxialschicht weiterhin mit Bor oder Indium dotiert ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Konzentration von Ga von einer Außenseite der Epitaxialschicht zu ihrem Inneren hin abnimmt.
  7. Halbleitervorrichtung mit Finnen-Feldeffekttransistoren (FinFETs), die Folgendes umfasst: einen p-FinFET mit einer ersten Finnenstruktur, einer ersten Source-/Drain-Struktur und einem ersten Source-/Drain-Kontakt, der in Kontakt mit der ersten Source-/Drain-Struktur ist; und einen n-FinFET mit einer zweiten Finnenstruktur, einer zweiten Source-/Drain-Struktur und einem zweiten Source-/Drain-Kontakt, der in Kontakt mit der zweiten Source-/Drain-Struktur ist, wobei die erste und/oder die zweite Source-/Drain-Struktur eine erste Epitaxialschicht aufweisen, die mindestens eine der folgenden Verbindungen aufweist: SiGe, das mit Ga dotiert ist, GeSn, das mit Ga dotiert ist, und SiGeSn, das mit Ga dotiert ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die erste Source-/Drain-Struktur die erste Epitaxialschicht aufweist.
  9. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die erste Epitaxialschicht mit Ga dotiertes Si1-xGex aufweist, wobei 0,6 ≤ x < 1,0 ist.
  10. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei die erste Epitaxialschicht mit Ga dotiertes Si1-x-yGexSny aufweist, wobei 0,6 ≤ x ≤ 1,0 ist, 0 < y < 0,4 ist und 1 - x - y nicht Null ist.
  11. Halbleitervorrichtung nach Anspruch 7 oder 8, wobei eine Konzentration von Ga in einem Bereich von 1 × 1018 Atome/cm3 bis 1 × 1022 Atome/cm3 liegt.
  12. Halbleitervorrichtung nach einem der Ansprüche 7 bis 11, wobei die Epitaxialschicht weiterhin mit einem Element aus der Gruppe Bor und Indium dotiert ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 7 bis 12, wobei eine Konzentration von Ga von einem Bereich, der zu der ersten Finnenstruktur benachbart ist, zu einem Bereich abnimmt, der zu einer Außenseite der ersten Epitaxialschicht benachbart ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die Konzentration von Ga kontinuierlich zunimmt.
  15. Halbleitervorrichtung nach Anspruch 13, wobei die Konzentration von Ga schrittweise zunimmt.
  16. Halbleitervorrichtung nach einem der Ansprüche 7 bis 15, die weiterhin eine dielektrische Schicht aufweist, die die erste Source-/Drain-Struktur und die zweite Source-/Drain-Struktur trennt, wobei die dielektrische Schicht aus einem Isoliermaterial auf Siliziumbasis besteht und Ga an oder in der Nähe einer Grenzfläche zwischen der dielektrischen Schicht und dem ersten oder dem zweiten Source-/Drain-Kontakt enthält.
  17. Halbleitervorrichtung nach einem der Ansprüche 7 bis 16, wobei die zweite Source-/Drain-Struktur eine zweite Epitaxialschicht aufweist, die erste Epitaxialschicht einen Source-/Drain-Bereich der ersten Finnenstruktur umschließt, und die zweite Epitaxialschicht einen Source-/Drain-Bereich der zweiten Finnenstruktur umschließt.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die zweite Epitaxialschicht mit P dotiertes Si aufweist.
  19. Halbleitervorrichtung nach einem der Ansprüche 7 bis 18, wobei der erste Source-/Drain-Kontakt die erste Epitaxialschicht umschließt, und der zweite Source-/Drain-Kontakt die zweite Epitaxialschicht umschließt.
  20. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen Finnen-Feldeffekttransistor (FinFET) umfasst, mit den folgenden Schritten: Herstellen einer ersten Opferschicht über einer Source-/Drain-Struktur einer FinFET-Struktur und einer isolierenden Trennschicht; Strukturieren der ersten Opferschicht so, dass eine Öffnung entsteht; Herstellen einer ersten Deckschicht auf der isolierenden Trennschicht in einem unteren Teil der Öffnung und zumindest auf Seitenflächen der strukturierten ersten Opferschicht; nachdem die erste Deckschicht hergestellt worden ist, Herstellen einer dielektrischen Schicht in der Öffnung; nachdem die dielektrische Schicht hergestellt worden ist, Entfernen der strukturierten ersten Opferschicht, sodass eine Kontaktöffnung über der Source-/Drain-Struktur entsteht; und Herstellen einer leitfähigen Schicht in der Kontaktöffnung, wobei die Source-/Drain-Struktur eine Epitaxialschicht aufweist, die mindestens eine der folgenden Verbindungen aufweist: SiGe, das mit Ga dotiert ist, GeSn, das mit Ga dotiert ist, und SiGeSn, das mit Ga dotiert ist.
DE102018106581.7A 2017-11-30 2018-03-21 Halbleiter-Bauelement und Verfahren zu dessen Herstellung Active DE102018106581B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762593061P 2017-11-30 2017-11-30
US62/593,061 2017-11-30
US15/908,265 2018-02-28
US15/908,265 US10923595B2 (en) 2017-11-30 2018-02-28 Semiconductor device having a SiGe epitaxial layer containing Ga

Publications (2)

Publication Number Publication Date
DE102018106581A1 true DE102018106581A1 (de) 2019-06-06
DE102018106581B4 DE102018106581B4 (de) 2020-07-09

Family

ID=66548297

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018106581.7A Active DE102018106581B4 (de) 2017-11-30 2018-03-21 Halbleiter-Bauelement und Verfahren zu dessen Herstellung

Country Status (2)

Country Link
US (1) US11211492B2 (de)
DE (1) DE102018106581B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384199A1 (en) * 2021-06-01 2022-12-01 Tokyo Electron Limited Sacrificial capping layer for contact etch

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080163813A1 (en) * 2007-01-08 2008-07-10 Stefan Zollner Anneal of epitaxial layer in a semiconductor device
US20150318354A1 (en) * 2012-11-25 2015-11-05 Institute of Microelectronics Chinese Academy of Science Semiconductor device and manufacturing method therefor
US20160240626A1 (en) * 2015-02-13 2016-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical Gate All Around (VGAA) Devices and Methods of Manufacturing the Same
US9466723B1 (en) * 2015-06-26 2016-10-11 Globalfoundries Inc. Liner and cap layer for placeholder source/drain contact structure planarization and replacement
US9613817B1 (en) * 2016-04-26 2017-04-04 Globalfoundries Inc. Method of enhancing surface doping concentration of source/drain regions
US9799736B1 (en) * 2016-07-20 2017-10-24 International Business Machines Corporation High acceptor level doping in silicon germanium

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838940B2 (en) * 2007-12-04 2010-11-23 Infineon Technologies Ag Drain-extended field effect transistor
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US20130183814A1 (en) 2012-01-13 2013-07-18 Applied Materials, Inc. Method of depositing a silicon germanium tin layer on a substrate
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
CN103794560B (zh) 2012-11-02 2016-08-10 中国科学院微电子研究所 半导体结构及其制造方法
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9054218B2 (en) 2013-08-07 2015-06-09 International Business Machines Corporation Method of manufacturing a FinFET device using a sacrificial epitaxy region for improved fin merge and FinFET device formed by same
US9515163B2 (en) 2013-09-09 2016-12-06 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with self-aligned contact elements using a replacement gate process and the resulting devices
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9558946B2 (en) 2014-10-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
CN105762068A (zh) 2014-12-19 2016-07-13 联华电子股份有限公司 半导体元件及其制作方法
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
KR102422430B1 (ko) 2015-07-16 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9972682B2 (en) * 2016-01-22 2018-05-15 International Business Machines Corporation Low resistance source drain contact formation
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10340383B2 (en) * 2016-03-25 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having stressor layer
US20190081044A1 (en) * 2016-04-01 2019-03-14 Intel Corporation Semiconductor device having sub regions to define threshold voltages
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10109533B1 (en) 2017-06-29 2018-10-23 Globalfoundries Inc. Nanosheet devices with CMOS epitaxy and method of forming
US10230000B2 (en) * 2017-08-08 2019-03-12 Globalfoundries Inc. Vertical-transport transistors with self-aligned contacts
US10388562B2 (en) * 2017-08-16 2019-08-20 Globalfoundries Inc. Composite contact etch stop layer
US10164048B1 (en) * 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080163813A1 (en) * 2007-01-08 2008-07-10 Stefan Zollner Anneal of epitaxial layer in a semiconductor device
US20150318354A1 (en) * 2012-11-25 2015-11-05 Institute of Microelectronics Chinese Academy of Science Semiconductor device and manufacturing method therefor
US20160240626A1 (en) * 2015-02-13 2016-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical Gate All Around (VGAA) Devices and Methods of Manufacturing the Same
US9466723B1 (en) * 2015-06-26 2016-10-11 Globalfoundries Inc. Liner and cap layer for placeholder source/drain contact structure planarization and replacement
US9613817B1 (en) * 2016-04-26 2017-04-04 Globalfoundries Inc. Method of enhancing surface doping concentration of source/drain regions
US9799736B1 (en) * 2016-07-20 2017-10-24 International Business Machines Corporation High acceptor level doping in silicon germanium

Also Published As

Publication number Publication date
US11211492B2 (en) 2021-12-28
US20200044085A1 (en) 2020-02-06
DE102018106581B4 (de) 2020-07-09

Similar Documents

Publication Publication Date Title
DE102017114973B4 (de) Halbleitervorrichtung und Verfahren zum Bilden einer Halbleitervorrichtung
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102017114981B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102019132233B4 (de) Verfahren zur herstellung von halbleiter-bauelementen
DE102014115586B4 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
DE102018107997B4 (de) Selektive abdeckprozesse und dadurch ausgebildete strukturen
DE102015108690B4 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE102017117971B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102019121722A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102014109562B4 (de) Verfahren zum Ausbilden einer Halbleitervorrichtung und Verfahren zum Ausbilden einer Kontaktstruktur
DE102015112604B4 (de) Verfahren für die Herstellung eines Halbleiterbauelements
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102015112913A1 (de) Halbleiterbauelement und Herstellungsverfahren hierfür
DE102019109857B4 (de) Herstellungsverfahren für ein halbleiter-bauelemen
TWI666775B (zh) 半導體裝置及其製造方法
DE102018100114B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102017124779A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102016116472A1 (de) Halbleitervorrichtung und herstellungsverfahren davon
DE102019117011A1 (de) Halbleiter-bauelement und verfahren
DE102016117473A1 (de) Halbleitervorrichtung und verfahren zum herstellen von dieser
DE102019118346A1 (de) Source-/drain-merkmal zum kontaktieren von schnittstellen
DE102019129773B4 (de) Transistoren mit reduzierten defekten und verfahren zu deren herstellung
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren
DE102019128758A1 (de) Verfahren zur herstellung von halbleitervorrichtungen undhalbleitervorrichtungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0029780000

R020 Patent grant now final