KR20030002885A - 캐패시터의 제조 방법 - Google Patents

캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 실린더 구조에 따른 캐패시터의 무너짐을 방지하고, 오목 구조에 따른 캐패시터의 정전용량 한계를 극복하는데 적합한 캐패시터의 제조 방법을 제공하도록 한 것으로, 이를 위한 본 발명은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 플러그와 배리어막을 순차적으로 매립시키는 단계, 상기 층간절연막상에 제 1 산화막, 질화막 및 제 2 산화막을 적층하는 단계, 상기 제 2 산화막, 질화막, 제1산화막을 선택적으로 식각하여 하부전극이 형성될 오목부를 형성하는 단계, 상기 오목부내에만 하부전극을 형성하는 단계, 상기 질화막을 정지막으로 하여 상기 제 2 산화막을 선택적으로 제거하는 단계, 및 상기 제 2 산화막 제거후 노출된 상기 하부전극을 포함한 전면에 유전막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어진다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리소자는 크게 리드/라이트(Read/Write) 메모리(RAM)와 리드전용 메모리(ROM)로 구분할 수 있다. 이러한 메모리 소자 중 통상적으로 리드/라이트 메모리는 DRAM(Dynamic RAM)과 SRAM(Static RAM)으로 구분되며, DRAM의 단위셀(Unit cell)은 1개의 트랜지스터(Transistor)와 1개의 캐패시터(Capacitor)로 구성된다.
최근에 반도체 메모리 소자의 고집적화가 급진전됨에 따라 256Mb(Mega bit) DRAM 및 1Gb(giga bit) DRAM에 대한 연구에 많은 진전을 보이고 있다.
이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 DRAM의 경우 셀 면적은 0.5㎛2이며, 이 경우 셀의 기본 구성요소 중의 하나인 캐패시터의 면적은 0.3㎛2이 하로 작아져야 한다.
이와 같은 반도체 메모리 소자의 집적도 향상에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다.
캐패시터의 단면적(스토리지노드의 표면적)을 증가시키기 위해서, 적층형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된 바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조 단가의 상승과 수율을 저하시키는 등의 문제점이 있다.
캐패시터의 유전막으로는 보통 SiO2/Si3N4계 유전물질을 사용하며, 캐패시터의 전극 물질에 따라, PIP(Poly Insulator Poly) 캐패시터, 또는 MIM 캐패시터를 사용하게 된다. PIP 캐피시터 또는 MIM 캐패시터 등과 같은 박막형 캐패시터는 MOS 캐패시터나 접합부 캐패시터와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성을 요구하는 아날로그 제품에 있어서 많이 사용되고 있다.
또한, MIM 캐패시터의 경우는 단위 면적당 캐패시턴스를 PIP 캐패시터에 비해 크게 제조하기 어려운 단점이 있는 반면, 전압이나 온도에 따른 캐패시턴스의 VCR(Voltage Coefficient for Capacitor)과 TCR(Temperature Coefficient for Capacitor)이 PIP 캐패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 매우 유리하다.
특히, Ta2O5를 포함한 캐패시터 제조 공정시, 하부전극 물질로 폴리실리콘을 사용하는 경우 유전막의 유효산화막 두께(Tox)를 30Å 이하로 감소시키는 것이 곤란하다. 이에 따라 폴리실리콘과의 전기적 에너지 장벽(일함수; workfunction)이 커서 유효산화막 두께를 감소시킬 수 있으며 동일한 유효산화막두께에서의 누설전류를 감소시킬 수 있는 금속 물질을 이용하여 하부전극을 형성한다.
이와 같이 금속 물질로 하부전극을 형성하는 방법은 바이어스 전압(Biasvoltage)에 따른 캐패시턴스의 변화량(ΔC) 값이 작은 장점도 갖는다.
도 1a 내지 도 1c는 종래기술에 따른 MIM 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 워드라인(도시 생략) 및 소스/드레인(12)을 포함하는 트랜지스터가 형성된 반도체 기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(13)을 증착한 후, 층간절연막(13)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 층간절연막(13)을 식각하므로써 소스/드레인(12)의 소정 부분이 노출되는 콘택홀을 형성한다. 이후, 패터닝된 감광막을 제거한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 리세스시켜 콘택홀에 소정 부분 매립되는 폴리실리콘플러그(14)를 형성한다.
계속해서, 전면에 티타늄(Ti)을 증착한 후 급속열처리(Rapid Thermal Process; RTP) 공정을 실시하여 폴리실리콘 플러그(14)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘 플러그(14)상에 티타늄실리사이드(15)를 형성한다. 이 때, 티타늄실리사이드(15)는 폴리실리콘플러그(14)와 후속 하부전극과의 오믹 콘택을 형성해 준다.
계속해서, SC-1 세정을 통해 미반응 티타늄을 제거한 후, 티타늄실리사이드(15)상에 배리어메탈로서 티타늄나이트라이드(16)을 형성한 후, 층간절연막(13)의 표면이 노출될때까지 티타늄나이트라이드(16)를 화학적기계적연마(CMP) 또는 에치백하여 콘택홀을 완전히 매립시킨다.
이 때, 티타늄나이트라이드(16)는 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(14) 또는 소스/드레인(12)으로의 산소 확산방지막의 역할을 한다.
여기서, 도면에 도시되지 않았지만, 폴리실리콘플러그(14), 티타늄실리사이드(15), 티타늄나이트라이드(16)의 적층 구조를 형성하기 전에, 워드라인상에 워드라인과 교차하는 비트라인을 형성하며, 폴리실리콘플러그(14)는 먼저 형성된 폴리실리콘플러그에 의해 적층된 구조를 가질 수 있다. 결국, 폴리실리콘플러그(14)는 비트라인 사이에 형성되는 캐패시터 콘택 플러그이다.
다음으로, 티타늄나이트라이드(16)를 포함한 층간절연막(13)상에 캐패시터의 높이를 결정짓는 캐패시터산화막(17)을 증착한 후, 캐패시터산화막(17)을 선택적으로 식각하여 하부전극이 형성될 오목부를 형성한다.
도 1b에 도시된 바와 같이, 오목부를 포함한 캐패시터산화막(17)상에 하부전극(18)을 증착하고, 하부전극(18)을 화학적기계적연마하여 캐패시터산화막(17)의 표면상의 하부전극(18)을 제거하므로써 인접한 하부전극(18)을 서로 분리시킨다.
도 1c에 도시된 바와 같이, 유전막(19), 상부전극(20)을 순차적으로 증착한다.
이와 같이, 종래기술에서는 오목구조의 캐패시터를 형성하는데, 그 이유는 실린더 구조(Cylinder)일 경우, 하부전극의 화학적기계적연마후 캐패시터 산화막의 딥아웃을 진행했을 때 캐패시터의 높이 때문에 캐패시터가 무너지는 문제가 발생하기 때문이다.
더욱이, 하부전극의 두께는 캐패시터내의 스페이스 마진 문제, 하부전극의 크랙 등으로 최대한 얇게 가져가는 것이 유리하기 때문에(실제로 하부전극의 두께를 얇게 했을 경우 전기적 특성이 더 양호하게 얻어짐), 실린더 구조는 적용하기 어려운 실정이다.
그러나, 오목 구조는 산화막 딥아웃 생략으로 캐패시터 사이에 캐패시터산화막이 잔류하여 캐패시터를 지지해주기 때문에 매우 안정적인 반면, 실린더의 내부측에만 전극으로 사용할 수 있어 표면 캐패시턴스(Cs) 값이 현저하게 감소하여 원하는 표면 캐패시턴스(Cs) 확보에 어려움이 있다.
또한, 순수하게 캐패시터의 높이만으로 원하는 표면 캐패시턴스(Cs)를 확보하려면 캐패시터의 높이를 매우 높게 해야하기 때문에 후속 공정에 너무 큰 부담이 가해져 공정 마진이 없어지는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 실린더 구조에 따른 캐패시터의 무너짐을 방지하고, 오목 구조에 따른 캐패시터의 정전용량 한계를 극복하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 오목구조의 캐패시터의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 하프-실린더 구조의 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 소스/드레인
33 : 층간절연막 34 : 폴리실리콘 플러그
35 : 티타늄실리사이드 36 : 티타늄나이트라이드
37a : 하부 산화막 37b : 질화막
37c : 상부 산화막 38 : 하부전극
39 : 유전막 40 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 플러그와 배리어막을 순차적으로 매립시키는 단계, 상기 층간절연막상에 제 1 산화막, 질화막 및 제 2 산화막을 적층하는 단계, 상기 제 2 산화막, 질화막, 제1산화막을 선택적으로 식각하여 하부전극이 형성될 오목부를 형성하는 단계, 상기 오목부내에만 하부전극을 형성하는 단계, 상기 질화막을 정지막으로 하여 상기 제 2 산화막을 선택적으로 제거하는 단계, 및 상기 제 2 산화막 제거후 노출된 상기 하부전극을 포함한 전면에 유전막, 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 워드라인(도시 생략) 및 소스/드레인(32)을 포함하는 트랜지스터가 형성된 반도체 기판(31)상에 층간절연막(ILD)(33)을 증착한 후,층간절연막(33)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 층간절연막(33)을 식각하므로써 소스/드레인(22)의 소정 부분이 노출되는 콘택홀을 형성한다. 이후, 패터닝된 감광막을 제거한다.
계속해서, 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백 공정으로 소정 깊이만큼 리세스시켜 콘택홀에 소정 부분 매립되는 폴리실리콘플러그(24)를 형성한다.
계속해서, 전면에 티타늄(Ti)을 증착한 후 급속열처리(RTP) 공정을 실시하여 폴리실리콘 플러그(34)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘 플러그(34)상에 티타늄실리사이드(35)를 형성한다.
계속해서, SC-1 세정을 통해 미반응 티타늄을 제거한 후, 티타늄실리사이드(35)상에 배리어메탈로서 티타늄나이트라이드(36)을 형성하고, 층간절연막(33)의 표면이 노출될때까지 티타늄나이트라이드(36)를 화학적기계적연마 (CMP) 또는 에치백하여 콘택홀을 완전히 매립시킨다.
이 때, 티타늄나이트라이드(36)는 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(34) 또는 소스/드레인(32)으로의 산소 확산방지막의 역할을 한다.
여기서, 도면에 도시되지 않았지만, 폴리실리콘플러그(34), 티타늄실리사이드(35), 티타늄나이트라이드(36)의 적층 구조를 형성하기 전에, 워드라인상에 워드라인과 교차하는 비트라인을 형성하며, 폴리실리콘플러그(34)는 먼저 형성된 폴리실리콘플러그에 의해 적층된 구조를 가질 수 있다. 결국, 폴리실리콘플러그(34)는 비트라인 사이에 형성되는 캐패시터 콘택 플러그이다.
다음으로, 티타늄나이트라이드(36)를 포함한 층간절연막(33)상에 캐패시터의 높이를 결정짓는 캐패시터산화막(37)을 증착하되, 하부 산화막(37a), 질화막(37b) 및 상부 산화막(37c)의 순서로 적층된 샌드위치(sandwitch) 구조로 증착한다.
여기서, 하부 산화막(37a) 및 상부 산화막(37c)은 TEOS, PSG, BPSG, HDP,SOG 또는 이들의 조합막을 사용하며, 질화막(37b)은 플라즈마 질화막(PE-nitride) 또는 저압 질화막(LP-nitride)을 사용한다.
한편, 하부 산화막(37a)은 5000Å∼17000Å의 두께로 증착되며, 질화막(37b)은 100Å∼1000Å의 두께로 증착된다.
계속해서, 캐패시터산화막(37)을 선택적으로 식각하여 하부전극이 형성될 오목부를 형성한다.
도 2b에 도시된 바와 같이, 오목부를 포함한 캐패시터산화막(37)상에 하부전극(38)을 증착하고, 하부전극(38)을 화학적기계적연마하여 캐패시터산화막(37)의 표면상의 하부전극(38)을 제거하므로써 인접한 하부전극(38)을 서로 분리시킨다.
계속해서, 캐패시터산화막(37)을 딥아웃하는데, 상부 산화막(37c)만을 선택적으로 딥아웃한다. 이 때, 상부 산화막(37c)의 딥아웃시, BOE(Buffered Oxide Etchant) 또는 불산(HF) 용액을 이용하며, 질화막(37b)에서 딥아웃이 정지된다.
여기서, 캐패시터산화막(37)의 하부 산화막(37a)과 질화막(37b)의 두께는 상부 산화막(37c)의 딥아웃시 딥아웃의 깊이를 결정하며, 질화막(37b)은 딥아웃시 정지막으로 작용하고, 하부 산화막(37a)과 질화막(37b)은 하부전극을 지지해주는 버팀목 역할을 한다. 이 때, 상부 산화막(37c)과 질화막(37b)간의 식각선택비가 충분히 크기 때문에 상부 산화막(37c)만 제거할 수 있다.
도 2c에 도시된 바와 같이, 전면에 유전막(39), 상부전극(40)을 순차적으로 증착한다. 여기서, 유전막(39)은 TaON, Ta2O5, SBT, SBTN, PZT 또는 BLT 중에서 하나를 선택하여 사용할 수 있고, 상부전극(40)은 TiN, Ru, Pt, RuO2, Ir 또는 IrO2중에서 하나를 선택하여 사용한다.
한편, 유전막(39) 증착전에 상부 산화막(37c)의 딥아웃 공정으로 세정 효과를 동시에 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 하부산화막/질화막/상부산화막의 순서로 적층된 캐패시터 산화막을 이용하므로써 캐패시터의 높이를 증가시키지 않고 정전용량을 증가시킬 수 있으며, 질화막이 캐패시터의 버팀목 역할을 하기 때문에 안정적인 캐패시터 구조를 구현할 수 있는 효과가 있다.
또한, 상부산화막의 딥아웃시 BOE 또는 불산용액을 이용하므로 유전막 증착전 세정 효과를 동시에 구현할 수 있다.

Claims (6)

  1. 캐패시터의 제조 방법에 있어서,
    반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 플러그와 배리어막을 순차적으로 매립시키는 단계;
    상기 층간절연막상에 제 1 산화막, 질화막 및 제 2 산화막을 적층하는 단계;
    상기 제 2 산화막, 질화막, 제1산화막을 선택적으로 식각하여 하부전극이 형성될 오목부를 형성하는 단계;
    상기 오목부내에만 하부전극을 형성하는 단계;
    상기 질화막을 정지막으로 하여 상기 제 2 산화막을 선택적으로 제거하는 단계; 및
    상기 제 2 산화막 제거후 노출된 상기 하부전극을 포함한 전면에 유전막, 상부전극을 순차적으로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 산화막 및 제 2 산화막은 TEOS, PSG, BPSG, HDP, SOG 또는 이들의 조합막을 사용함을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화막은 5000Å∼17000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 질화막은 플라즈마 질화막 또는 저압 질화막을 사용함을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 질화막은 100Å∼1000Å의 두께로 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 산화막을 제거하는 단계는,
    BOE 또는 불산용액을 이용한 딥아웃 공정으로 이루어지는 것을 특징으로 하는 캐패시터의 제조 방법.
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KR100709565B1 (ko) * 2004-07-30 2007-04-20 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법

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