KR100331116B1 - 커패시터및그제조방법 - Google Patents

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Abstract

커패시터의 구조 및 그 제조 방법은 기판 위에 두 개의 게이트와 공통 소오스/드레인 영역을 포함한다. 다음, 자기 정렬 접촉 공정을 이용하여 움푹한 자기 정렬 접촉 창(pitted self align contact window; PSACW)을 형성하여 공통 소오스/드레인 영역을 부분적으로 노출시킨다. 다음, 글루/배리어층(glue/barrier layer)과 커패시터의 하부 전극이 PSACW 상부에 형성된다. 유전율이 높은 물질로 된 유전성 박막이 하부 전극 상부에 형성된다. 다음, 상부 전극이 유전성 박막 상부에 형성되어 커패시터가 완성되는데, PSACW와 같은 형태의 금속/절연층/금속의 구조를 갖게 된다.

Description

커패시터 및 그 제조 방법
본 발명은 반도체 소자의 커패시터 제조에 관한 것으로, 보다 상세하게는 다이내믹 랜덤 액세스 메모리(dynamic random access memory, DRAM) 장치의 커패시터 구조와 그 제조에 관한 것이다.
메모리 용량이 256 메가비트(Megabit)인 DRAM 장치와 같은 고집적 메모리 소자에서, 스택(stacked)형이나 트렌치(trench)형과 같은 3차원 구조로 구성되기 위해서 그 커패시터는 유전성 박막을 필요로 한다. 따라서 이들 메모리 소자는 소프트 에러(soft error)를 피하기 위해 전하를 보유하는 큰 면적의 유전성 박막이 있어야 한다. CVD(chemical vapor deposition)법을 응용한 방법 중 하나인 저압 CVD(low pressure chemical vapor deposition, LPCVD)법에서, 약 25의 유전율(dielectric constant)을 낳기 때문에 Ta2O5로 만들어진 유전성 박막을 이용하는 것이 현재 인기가 있는데, 이는 산화물의 유전율보다 훨씬 더 큰 것이고, 단차 피복(step coverage)에서 더욱 양호한 능력을 갖는다. 단차 피복이란 피복 면이 둥글게 되지 않으면서 단차 형태로 유지되는 것을 의미한다.
초대규모 집적 회로(very large scale integration circuit, VLSI)의 설계에서, 집적 회로(integrated circuits, ICs)의 용량을 증대시키기 위한 3가지 효과적인 방법이 있다. 첫 번째 방법은 두 전극 사이에 위치한 유전성 박막의 두께를 감소시키는 것인데, 이것은 용량이 두 전극 사이의 거리에 반비례하기 때문이다. 이 방법은 용량을 효과적으로 증대시킬 수 있으나, 균일하고 안정된 유전성 박막을 얻기 위한 통제가 어렵다. 두 번째 방법은 유전성 박막과 전극의 접촉 면적을 증가시키는 것인데, 이것은 용량이 이 면적의 크기에 비례하기 때문이다. 현재, 면적을 늘리기 위해 핀(fin) 형태나 반구형(hemispheric grain)과 같은 것이 응용되고 있으나, 제조가 복잡하여 대량 생산에는 어려운 점이 있다. 또는 원통 형태를 선택할 수 있다. 세 번째 방법은 높은 유전상수를 갖는 Ta2O5, Pb(Zr,Ti)O3으로 이루어진 납 지르코늄 티탄산염(Lead Zirconium Titanate, PZT), 그리고 (Ba,Sr)TiO3으로 이루어진 비스무트 스트론튬 티탄산염(Bismuth Strontium Titanate, BST)과 같은 물질을 이용하여 유전상수를 증가시키는 것이다.
반도체 소자를 제조하는 종래의 방법에서, 커패시터의 전극에 주로 폴리실리콘 물질이 선택되었다. 이 경우에, 유전성 박막의 어닐링 공정에서 온도가 높으면 높을수록 유전성 박막에는 결함이 적어진다. 이것은 유전성 박막의 질이 향상된다는 것을 의미한다. 하지만, 어닐링 공정에서 온도가 너무 높으면, 유전성 박막과 하부 전극 사이의 계면에 토착 산화물(native oxide)이 쉽게 생성되어 용량을 떨어뜨리게 된다. 이때, 유전성 박막과 상부 전극 사이의 계면에는 토착 산화물이 생성되지 않는데 상부 계면이 아직 형성되지 않았기 때문이다. 이와 반대로, 어닐링 공정에서 온도가 너무 낮으면, 유전성 박막에 존재하는 결함이 효과적으로 제거되지 않는다.
따라서, 지금까지는, 상기의 불량한 상황을 막기 위해, 아주 오래 전에는 전극이 대체로 폴리실리콘층으로 만들어졌는데, 최근에는 금속층이 전극에 대신으로이용되어 왔다. 다시 말해서, 금속/절연체/금속(metal/insulator/metal, MIM) 커패시터가 고집적 DRAM 및 비활성 강유전체 메모리(FeRAM)에 응용된다.
MIM 커패시터의 금속층은 대체로 전도성 물질, 예를 들어 백금, 이리듐, 산화 이리듐, 또는 산화 루테늄으로 만들어진다. 불행히도, 종래의 MIM 커패시터는 대체로 두꺼운 하부 전극을 가지므로, 하부 전극 상의 에칭이 복잡하고 시간이 많이 걸린다. 이것을 제하고도, 움푹한 접촉 창(pitted contact window)이 대체로 경사가 크기 때문에 소오스/드레인 영역을 정렬하기가 어려울 뿐 아니라 단차 피복 능력의 불량을 일으킨다는 또다른 문제점이 있다. 따라서, 하부 전극 물질을 채우기 전에 폴리실리콘층 및 글루/배리어층(glue/barrier layer)을 움푹한 접촉 창에 채워야 한다. 이것은 제조를 복잡하게 한다.
도 1a 내지 1h는 종래의 DRAM의 커패시터 공정 단면도이다. 동일한 부호는 도면에서 동일한 요소를 나타낸다.
도 1a를 참조로 하여, 기판 표면(101) 상부에 동일한 구조의 게이트(102)가 두 개 나타나 있고 부호 표시는 하나에만 되어 있다. 도 1a 는 소오스/드레인 영역(110)과 기판 표면(101) 아래 게이트(102) 사이에 공통 소오스/드레인 영역(110a)을 더 포함한다. 부호 표시가 된 게이트(102)는 스페이서(spacer, 104)와 캡층(cap layer, 108)으로 덮여 있는 도핑된 폴리실리콘층(106)을 갖는다. 소오스/드레인 영역(110)과 공통 소오스/드레인 영역(110a)은 가볍게 도핑된 드레인(lightly doped drain, LDD) 구조를 갖는 도핑 영역으로서 이온 주입을 통해 형성될 수 있으며, 게이트(102)의 구조가 마스크(mask)로 이용된다. 보다 낮은 깊이로 소오스/드레인 영역(110) 및 공통 소오스/드레인 영역(110a)의 가장자리에 위치한 가볍게 도핑된 영역이 스페이서(104)가 형성되기 전에 먼저 형성된다. 좀더 깊은 깊이로 좀더 많이 도핑된 영역이 스페이서(104)가 형성된 후 소오스/드레인 영역(110) 및 공통 소오스/드레인 영역(110a)의 중심 부분에 형성된다. 스페이서(104)는 대체로 산화물이나 질화물로 이루어진다. 소오스/드레인 영역 (110) 및 공통 소오스/드레인 영역(110a)이 완성되고 나면, 절연층(112)이 기판(100) 및 게이트(102) 상부에 형성된다.
도 1a와 1b를 참조로 하여, 에칭 기술을 이용함으로써, 접촉 창(111)이 절연층(112)상에 정의되어 절연층(112a)을 만든다. 접촉 창(111)은 공통 소오스/드레인 영역(110a)의 일부를 노출시킨다.
도 1b와 1c를 참조로 하여, LPCVD 방법에 의해 도핑된 폴리실리콘으로 만들어진 폴리실리콘층(114)이 절연층(112a) 상부에 형성되어 접촉 창(111)을 채운다.
도 1c와 1d를 참조로 하여, 에치 백(etch back) 방법을 이용하여, 절연층(112a)이 부분적으로 노출될 때까지 폴리실리콘층(114)이 에칭된다. 이 절차가 지나면, 폴리실리콘층(114)은 폴리실리콘층(114a)으로 된다.
도 1d와 1e를 참조로 하여, 각각 Ti/TiAIN로 만들어진 글루/배리어층(116)이 폴리실리콘층(114a) 상부에 형성된다. 그다음, 어닐링 공정이 즉시 수행된다. 이 공정은 폴리실리콘층(114a)과 글루/배리어층(116) 사이 계면에 TiSi2층(117)을 생성하게 된다. 이 공정은 또한 폴리실리콘층(114a)과 하부 전극 사이의 옴접촉(ohmiccontact)을 강화시켜 저항을 감소시킨다. 하부 전극은 다음 도면에 나타나 있다.
도 1e와 1f를 참조로 하여, 전도층(118)이 글루/배리어층(116) 상부에 형성된다. 전도층은 하부 전극의 기능을 하며 CVD 또는 스퍼터링 방법으로 백금, 이리듐, 산화 이리듐, 또는 산화 루테늄 중에서 하나로 바람직하게 만들어진다.
도 1f와 1g를 참조로 하여, 상기한 바와 같이 글루/배리어층(116a)과 전도층(118a)으로 이루어진 하부 전극은 상기의 포토리소그래피 에칭 기술(photolithography etching technology)에 의해 전도층(118) 및 글루/배리어층(116) 상부 모두에 정의된다.
도 1g와 1h를 참조로 하여, 표면(120a) 상부에 유전성 박막(120)이 약 10-60 Å(Angstrom)의 두께로 형성된다. 유전성 박막(120)은 높은 유전율을 가진 Ta2O5, PZT, 또는 BST 같은 물질 중 하나로 만들어진다.
그다음, 전도층(128)이 유전성 박막(120) 상부에 형성되어 상부 전극이 되는데 하부 전극에서와 마찬가지로 CVD나 스퍼터링 방법에 의해 백금, 이리듐, 산화 이리듐, 또는 산화 루테늄 중 하나로 만들어진다.
상기와 같이, DRAM 의 MIM 커패시터의 종래 구조는 다음과 같은 많은 문제점이 있다:
첫째, 보다 많은 전하를 보유하기 위해 하부 전극의 두께가 너무 두꺼우면, 에칭이 쉽게 되지 않고 하부 전극과 유전성 박막 사이 계면에 금이 가기 쉽기 때문에 누전이 일어날 수 있다.
둘째, 기판 표면에 거의 수직인 움푹한 접촉 창의 격벽은 글루/배리어층 상에서의 정렬을 어렵게 한다. 게다가, 금속 물질에 대한 단차 피복 능력이 불량하기 때문에, 하부 전극이 형성되기 전에, 폴리실리콘층 및 글루/배리어층이 움푹한 접촉 창에 채워져야 한다. 이것은 제조 절차를 복잡하게 한다.
셋째, 종래 MIM 커패시터는 절연층 위에 형성되므로 커패시터 사이의 거리가 효과적으로 감소될 수 없어 고집적 IC가 효과적으로 향상될 수 없다. 이것은 만약 커패시터끼리 너무 가까우면 종래 MIM 커패시터 사이에서 미세 전도 경로(micro-conducting-path)인 마이크로-로딩(micro-loading)이 쉽게 발생할 수 있기 때문이다.
따라서, 본 발명의 목적은 기판 상에, 구조를 갖춘 다수의 게이트와 공통 소오스/드레인 영역과 그리고 소오스/드레인 영역을 포함한 구조를 갖는 커패시터를 제공하는 것이다. 그다음, 기판 상부에서, 절연층 상에 자기 정렬 접촉(self align contact, SAC) 제조 절차를 이용하여, 움푹한 자기 정렬 접촉 창(pitted self align contact window, PSACW)을 형성하고 공통 소오스/드레인 영역이 부분적으로 노출되도록 한다. 다음, PSACW는 글루/배리어층과 제 1 전도층의 순서로 채워진다. 제 1 전도층은 커패시터의 하부 전극이 된다. 다음, 유전성 박막이 제 1 전도층 상부에 온다. 그리고 나서, 커패시터의 상부 전극이 될 제 2 전도층이 유전성 박막 위에 옴으로써 본 발명의 MIM 커패시터를 형성하는데, 이때 오목한 구조를 낳아 인접한 본 발명 MIM 커패시터 사이에서 배리어의 기능을 한다.
도 1a 내지 1h는 종래의 DRAM의 커패시터 공정 단면도
도 2a 내지 2f는 본 발명 실시예의 DRAM의 커패시터 공정 단면도
도면의 주요부분에 대한 부호의 설명
200 : 기판 201 : 기판 표면
210 : 소오스/드레인 영역 210a : 공통 소오스/드레인 영역
202 : 게이트 204 : 스페이서
206 : 도핑된 폴리실리콘층 208 : 캡층
211 : PSACW층 212 : 절연층
212a : 절연층 213 : 측벽
215 : Ti층 216 : TiNx층
217 : TiSi2층 218 : 전도층
218a : 전도층 220 : 유전성 박막
220a : 표면 228 : 전도층
도 2a 내지 2h는 본 발명 실시예의 DRAM의 커패시터 공정 단면도이다. 도면에서 동일한 부호가 동일한 요소에 사용된다.
도 2a를 참조로 하여, 기판 표면(201) 상부에 동일한 구조의 게이트(202)가 두 개 나타나 있고 부호 표시는 하나에만 되어 있다. 도 2a 는 소오스/드레인 영역(210)과 기판 표면(201) 아래 게이트(202) 사이에 공통 소오스/드레인 영역(210a)을 더 포함한다. 부호 표시가 있는 게이트(202)는 스페이서(spacer, 204)와 캡층(cap layer, 208)으로 덮여 있는 도핑된 폴리실리콘층(206)을 갖는다. 소오스/드레인 영역(210)과 공통 소오스/드레인 영역(210a)은 가볍게 도핑된 드레인(lightly doped drain, LDD) 구조를 갖는 도핑 영역으로서 이온 주입을 통해 형성될 수 있으며, 게이트(202)의 구조가 마스크(mask)로 이용된다. 보다 낮은 깊이로 소오스/드레인 영역(210) 및 공통 소오스/드레인 영역(210a)의 가장자리에 위치한 가볍게 도핑된 영역 다수가 스페이서(204)가 형성되기 전에 먼저 형성된다. 좀더 깊은 깊이로 좀더 많이 도핑된 영역이 스페이서(204)가 형성된 후 소오스/드레인 영역(210) 및 공통 소오스/드레인 영역(210a)의 중심 부분에 형성된다. 스페이서(204)는 대체로 산화물이나 질화물로 이루어진다. 소오스/드레인 영역(210) 및 공통 소오스/드레인 영역(210a)이 완성되고 나면, 절연층(212)이 기판(200) 및 게이트(202) 상부에 형성된다. 절연층(212)은 APCVD 방법으로 만들어져 보론-포스포러스-실리카트-글라스 (Boron-Phosphorus-Silicate-Glass; BPSG) 또는 테라-에틸-오르토-실리카트(Tera-Ethyl-Ortho-Silicate; TEOS) 이산화물을 포함할 수 있다.
도 2a와 2b를 참조로 하여, 자기 정렬 접촉(self align contact; SAC) 기술을 이용함으로써, PSACW(211)가 절연층(212) 위에 정의되어 절연층(212a)이 된다. PSACW(211)를 만들기 위해 SAC 기술을 이용하는 것은 에칭이 보다 쉽게 이루어지고 제조 절차가 좀더 간단해진다는 이점이 있다. 게다가, 도면에서 보이는 바와 같은 PSACW(211)의 경사진 측벽은 그 면적이 종래의 것보다 더 넓다. 이 종래의 측벽은 도 1h에 나타나 있는 접촉 창(111)의 외면을 말한다. 따라서, PSACW는 더 많은 전하를 보유할 수 있다.
도 2b와 2c를 참조로 하여, Ti 금속층(215)이 PSACW(211)의 경사진 측벽(213)을 포함하는 절연층(212a) 상부와 공통 소오스/드레인 영역(210a) 상부에 형성된다. 다음, TiNx층(216)이 Ti 금속층(215a) 상부에 형성된다. 이들 두 개의 층(215, 216)을 증착하여 형성하는데 스퍼터링 방법이 바람직하다. 따라서, 글루/배리어층은 전도층과의 접촉성을 높이게 된다. 전도층은 다음 절차에서 형성된다. 이들 두 개의 층은 스파이킹(spiking)을 피할 수 있게 한다. 글루/배리어층을 형성하기 위해 Ti/TiNx 물질을 이용하는 것은 종래의 기술이기 때문에 다른 문제점을 일으키지 말아야 한다.
도 2c와 2d를 참조로 하여, 도 2d는 다음의 절차가 된다. 앞 도면에서 언급된 전도층(218)이 SINx층(216) 상부에 형성되어 하부 전극이 된다. 전도층(218)을 형성하는데 바람직한 방법은 스퍼터링 방법으로서 WN, Pt, RuO2, 또는 이와 비슷한 특성을 지닌 다른 물질을 증착하는 것이다. 이것은 온도가 400℃ 이상될 때는 SiNx층(216)이 산화될 수 있기 때문인데, 이 온도는 제조 절차에 따르는 일반적인 환경이다. 게다가, PSACW는 그 경사진 측벽(213)이 종래의 것, 즉 도 1h에 나타나 것처럼 하부 전극(118a) 위의 표면(120a)보다 훨씬 더 넓은 표면적을 가진다. 따라서, 전도층(218)의 두께는 두꺼워야 할 필요가 없기 때문에 에칭이 쉬워지고 전도층(218)과 유전성 박막 사이의 계면에 금이 가는 것이 효과적으로 방지되어 누전이 감소된다. 유전성 박막은 도 2f에 도입된다.
도 2d와 2e를 참조로 하여, 도 2e는 다음의 절차가 된다. 에칭 기술을 이용하여 글루/배리어층(215/216)과 전도층(218) 위에 글루/배리어층(215a/216a)과 전도층(218a)을 정의하여 본 발명 MIM 커패시터의 하부 전극으로 한다.
도 2e와 2f를 참조로 하여, 유전성 박막(220)이 표면(220a) 상부에 약 10-60 Å의 두께로 형성된다. 유전성 박막(220)은 CVD 방법을 이용하여 바람직하게 Ta2O5, PZT, BST 또는 기타 비슷한 특성을 지닌 고유전율의 물질을 포함한다. CVD가 행해지는 동안의 온도는 대체로 TiSi2층(217)과 같은 실리사이드를 만들어 낼 정도로 충분히 높은데, 이 층은 공통 소오스/드레인 영역(210a)과 글루/배리어층(215a) 사이의 계면에 생기는 것으로 옴접촉을 높이고 PSACW(211)상에서의 저항을 감소시킨다. 그다음, 전도층(228)이 유전성 박막(220) 상부에 형성되어 본 발명 MIM 커패시터의 상부 전극이 된다. 전도층(228)을 형성하는 바람직한 방법은 스퍼터링 방법으로서 WN, 백금, RuO2, 또는 비슷한 특성을 지닌 물질을 증착하는 것이다.
본 발명은 바람직한 실시예를 예로서 설명하고 있다. 그러나, 본 발명의 범위는 개시된 실시예에 국한되는 것이 아니다. 반대로, 많은 개량과 유사한 변형을포함하도록 되어 있다. 따라서, 그러한 모든 개량과 변형을 포함하도록 청구항의 범위가 넓은 범위로 해석되어야 한다.
결론적으로, 본 발명은 다음과 같은 이점이 있다.
1. 본 발명 MIM 커패시터가 PSACW 구조를 이용함으로써 본 발명 MIM 커패시터 사이에 배리어가 존재하게 되어 앞서 말한 마이크로-로딩(micro-loading)의 문제를 해결하고, 그 사이의 거리를 감소시킬 수 있을 것이다.
2. 본 발명은 PSACW를 형성하는데 SAC 절차를 이용하여 에칭이 보다 쉬워지고 제조 절차가 간단해진다. 게다가, 본 발명 MIM 커패시터는 경사진 측벽을 갖는 PSACW로 인해 보다 넓은 유전 영역을 갖게 되는데, 이것은 종래 MIM 커패시터의 수직 벽이 갖는 유전 영역보다 더 넓은 것이다.
3. 본 발명은 글루/배리어층을 형성하기 위해 Ti/TiNx 물질을 이용하는데, 이것은 종래 기술이며 다른 문제를 야기하지 않는다.
4. 본 발명은 WN, Pt, RuO2, 또는 유사한 특성이 있는 다른 재료를 바람직하게 이용함으로써, 하부 전극이 제조 절차시 일반적으로 필요한 고온의 환경에서 TiNx에 산화가 일어나는 것을 피하도록 해준다.
5. 본 발명은 종래보다 훨씬 더 얇은 하부 전극을 제공하여 에칭이 보다 쉬워지고 하부 전극과 유전성 박막 사이의 계면에 금이 생기는 것이 상대적으로 방지된다. 종래 MIM 커패시터에서는 금이 쉽게 생기고 이는 누전의 문제를 일으킨다.
6. 본 발명은 바람직하게 Ti로 이루어진 금속층을 이용하여 자기 정렬 실리사이드(살리사이드)(Self Aligned Silicide(Salicide)) 공정에서 소오스/드레인 영역과 접하도록 함으로써 SiNx층이 접촉 위치에서 자동적으로 형성되어 옴접촉을 강화하고 저항을 감소시킨다.
7. 본 발명은 현재 이용되는 제조 절차와 양립할 수 있는 제조 절차를 이용하지만 본 발명의 MIM 커패시터를 구성하기 위해서일뿐이다. 따라서, 본 발명의 MIM 커패시터를 생산할 수 있도록 종래의 제조 절차를 변형하는 것은 쉬운 일이다. 다시 말해서, 기존의 제조 설비에 기초한 발명자는 본 발명 MIM 커패시터의 생산을 달성하기 위해 큰 노력을 기울일 필요가 없다.

Claims (38)

  1. 적어도 하나의 게이트와 적어도 하나의 소오스/드레인 영역 및 공통의 소오스/드레인 영역이 형성되어 있으며, 상기 게이트의 외측에 스페이서가 그리고 상부에 캡층이 형성되어 있는 기판을 준비하는 단계와;
    상기 게이트와 소오스/드레인 영역을 덮도록 상기 기판의 상부에 절연층을 형성하는 단계와;
    상기 공통 소오스/드레인 영역 및 상기 스페이서로 형성되는 측벽이 노출되도록 개구부(opening)를 형성하기 위해 절연층을 패터닝하는 단계와;
    상기 공통 소오스/드레인 영역과 연결되도록 측벽 상부에 글루/배리어층(gulue/barrier layer)을 형성하는 단계와;
    하부 전극으로 기능하기 위해 상기 글루/배리어층 위에 제 1 전도층을 형성하는 단계와;
    상기 제 1 전도층 위에 유전성 박막을 형성하는 단계; 그리고
    상부 전극으로 기능하기 위해 상기 유전성 박막 위에 제 2 전도층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트를 형성하는 상기 단계의 스페이서는 CVD(chemical vapor depositon)법을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트를 형성하는 상기 단계의 스페이서는 질화 규소를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 개구부는 자기 정렬 접촉(self align contact; SAC) 기술에 의해 정의되는 것을 특징으로 하는 커패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트를 형성하는 상기 단계의 캡층은 CVD 방법을 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 게이트를 형성하는 상기 단계의 캡층은 질화 규소를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 절연층은 CVD 방법을 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 절연층은 산화물을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 글루/배리어층은 스퍼터링 방법을 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 글루/배리어층은 Ti/TiNx를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 전도층은 스퍼터링 방법을 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 1 전도층은 텅스텐(W)을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 1 전도층은 백금(Pt)을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제 1 전도층은 루테늄(Ru)을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  15. 제 1 항에 있어서,
    상기 유전성 박막이 형성되는 동안, 적어도 공통 소오스/드레인 영역과 글루/배리어층 사이의 계면에 TiSi2층이 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
  16. 제 1 항에 있어서,
    상기 유전성 박막은 CVD 방법을 포함하여 특징으로 하는 커패시터의 제조 방법.
  17. 제 1 항에 있어서,
    상기 유전성 박막은 Ta2O5를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  18. 제 1 항에 있어서,
    상기 유전성 박막은 Pb(Zr,Ti)O3(PZT)를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  19. 제 1 항에 있어서,
    상기 유전성 박막은 (Ba,Sr)TiO3(BST)를 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  20. 제 1 항에 있어서,
    상기 제 2 전도층은 스퍼터링 방법을 포함하여 형성되는 것을 특징으로 하는 커패시터의 제조 방법.
  21. 제 1 항에 있어서,
    상기 제 2 전도층은 텅스텐을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  22. 제 1 항에 있어서,
    상기 제 2 전도층은 백금을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  23. 제 1 항에 있어서,
    상기 제 2 전도층은 루테늄을 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  24. 적어도 하나의 게이트와 소오스/드레인 영역 및 공통의 소오스/드레인 영역을 가진 트랜지스터가 형성되는 있고 게이트 외측에 스페이서가 형성되어 있는 기판과;
    상기 트랜지스터 상부에 형성되고 공통 소오스/드레인 영역 및 측벽을 노출시키는 개구부를 갖는 절연층과;
    상기 개구부의 측벽을 덮고 있으며 공통 소오스/드레인 영역에 연결되어 커패시터의 하부 전극으로 기능하는 제 1 금속층과;
    상기 제 1 금속층을 덮는 유전층과; 그리고
    상기 유전층을 덮고 있으며 커패시터의 상부 전극으로 기능하는 제 2 금속층을 포함하는 것을 특징으로 하는 커패시터.
  25. 제 24 항에 있어서,
    상기 절연층은 산화 규소를 포함하는 것을 특징으로 하는 커패시터.
  26. 제 24 항에 있어서,
    상기 개구부는 자기 정렬 접촉(SAC) 창을 포함하는 것을 특징으로 하는 커패시터.
  27. 제 24 항에 있어서,
    상기 제 1 금속층은 텅스텐(W)을 포함하는 것을 특징으로 하는 커패시터.
  28. 제 24 항에 있어서,
    상기 제 1 금속층은 백금(Pt)을 포함하는 것을 특징으로 하는 커패시터.
  29. 제 24 항에 있어서,
    상기 제 1 금속층은 루테늄(Ru)을 포함하는 것을 특징으로 하는 커패시터.
  30. 제 24 항에 있어서,
    사기 유전성 박막은 Ta2O5를 포함하는 것을 특징으로 하는 커패시터.
  31. 제 24 항에 있어서,
    상기 유전성 박막은 Pb(Zr,Ti)O3(PZT)를 포함하는 것을 특징으로 하는 커패시터.
  32. 제 24 항에 있어서,
    상기 유전성 박막은 (Ba,Sr)TiO3(BST)를 포함하는 것을 특징으로 하는 커패시터.
  33. 제 24 항에 있어서,
    상기 제 2 금속층은 텅스텐을 포함하는 것을 특징으로 하는 커패시터.
  34. 제 24 항에 있어서,
    상기 제 2 금속층은 백금을 포함하는 것을 특징으로 하는 커패시터.
  35. 제 24 항에 있어서,
    상기 제 2 금속층은 루테늄을 포함하는 것을 특징으로 하는 커패시터.
  36. 제 24 항에 있어서,
    글루/배리어층은 상기 제 1 금속층과 상기 개구부의 경사진 측벽 사이에 포함되는 것을 특징으로 하는 커패시터.
  37. 제 36 항에 있어서,
    상기 글루/배리어층은 Ti/TiNx를 포함하는 것을 특징으로 하는 커패시터.
  38. 제 36 항에 있어서,
    TiSi2층이 공통 소오스/드레인 영역과 글루/배리어층 사이의 계면에 형성되는 것을 특징으로 하는 커패시터.
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