CN116456720A - 半导体装置 - Google Patents

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李炫锡
姜埈求
李珍秀
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Abstract

提供了一种半导体装置，所述半导体装置包括：底电极，位于基底上；支撑图案，位于底电极与相邻底电极之间；顶电极，覆盖底电极和支撑图案；以及介电层，位于底电极与顶电极之间，并且位于支撑图案与顶电极之间。底电极可以包括包含缝隙的第一部分和位于第一部分上的第二部分，第二部分的顶端可以设置在比支撑图案的上表面低的高度处，并且第二部分的底端的一部分可以暴露于缝隙。

Description

半导体装置
本申请要求于2022年1月7日在韩国知识产权局提交的第10-2022-0002924号韩国专利申请的优先权，该韩国专利申请的主题通过引用全部包含于此。
技术领域
本公开总体上涉及半导体装置，并且具体地涉及包括电容器的半导体存储器装置。
背景技术
半导体装置已经成为电子产业中的重要组成部分。当代的半导体装置的特点是小尺寸、多功能操作和/或低制造成本。半导体装置可以大体上分类为半导体存储器装置或半导体逻辑装置，半导体存储器装置主要用于接收、存储、检索(retrieve)和提供数据，半导体逻辑装置主要用于操作和处理数据。然而，一些混合半导体装置能够提供基于存储器的功能和基于逻辑的功能两者。
鉴于电子装置朝向以较低功耗进行较高操作的最新趋势，许多当代的和新兴的半导体装置需要以高的速度和/或低的操作电压进行操作。此外，需要增大许多半导体装置的集成密度。然而，随着半导体装置的集成密度的增大，一些半导体装置可能遭受电气性能的劣化和降低的可靠性。因此，正在进行的研究和开发涉及对半导体装置的电气性能和总体可靠性进行改善。
发明内容
发明构思的实施例提供了表现出改善的电气性能和更好的可靠性特性的半导体装置。
根据发明构思的实施例，一种半导体装置可以包括：底电极，位于基底上；支撑图案，位于底电极与相邻底电极之间；顶电极，覆盖底电极和支撑图案；以及介电层，位于底电极与顶电极之间，并且位于支撑图案与顶电极之间，其中，底电极包括第一部分和第二部分，第一部分包括缝隙，第二部分位于第一部分上，第二部分的顶端设置在比支撑图案的上表面低的高度处，并且第二部分的底端的一部分暴露于缝隙。
根据发明构思的实施例，一种半导体装置可以包括：底电极，位于基底上；支撑图案，位于底电极与相邻底电极之间；顶电极，覆盖底电极和支撑图案；以及介电层，设置在底电极与顶电极之间以及支撑图案与顶电极之间，其中，底电极包括缝隙，并且底电极的顶端设置在比支撑图案的上表面低且比支撑图案的下表面高的高度处。
根据发明构思的实施例，一种半导体装置可以包括：基底，包括有源图案；杂质区域，设置在有源图案中；字线，设置在基底中，并且与有源图案交叉；位线，设置在基底上，并且在与字线交叉的方向上延伸；存储节点接触件，设置在基底上，并且电连接到杂质区域；接垫，电连接到存储节点接触件；底电极，电连接到接垫；上支撑图案和下支撑图案，设置在底电极与相邻底电极之间；顶电极，覆盖底电极和上支撑图案；以及介电层，设置在底电极与顶电极之间以及上支撑图案与顶电极之间，其中，底电极包括包含缝隙的第一部分以及位于第一部分上的第二部分，第二部分的顶端设置在比上支撑图案的上表面低的高度处，并且第二部分的底端的一部分暴露于缝隙。
附图说明
在将下面的描述与附图一起考虑时，可以理解发明构思的优点、益处和特征以及制造和使用，在附图中：
图1是示出根据发明构思的实施例的半导体装置的平面图(或俯视图)；
图2和图3是各自沿着图1的线A-A'截取的剖视图；
图4、图5、图6、图7、图8、图9、图10、图11、图12和图13(在下文中统称为“图4至图13”)是示出用于图2的半导体装置的制造方法的相关视图；
图14是沿着图1的线A-A'截取的剖视图；
图15、图16和图17是示出用于图14的半导体装置的制造方法的相关剖视图；
图18是沿着图1的线A-A'截取的剖视图；
图19和图20是示出用于图18的半导体装置的制造方法的相关剖视图；
图21是沿着图1的线A-A'截取的剖视图；
图22、图23、图24、图25和图26是示出用于图21的半导体装置的制造方法的相关剖视图；
图27是示出根据发明构思的实施例的半导体装置的框图；
图28是进一步示出图27中指示的部分“P1”的放大平面图；以及
图29是沿着图28的线A-A'截取的剖视图。
具体实施方式
贯穿书面描述和附图，同样的附图标号和附图标记用于表示同样或相似的元件、组件、特征和/或方法步骤。贯穿书面描述，一些几何术语可以相对于发明构思的一些实施例而用于强调元件、组件和/或特征之间的相对关系。本领域技术人员将认识到的是，这样的几何术语在本质上是相对的，在一种或更多种描述性关系上是任意的，并且/或者涉及示出的实施例的一个或更多个方面。几何术语可以包括例如：高度/宽度；竖直/水平；顶(部)/底(部)；较高/较低；较近/较远；较厚/较薄；接近/远离；在……上方/在……下方；在……之下/在……之上；上/下；中心/侧(部)；围绕；上覆/下覆；等。
图1是示出半导体装置的平面图，并且图2是沿着图1的线A-A'截取的剖视图，并进一步示出了根据发明构思的实施例的半导体装置。
参照图1和图2，基底10可以是半导体基底(例如，硅基底、锗基底、硅锗基底等)。
层间绝缘层12可以设置在基底10上。层间绝缘层12可以覆盖基底10的上表面的至少一部分。作为示例，层间绝缘层12可以“包括”氮化硅、氧化硅和氮氧化硅中的至少一种(例如，可以至少部分地由氮化硅、氧化硅和氮氧化硅中的至少一种形成)。作为另一示例，层间绝缘层12可以包括空的区域(或空隙)。
导电接触件14可以设置在层间绝缘层12中。在一些实施例中，可以设置多个导电接触件14，并且在这种情况下，导电接触件14可以在与基底10的上表面基本平行的第一方向D1和与第一方向D1相交的第二方向D2上间隔开。导电接触件14可以包括掺杂的半导体材料(例如，多晶硅)、金属-半导体化合物材料(例如，硅化钨)、导电金属氮化物材料(例如，氮化钛、氮化钽和氮化钨)和金属材料(例如，钛、钨和钽)中的至少一种。导电接触件14可以电连接到形成在基底10中的杂质区域(例如，源极/漏极端子)。
蚀刻停止图案420可以设置在层间绝缘层12上。蚀刻停止图案420可以覆盖层间绝缘层12，并且可以暴露导电接触件14。蚀刻停止图案420可以包括氧化硅、SiCN和SiBN中的至少一种。
底电极BE可以设置在导电接触件14上。在一些实施例中，底电极BE可以穿透蚀刻停止图案420以将导电接触件14电连接。底电极BE可以具有柱形状。可以设置多个底电极BE，并且在这样的实施例中，底电极BE可以在第一方向D1和第二方向D2上间隔开。在一些实施例中，底电极BE可以以蜂窝状图案布置。也就是说，底电极BE中的每个可以设置在与六个其他底电极BE相关地限定的六边形的中心处。
底电极BE可以包括诸如以如下材料为例的至少一种导电材料：硅(Si)、金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)和LSCo)和金属硅化物材料。
上支撑图案US和下支撑图案LS可以设置在基底10上。上支撑图案US和下支撑图案LS可以在与基底10的上表面基本垂直的第三方向D3上间隔开。上支撑图案US可以设置在比下支撑图案LS高的高度处。这里，可以进一步设置在第三方向D3上间隔开的支撑图案，并且在这种情况下，支撑图案中的最上面的支撑图案可以被称为“上支撑图案US”。作为示例，可以设置在第三方向D3上间隔开的三个支撑图案，并且三个支撑图案中的最上面的支撑图案可以被称为上支撑图案US。上支撑图案US和下支撑图案LS可以设置在底电极BE中的相邻的底电极之间。这里，上支撑图案US和下支撑图案LS可以接触底电极BE的侧表面，并且可以包围(或称为“环绕”)底电极BE的侧表面。上支撑图案US和下支撑图案LS可以物理地支撑底电极BE。上支撑图案US在第三方向D3上的厚度可以与下支撑图案LS在第三方向D3上的厚度不同。在一些实施例中，上支撑图案US和下支撑图案LS中的每个可以包括氮化硅、SiBN和SiCN中的至少一种。
底电极BE可以包括第一部分BE1和第二部分BE2。底电极BE可以包括形成在其中(例如，形成在第一部分BE1中)的缝隙(seam，或称为“接缝”)SM。因此，第一部分BE1可以是底电极BE的设置在缝隙SM的顶端下方的部分。第二部分BE2可以是底电极BE的设置在缝隙SM的顶端上方且基本设置在第一部分BE1上的另一部分。在一些实施例中，第一部分BE1和第二部分BE2可以彼此直接接触(例如，彼此接触而在它们之间没有材料界面)。作为示例，第一部分BE1和第二部分BE2可以包括一种或更多种相同的材料中的至少一种。然而，第一部分BE1可以包括未包括在第二部分BE2中的材料，并且/或者第二部分BE2可以包括未包括在第一部分BE1中的材料。
第二部分BE2的底端BEb的一部分可以暴露于缝隙SM。第二部分BE2的底端BEb可以被限定在与缝隙SM的顶端相同的高度处。作为示例，第二部分BE2的底端BEb可以竖直地设置为比上支撑图案US的下表面USb高，然而，发明构思不限于此。
第二部分BE2的顶端BEa可以构成底电极BE的上表面。第二部分BE2的顶端BEa可以竖直地设置为比上支撑图案US的上表面USa低并且比上支撑图案US的下表面USb高。也就是说，底电极BE的上表面可以设置为比上支撑图案US的上表面USa低并且比上支撑图案US的下表面USb高。因此，上支撑图案US可以物理地支撑底电极BE。第二部分BE2可以不包括缝隙SM。
穿透孔PH可以设置在底电极BE中的相邻的底电极之间。作为示例，穿透孔PH中的每个可以具有圆形剖面，并且可以设置在底电极BE中的三个相邻的底电极之间，以暴露三个底电极BE中的每个的侧表面的一部分。然而，发明构思不限于此，并且穿透孔PH可以另外以各种剖面形状设置在多个底电极BE之间。穿透孔PH可以穿透上支撑图案US和下支撑图案LS，以暴露蚀刻停止图案420。在一些实施例中，多个穿透孔PH可以在第一方向D1和第二方向D2上不同地间隔开。
介电层DL可以设置在上支撑图案US、下支撑图案LS、底电极BE和蚀刻停止图案420上。在一些实施例中，介电层DL可以共形地覆盖上支撑图案US、下支撑图案LS、底电极BE和蚀刻停止图案420。因此，介电层DL可以接触底电极BE的上表面。也就是说，介电层DL可以接触底电极BE的第二部分BE2的顶端BEa。
介电层DL可以至少部分地填充穿透孔PH。这里，与底电极BE接触的介电层DL可以具有与底电极BE的晶体结构相同或基本相似的晶体结构。例如，介电层DL可以具有四方结构(tetragonal structure，或称为“四方晶结构”)。在一些实施例中，介电层DL可以包括金属氧化物材料(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3和TiO2)和钙钛矿介电材料(例如，SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT和PLZT)中的至少一种，并且可以以单层结构或多层结构形成。
顶电极TE可以设置在介电层DL上。顶电极TE可以覆盖底电极BE、上支撑图案US和下支撑图案LS。顶电极TE可以填充穿透孔PH的剩余部分、上支撑图案US与下支撑图案LS之间的空间以及/或者下支撑图案LS与蚀刻停止图案420之间的空间。因此，介电层DL可以置于底电极BE与顶电极TE之间、上支撑图案US与顶电极TE之间以及/或者下支撑图案LS与顶电极TE之间。介电层DL可以置于顶电极TE与底电极BE的第二部分BE2的顶端BEa之间。
顶电极TE可以包括例如氮化钛、掺杂的多晶硅和掺杂的硅锗中的至少一种。顶电极TE可以以单层结构或多层结构形成。在这方面，底电极BE、介电层DL和顶电极TE的组合可以构成电容器CA。在半导体装置为半导体存储器装置的情况下，电容器CA可以用作用于构成一个或更多个存储器单元的数据存储元件。
图3是沿着图1的线A-A'截取的剖视图，并且进一步示出了根据发明构思的其他实施例的半导体装置。
参照图1和图3，底电极BE可以包括第一部分BE1和第二部分BE2，并且可以包括在不同的高度处竖直地形成在其中的多个缝隙SM。缝隙SM可以设置在底电极BE的第一部分BE1中。第一部分BE1可以是底电极BE的设置在缝隙SM中的最上面的缝隙的顶端下方的部分。第二部分BE2可以是底电极BE的设置在缝隙SM中的最上面的缝隙的顶端上方的另一部分，并且可以设置在第一部分BE1上。这里，第一部分BE1和第二部分BE2可以彼此接触而在它们之间没有材料界面。
此外，第二部分BE2的底端BEb的至少一部分可以暴露于缝隙SM中的最上面的缝隙。第二部分BE2的底端BEb可以被限定在与缝隙SM中的最上面的缝隙的顶端相同的高度处。
图4至图13是示出用于图2的半导体装置的制造方法的相关图，其中，图4和图11是平面图，并且图5、图6、图7、图8、图9、图10、图12和图13是剖视图。
参照图4和图5，提供基底10，并且在基底10上形成层间绝缘层12。可以在层间绝缘层12中形成导电接触件14。可以在基底10上形成蚀刻停止层420L，其中，可以将蚀刻停止层420L形成为覆盖层间绝缘层12的上表面和导电接触件14的上表面。
可以在蚀刻停止层420L上形成模制结构MS。模制结构MS可以包括在蚀刻停止层420L上的(例如，可以交替地堆叠在蚀刻停止层420L上的)模制层和支撑层。作为示例，模制结构MS可以包括顺序地堆叠的第一模制层20、下支撑层22、第二模制层24和上支撑层26。下支撑层22可以包括相对于第一模制层20具有蚀刻选择性的材料。上支撑层26可以包括相对于第二模制层24具有蚀刻选择性的材料。在一些实施例中，第一模制层20和第二模制层24可以包括一种或更多种相同的材料中的至少一种。作为示例，第一模制层20和第二模制层24可以包括氧化硅。下支撑层22和上支撑层26可以包括一种或更多种相同的材料中的至少一种。作为示例，下支撑层22和上支撑层26可以包括氮化硅、SiBN和SiCN中的至少一种。
可以在模制结构MS上顺序地形成第一掩模层40和第二掩模图案42。第一掩模层40可以覆盖上支撑层26。在一些实施例中，第一掩模层40可以包括多晶硅、氮化硅和氮氧化硅中的至少一种。第二掩模图案42可以形成在第一掩模层40上，并且可以具有第一开口OP1。在一些实施例中，可以设置多个第一开口OP1，并且可以通过第一开口OP1暴露第一掩模层40的上表面的一部分。第一开口OP1可以与导电接触件14竖直地叠置。在一些实施例中，第二掩模图案42可以包括旋涂硬掩模(SOH)和非晶碳层(ACL)中的至少一者。
参照图6，可以使用第二掩模图案42作为蚀刻掩模来各向异性地蚀刻第一掩模层40、模制结构MS和蚀刻停止层420L。因此，可以将导电孔CH形成为具有与第一开口OP1的形状相同的形状。并且，在一些实施例中，可以分别在多个第一开口OP1下方形成多个导电孔CH。可以将导电孔CH形成为在第三方向D3上穿透模制结构MS和蚀刻停止层420L，并暴露导电接触件14的上表面。在蚀刻工艺之后，蚀刻停止层420L的未被蚀刻的部分可以用作蚀刻停止图案420。在一些实施例中，可以通过蚀刻工艺去除第一掩模层40和第二掩模图案42。可选地，可以通过可以在蚀刻工艺之后执行的附加去除工艺来去除第一掩模层40和第二掩模图案42。
参照图7，可以在模制结构MS上形成第一底电极层50，以填充导电孔CH。第一底电极层50可以覆盖导电接触件14的暴露的上表面以及上支撑层26。在一些实施例中，可以使用化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺来形成第一底电极层50。
可以形成第一底电极层50，以填充导电孔CH。第一底电极层50可以最初沉积在导电孔CH的内表面上，并且随着沉积工艺进行，第一底电极层50可以从导电孔CH的内表面逐渐变厚或生长以填充导电孔CH。在这种情况下，可以在第一底电极层50中形成缝隙SM。例如，第一底电极层50可以具有分别从导电孔CH的相对的内侧表面生长的两个相对的表面，并且在沉积工艺期间，第一底电极层50的相对的表面可以朝向彼此生长以形成界面表面或空隙(即，缝隙SM)。作为示例，缝隙SM可以是形成在第一底电极层50的相对的表面之间的界面表面。作为另一示例，缝隙SM可以是形成在第一底电极层50中的空的空间(或空隙)。
第一底电极层50可以包括如下材料中的至少一种：硅(Si)、金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)和LSCo)和金属硅化物材料。
参照图8，可以通过去除第一底电极层50的上部来形成底电极BE的第一部分BE1。可以将第一底电极层50划分为分别填充多个导电孔CH的多个第一部分BE1。在一些实施例中，可以通过回蚀工艺来去除第一底电极层50的上部。第一部分BE1可以形成为在第三方向D3上穿透模制结构MS，并且可以电连接到导电接触件14。作为示例，可以将第一部分BE1形成为具有柱形状。导电孔CH的上部可以不被第一部分BE1填充。
由于第一底电极层50的上部被去除，因此缝隙SM可以外部地暴露(例如，暴露于外部环境)。也就是说，缝隙SM可以在第一部分BE1的上表面附近被第一部分BE1外部地暴露。这里，第一部分BE1的上表面可以设置在比上支撑层26的上表面低的高度处。作为示例，第一部分BE1的上表面可以设置在比上支撑层26的上表面低且比上支撑层26的下表面高的高度处。因此，缝隙SM的顶端可以设置在比上支撑层26的上表面低且比上支撑层26的下表面高的高度处。因此，上支撑层26的侧表面的至少一部分可以不被第一部分BE1覆盖，而是可以外部地暴露。
参照图9，可以在第一部分BE1上形成第二底电极层55。第二底电极层55可以填充导电孔CH的未被第一部分BE1填充的上部，并且可以覆盖上支撑层26。可以通过第二底电极层55来封闭缝隙SM的顶端。第二底电极层55的底端55b的一部分可以暴露于缝隙SM。第二底电极层55的底端55b可以接触第一部分BE1的上表面，并且可以竖直地设置在与缝隙SM的顶端相同的高度处。
第二底电极层55可以包括如下材料中的至少一种：硅(Si)、金属材料(例如，钴、钛、镍、钨和钼)、金属氮化物材料(例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)和氮化钨(WN))、贵金属(例如，铂(Pt)、钌(Ru)和铱(Ir))、导电氧化物材料(例如，PtO、RuO2、IrO2、SRO(SrRuO3)、BSRO((Ba,Sr)RuO3)、CRO(CaRuO3)和LSCo)、和金属硅化物材料。第二底电极层55可以包括与第一部分BE1的材料相同的一种或更多种材料中的至少一种，并且还可以包括未包括在第一部分BE1中的材料。
参照图10，可以通过去除第二底电极层55的上部来形成底电极BE。这里，底电极BE可以包括顺序地且竖直地堆叠的第一部分BE1和第二部分BE2。可以通过去除第二底电极层55的上部来形成第二部分BE2。也就是说，可以将第二底电极层55划分为分别填充多个导电孔CH的多个第二部分BE2。在一些实施例中，可以通过回蚀工艺来去除第二底电极层55的上部。由于第二底电极层55的上部被去除，所以上支撑层26的上表面以及上支撑层26的侧表面的一部分可以外部地暴露。
第二部分BE2的顶端BEa可以设置在比上支撑层26的上表面低的高度处。第二部分BE2的底端BEb的一部分可以暴露于缝隙SM。第二部分BE2的底端BEb可以设置在与缝隙SM的顶端相同的高度处。第一部分BE1和第二部分BE2可以彼此接触而在它们之间没有材料界面。
参照图11和图12，可以在模制结构MS和底电极BE上顺序地形成第三掩模层60和第四掩模图案62。第三掩模层60可以覆盖上支撑层26和底电极BE。第四掩模图案62可以形成在第三掩模层60上，并且可以具有第二开口OP2。在一些实施例中，可以设置多个第二开口OP2。可以将第二开口OP2形成为暴露第三掩模层60的上表面的一部分。第三掩模层60可以包括例如多晶硅。在一些实施例中，第四掩模图案62可以包括光致抗蚀剂材料。
参照图13，可以使用第四掩模图案62作为蚀刻掩模来各向异性地蚀刻第三掩模层60和上支撑层26。因此，可以去除第三掩模层60的与第二开口OP2竖直地叠置的部分和上支撑层26的与第二开口OP2竖直地叠置的部分。上支撑层26的剩余部分可以用作上支撑图案US。穿透孔PH可以穿透上支撑图案US。在一些实施例中，可以形成多个穿透孔PH，并且穿透孔PH中的每个可以与第二开口OP2中的对应的第二开口竖直地叠置。可以将穿透孔PH形成为暴露第二模制层24的上表面的一部分。
此后，可以去除第二模制层24。因此，可以暴露上支撑图案US的下表面、底电极BE的侧表面的一部分以及下支撑层22的上表面。去除第二模制层24的工艺可以包括各向同性蚀刻工艺。在一些实施例中，可以使用磷酸(H3PO4)来执行各向同性蚀刻工艺。作为示例，可以在去除第二模制层24的工艺之前去除第三掩模层60的剩余部分，但发明构思不限于该示例。作为去除第二模制层24的结果，可以使穿透孔PH延伸到下支撑层22的上表面。
可以通过蚀刻下支撑层22的与穿透孔PH竖直地叠置的部分来暴露第一模制层20的上表面的一部分。下支撑层22的剩余部分可以用作下支撑图案LS。穿透孔PH可以延伸到下支撑图案LS中以穿过下支撑图案LS。
此后，可以去除第一模制层20。因此，可以暴露下支撑图案LS的下表面、底电极BE的侧表面的剩余部分以及蚀刻停止图案420的上表面。去除第一模制层20的工艺可以包括各向同性蚀刻工艺。在一些实施例中，可以使用磷酸(H3PO4)来执行各向同性蚀刻工艺。
根据发明构思的实施例，能够防止或抑制底电极BE在去除第一模制层20和第二模制层24的工艺期间被损坏。由于底电极BE的第二部分BE2，底电极BE的缝隙SM可以不被外部地暴露，因此，可以防止用于各向同性蚀刻工艺的蚀刻溶液通过缝隙SM渗透到底电极BE中。也就是说，由于底电极BE的第一部分BE1和第二部分BE2是分开形成的，因此能够抑制会另外由后续的蚀刻工艺导致的对底电极BE的损坏。因此，能够改善根据发明构思的实施例的半导体装置的电气性能和总体可靠性。
参照图2，可以在上支撑图案US、下支撑图案LS、底电极BE和蚀刻停止图案420上形成介电层DL。介电层DL可以共形地覆盖上支撑图案US、下支撑图案LS、底电极BE和蚀刻停止图案420。可以将介电层DL形成为填充穿透孔PH的一部分。
可以将与底电极BE接触的介电层DL形成为具有与底电极BE的晶体结构基本相同或相似的晶体结构。例如，可以将介电层DL形成为具有四方结构。可以使用具有良好台阶覆盖性的沉积工艺(例如，CVD工艺或ALD工艺)来形成介电层DL。
可以在介电层DL上形成顶电极TE。可以将顶电极TE形成为填充穿透孔PH的剩余部分并且覆盖底电极BE。可以将顶电极TE形成为填充底电极BE中的相邻的底电极之间的空间、上支撑图案US与下支撑图案LS之间的空间以及下支撑图案LS与蚀刻停止图案420之间的空间。作为形成顶电极TE的结果，介电层DL可以置于底电极BE与顶电极TE之间。底电极BE、介电层DL和顶电极TE可以构成电容器CA。
图14是沿着图1的线A-A'截取的剖视图，并且进一步示出了根据发明构思的另外其他实施例的半导体装置。
参照图14，缝隙SM的顶端可以设置在比上支撑图案US的下表面USb低的高度处。因此，底电极BE的第二部分BE2的底端BEb可以设置在比上支撑图案US的下表面USb低的高度处。底电极BE的上表面(例如，第二部分BE2的顶端BEa)可以设置在比上支撑图案US的上表面USa低且比上支撑图案US的下表面USb高的高度处。因此，可以通过上支撑图案US来支撑底电极BE。
图15、图16和图17是示出用于图14的半导体装置的制造方法的相关剖视图。
参照图7和图15，可以通过去除第一底电极层50的上部来形成底电极BE的第一部分BE1。由于第一底电极层50的上部被去除，所以缝隙SM可以外部地暴露。缝隙SM可以在第一部分BE1的上表面附近被第一部分BE1暴露。第一部分BE1的上表面可以设置在比上支撑层26的下表面低的高度处。因此，缝隙SM的顶端可以设置在比上支撑层26的下表面低的高度处。上支撑层26的侧表面可以不被第一部分BE1覆盖。
参照图16，可以在第一部分BE1上形成第二底电极层55。可以通过形成第二底电极层55来封闭缝隙SM的顶端，并且可以将第二底电极层55的底端55b的一部分暴露于缝隙SM。第二底电极层55的底端55b可以接触第一部分BE1的上表面，并且设置在与缝隙SM的顶端相同的高度处。也就是说，第二底电极层55的底端55b可以设置在比上支撑层26的下表面低的高度处。
参照图17，可以通过去除第二底电极层55的上部来形成底电极BE。这里，底电极BE可以包括顺序地堆叠的第一部分BE1和第二部分BE2。底电极BE的上表面(例如，第二部分BE2的顶端BEa)可以设置在比上支撑层26的上表面低的高度处，并且第二部分BE2的底端BEb的一部分可以暴露于缝隙SM。第二部分BE2的底端BEb可以设置在与缝隙SM的顶端相同的高度处。也就是说，第二部分BE2的底端BEb可以设置在比上支撑层26的下表面低的高度处。第一部分BE1和第二部分BE2可以彼此接触而在它们之间没有材料界面。此后，可以执行关于图2、图11、图12和图13描述的制造方法，以完成图14的半导体装置。
图18是沿着图1的线A-A'截取的剖视图，并且示出了根据发明构思的另外其他实施例的半导体装置。
参照图18，底电极BE可以包括沿第三方向D3顺序地设置在基底10上的第一部分BE1、第二部分BE2和第三部分BE3。第一缝隙SM1可以形成在第一部分BE1中，并且第二缝隙(或另一缝隙)SM2可以形成在第三部分BE3中。尽管在图18中未示出，但一个或更多个缝隙SM可以在不同的高度处形成在第一部分BE1中。在这种情况下，第一缝隙SM1可以是第一部分BE1中的缝隙SM中的最上面的缝隙。第二缝隙SM2可以在第三方向D3上穿透第三部分BE3。
第二部分BE2可以设置在第一部分BE1与第三部分BE3之间。第二部分BE2可以是底电极BE的设置在第一缝隙SM1的顶端之上且设置在第二缝隙SM2的底端之下的部分。第二部分BE2的底端BEb可以设置在与第一缝隙SM1的顶端相同的高度处，并且第二部分BE2的顶端BEa可以设置在与第二缝隙SM2的底端相同的高度处。第二部分BE2的底端BEb的一部分可以暴露于第一缝隙SM1，并且第二部分BE2的顶端BEa的一部分可以暴露于第二缝隙SM2。
第三部分BE3的顶端BEc可以设置在比上支撑图案US的上表面USa低且比上支撑图案US的下表面USb高的高度处。因此，可以通过上支撑图案US来支撑底电极BE。
如图18中所示，第二部分BE2的顶端BEa和底端BEb可以设置在比上支撑图案US的下表面USb高的高度处。可选地，第二部分BE2的顶端BEa可以设置在比上支撑图案US的下表面USb高的高度处，并且第二部分BE2的底端BEb可以设置在比上支撑图案US的下表面USb低的高度处。可选地，第二部分BE2的顶端BEa和底端BEb可以设置在比上支撑图案US的下表面USb低的高度处。这里，第三部分BE3可以包括与第二部分BE2的材料相同的一种或更多种材料中的至少一种。
介电层DL可以设置为覆盖(或接触)第三部分BE3的顶端BEc(即，底电极BE的上表面)。介电层DL可以部分地暴露于第二缝隙SM2。也就是说，介电层DL可以覆盖第二缝隙SM2。
图19和图20是示出用于图18的半导体装置的制造方法的相关剖视图。
参照图19，当形成第二底电极层55时，可以在第二底电极层55中形成第二缝隙SM2。可以在第一缝隙SM1上方形成第二缝隙SM2。例如，如图19中所示，第二缝隙SM2可以是被第二底电极层55密封的空的区域(或空隙)。可选地，第二缝隙SM2可以在第二底电极层55的上表面附近被第二底电极层55外部地暴露。
参照图20，可以通过去除第二底电极层55的上部来形成底电极BE。底电极BE可以包括第一部分BE1、在第一部分BE1上的第二部分BE2以及在第二部分BE2上的第三部分BE3。底电极BE的上表面(例如，第三部分BE3的顶端BEc)可以设置在比上支撑层26的上表面低且比上支撑层26的下表面高的高度处。
第二部分BE2的顶端BEa的一部分可以暴露于第二缝隙SM2。第二部分BE2的顶端BEa可以设置在与第二缝隙SM2的底端相同的高度处。第二部分BE2的底端BEb的一部分可以暴露于第一缝隙SM1。第二部分BE2的底端BEb可以设置在与第一缝隙SM1的顶端相同的高度处。如图20中所示，第二部分BE2的底端BEb可以设置在比上支撑层26的下表面高的高度处。可选地，第二部分BE2的底端BEb可以设置在比上支撑层26的下表面低的高度处。
第二缝隙SM2可以在底电极BE的上表面(例如，第三部分BE3的顶端BEc)附近被底电极BE外部地暴露。因此，在后续的蚀刻工艺期间使用的蚀刻溶液可能通过第二缝隙SM2渗透到底电极BE中。然而，由于第二部分BE2，第二缝隙SM2可以不延伸到底电极BE的下部，因此，能够减少由渗透的蚀刻溶液导致的对底电极BE的损坏的可能性。
第一部分BE1和第二部分BE2可以彼此接触而在它们之间没有材料界面，并且第二部分BE2和第三部分BE3可以彼此接触而在它们之间没有材料界面。此后，可以执行关于图2、图11、图12和图13描述的制造方法，以完成图18的半导体装置。
图21是沿着图1的线A-A'截取的剖视图，并且示出了根据发明构思的另外其他实施例的半导体装置。
参照图21，上支撑图案US的上表面USa在第二方向D2上的第一宽度W1可以与上支撑图案US的下表面USb在第二方向D2上的第二宽度W2不同。也就是说，如图21中所示，第一宽度W1可以大于第二宽度W2。可选地，第一宽度W1可以小于第二宽度W2。下支撑图案LS的上表面的宽度可以与下支撑图案LS的下表面的宽度不同。
底电极BE的侧表面的一部分可以接触上支撑图案US的侧表面和下支撑图案LS的侧表面。底电极BE的侧表面的接触部分可以具有与上支撑图案US的侧表面和下支撑图案LS的侧表面的轮廓对应的轮廓。由于上支撑图案US的侧表面和下支撑图案LS的侧表面的轮廓，缝隙SM可以设置在底电极BE中。例如，上缝隙SMt可以与上支撑图案US相邻设置。
底电极BE的侧表面的其他部分(例如，不与上支撑图案US和下支撑图案LS接触的部分)可以以各种轮廓设置。例如，如图21中所示，底电极BE的侧表面的非接触部分可以在与第二方向D2和第三方向D3交叉的方向上线性地延伸。可选地，底电极BE的侧表面的非接触部分可以具有在第三方向D3上延伸的不平的(bumpy)(或不平坦的(uneven))形状，然而，发明构思不限于此。
图22、图23、图24、图25和图26是示出用于图21的半导体装置的制造方法的相关剖视图。
参照图5和图22，可以将导电孔CH形成为顺序地穿透模制结构MS的上支撑层26、第二模制层24、下支撑层22和第一模制层20。可以通过使用第二掩模图案42作为蚀刻掩模的各向异性蚀刻工艺来形成导电孔CH。第一模制层20在第二方向D2上的宽度、第二模制层24在第二方向D2上的宽度、下支撑层22在第二方向D2上的宽度和上支撑层26在第二方向D2上的宽度可以根据高度而变化。例如，上支撑层26的上表面的宽度可以大于上支撑层26的下表面的宽度。第一模制层20的侧表面的轮廓、第二模制层24的侧表面的轮廓、下支撑层22的侧表面的轮廓和上支撑层26的侧表面的轮廓可以按照设计而变化。
参照图23，可以在模制结构MS上形成第一底电极层50，以填充导电孔CH。可以在第一底电极层50中形成缝隙SM，并且缝隙SM的位置和形状可以取决于导电孔CH的侧表面的轮廓。例如，由于上支撑层26的侧表面的上述轮廓，可以在上支撑层26附近形成上缝隙SMt。
参照图24，可以通过去除第一底电极层50的上部来形成底电极BE的第一部分BE1。可以将第一底电极层50划分为分别填充多个导电孔CH的多个第一部分BE1。由于第一底电极层50的上部被去除，因此上缝隙SMt可以外部地暴露。上缝隙SMt可以在第一部分BE1的上表面附近外部地暴露。上缝隙SMt的顶端可以设置在比上支撑层26的上表面低的高度处。
参照图25，可以在第一部分BE1上形成第二底电极层55。第二底电极层55可以填充导电孔CH的未被第一部分BE1填充的上部，并且可以覆盖上支撑层26。可以通过第二底电极层55来封闭或密封上缝隙SMt的顶端。第二底电极层55的底端55b的一部分可以暴露于上缝隙SMt。第二底电极层55的底端55b接触第一部分BE1的上表面，并且可以设置在与上缝隙SMt的顶端相同的高度处。
参照图26，可以通过去除第二底电极层55的上部来形成底电极BE。底电极BE可以包括顺序地堆叠的第一部分BE1和第二部分BE2。也就是说，可以通过去除第二底电极层55的上部来形成第二部分BE2。可以将底电极BE的侧表面形成为具有与第一模制层20的侧表面、第二模制层24的侧表面、下支撑层22的侧表面和上支撑层26的侧表面对应的轮廓。
参照图21，可以在上支撑图案US、下支撑图案LS、底电极BE和蚀刻停止图案420上形成介电层DL。介电层DL可以共形地覆盖上支撑图案US、下支撑图案LS、底电极BE和蚀刻停止图案420。可以在介电层DL上形成顶电极TE。可以将顶电极TE形成为填充穿透孔PH的剩余部分并覆盖底电极BE。作为形成顶电极TE的结果，介电层DL可以置于底电极BE与顶电极TE之间。这里，底电极BE、介电层DL和顶电极TE的组合可以构成电容器CA。
图27是示出根据发明构思的实施例的半导体装置的框图，图28是示出图27中指示的部分“P1”的放大平面图，并且图29是沿着图28的线A-A'截取的剖视图。
参照图27，半导体装置可以包括单元块CB以及包围(或环绕)单元块CB的外围块PB。这里，在一些实施例中，半导体装置可以是存储器装置，并且单元块CB中的每个可以包括存储器单元电路(例如，存储器集成电路)。单元块CB可以在第一方向D1和第二方向D2上间隔开。
外围块PB可以包括被不同地使用以操作一个或更多个存储器单元电路的外围电路(例如，感测放大器电路SA、子字线驱动器电路SWD等)。因此，外围电路可以电连接到一个或更多个存储器单元电路中的一个或更多个。
在一些实施例中，感测放大器电路SA可以设置为彼此面对且使单元块CB置于感测放大器电路SA与感测放大器电路SA之间，并且子字线驱动器电路SWD可以设置为彼此面对且使单元块CB置于子字线驱动器电路SWD与子字线驱动器电路SWD之间。外围块PB还可以包括可以用于驱动感测放大器的电力电路和接地电路，但发明构思不限于此。
参照图28和图29，可以提供包括单元区域的基底10(例如，硅基底、锗基底或硅锗基底)。也就是说，单元区域可以是基底10的其中设置有图27的各个单元块CB的区域。
有源图案ACT可以设置在基底10的单元区域上。这里，有源图案ACT可以在第一方向D1和第二方向D2上间隔开。有源图案ACT可以形成为在第四方向D4上延伸的杠状(bar-shaped)图案，第四方向D4与基底10的上表面基本平行并且关于第一方向D1和第二方向D2成角度地设置。有源图案ACT中的一个的端部可以设置在沿第二方向D2与其相邻的另一有源图案ACT的中心附近。有源图案ACT中的每个可以是基底10的在第三方向D3上从基底10延伸的突出部分。
器件隔离层120可以设置在有源图案ACT之间。器件隔离层120可以设置在基底10中以限定有源图案ACT。器件隔离层120可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
字线WL可以设置在基底10中以与有源图案ACT和器件隔离层120交叉。字线WL可以设置在形成于有源图案ACT和器件隔离层120中的凹槽中。字线WL可以在第二方向D2上延伸，并且可以在第一方向D1上间隔开。字线WL可以掩埋在基底10中。
杂质区域可以设置在有源图案ACT中。杂质区域可以包括第一杂质区域110a和第二杂质区域110b。第二杂质区域110b可以分别设置在有源图案ACT中的每个的相对的端部中。第一杂质区域110a中的每个可以形成在有源图案ACT中的对应的有源图案的一部分(例如，位于第二杂质区域110b之间的部分)中。第一杂质区域110a和第二杂质区域110b可以包含相同导电类型(例如，N型)的杂质。
缓冲图案305可以设置在基底10的单元区域上。缓冲图案305可以覆盖有源图案ACT、器件隔离层120和字线WL。缓冲图案305可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
位线BL可以设置在基底10上。位线BL可以在第一方向D1上延伸，并且可以在第二方向D2上间隔开。位线BL中的每条可以包括顺序地堆叠的第一欧姆图案331和含金属图案330。第一欧姆图案331可以包括金属硅化物材料中的至少一种。含金属图案330可以包括金属材料(例如，钨、钛、钽等)中的至少一种。
多晶硅图案310可以置于位线BL与缓冲图案305之间。
位线接触件DC可以分别置于位线BL与第一杂质区域110a之间。位线BL可以通过位线接触件DC电连接到第一杂质区域110a。位线接触件DC可以包括掺杂的多晶硅或未掺杂的多晶硅。
位线接触件DC可以设置在凹陷区域RE中。凹陷区域RE可以设置在彼此相邻的第一杂质区域110a和器件隔离层120的上部中。第一间隙填充绝缘图案314和第二间隙填充绝缘图案315可以设置为填充凹陷区域RE的剩余部分。
位线覆盖图案350可以设置在位线BL中的每条的上表面上。位线覆盖图案350可以设置在位线BL中的每条上以在第一方向D1上延伸，并且位线覆盖图案350中的相邻的位线覆盖图案可以在第二方向D2上间隔开。位线覆盖图案350可以包括第一位线覆盖图案351、第二位线覆盖图案352和第三位线覆盖图案353。位线覆盖图案350可以包括氮化硅。例如，第一位线覆盖图案351、第二位线覆盖图案352和第三位线覆盖图案353可以包括氮化硅。
位线间隔件SP可以设置为覆盖多晶硅图案310中的每个的侧表面、位线接触件DC中的每个的上侧表面、位线BL中的每条的侧表面以及位线覆盖图案350的侧表面。位线间隔件SP可以沿着位线BL中的每条(例如，在第一方向D1上)延伸。
位线间隔件SP可以包括间隔开的第一子间隔件321和第二子间隔件325。在一些实施例中，第一子间隔件321和第二子间隔件325可以通过气隙AG间隔开。第一子间隔件321可以设置为与位线BL中的每条的侧表面接触，并且可以延伸以覆盖位线覆盖图案350的侧表面。第二子间隔件325可以沿着第一子间隔件321的侧表面设置。第一子间隔件321和第二子间隔件325可以包括氮化硅、氧化硅和氮氧化硅中的至少一种，并且可以具有单层结构或多层结构。第一子间隔件321和第二子间隔件325可以包括一种或更多种相同的材料中的至少一种。
第四覆盖图案360可以设置为覆盖第一子间隔件321的侧表面，并且可以延伸以覆盖第二子间隔件325的上表面。第四覆盖图案360还可以覆盖气隙AG。
存储节点接触件BC可以设置在基底10上，并且可以置于位线BL中的相邻的位线之间。位线间隔件SP可以置于间隔开的存储节点接触件BC与位线BL之间。存储节点接触件BC可以在第一方向D1和第二方向D2上间隔开。存储节点接触件BC中的每个可以电连接到第二杂质区域110b中的对应的第二杂质区域。存储节点接触件BC可以包括掺杂的多晶硅或未掺杂的多晶硅。
第二欧姆图案341可以设置在存储节点接触件BC中的每个上。第二欧姆图案341可以包括金属硅化物材料中的至少一种。
扩散防止图案342可以设置为共形地覆盖第二欧姆图案341、位线间隔件SP和位线覆盖图案350(例如，以及第四覆盖图案360)。扩散防止图案342可以包括金属氮化物材料(例如，氮化钛和氮化钽)中的至少一种。第二欧姆图案341可以置于防扩散图案342与存储节点接触件BC中的每个之间。
接垫(landing pad，或称为“着陆垫”)LP可以分别设置在存储节点接触件BC上。接垫LP中的每个可以电连接到存储节点接触件BC中的对应的存储节点接触件。接垫LP可以包括含金属材料(例如，钨)中的至少一种。接垫LP的上部可以在第二方向D2上从存储节点接触件BC偏移。这里，接垫LP可以在第一方向D1和第二方向D2上间隔开。例如，接垫LP可以在第一方向D1和第二方向D2上间隔开，或者可以以之字形(zigzag)图案布置。接垫LP中的每个可以对应于图2的导电接触件14。
填充图案400可以设置为包围接垫LP中的每个。填充图案400可以置于接垫LP中的相邻的接垫之间。例如，填充图案400可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。作为另一示例，填充图案400可以包括空的区域(或空隙)。填充图案400可以对应于图2的层间绝缘层12。
蚀刻停止图案420可以设置在填充图案400上。蚀刻停止图案420可以暴露接垫LP的上表面。底电极BE可以设置在接垫LP上。在一些实施例中，可以设置多个底电极BE，并且底电极BE中的每个可以设置在接垫LP中的对应的接垫上。底电极BE可以电连接到接垫LP中的对应的接垫。
至少一个支撑图案可以设置在基底10上。支撑图案可以包括在第三方向D3上间隔开的上支撑图案US和下支撑图案LS。支撑图案可以置于底电极BE中的相邻的底电极之间。
顶电极TE可以覆盖底电极BE和支撑图案。介电层DL可以置于底电极BE与顶电极TE之间以及支撑图案与顶电极TE之间。底电极BE、介电层DL和顶电极TE可以构成电容器CA。电容器CA可以对应于上述半导体装置的电容器CA。也就是说，底电极BE、介电层DL和顶电极TE可以被构造为具有与上述实施例中的一个中的特征相同的特征。
根据发明构思的实施例，电容器的底电极可以包括第一部分和第二部分，并且第二部分可以用于防止或抑制底电极被在后续的蚀刻工艺期间使用的渗透的蚀刻溶液损坏。因此，能够改善半导体装置的电气性能和总体可靠性。
尽管已经具体地示出和描述了发明构思的示例实施例，但本领域普通技术人员将理解的是，在不脱离所附权利要求的范围的情况下，可以在其中做出形式和细节上的变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
底电极，位于基底上；
支撑图案，位于底电极与相邻底电极之间；
顶电极，覆盖底电极和支撑图案；以及
介电层，位于底电极与顶电极之间以及支撑图案与顶电极之间，
其中，底电极包括第一部分和第二部分，第一部分包括缝隙，第二部分位于第一部分上，
第二部分的顶端设置在比支撑图案的上表面低的高度处，并且
第二部分的底端的一部分暴露于所述缝隙。
2.根据权利要求1所述的半导体装置，其中，第二部分的顶端设置在比支撑图案的下表面高的高度处。
3.根据权利要求1所述的半导体装置，其中，第二部分的底端设置在比支撑图案的下表面高的高度处，或者第二部分的底端设置在比支撑图案的下表面低的高度处。
4.根据权利要求1所述的半导体装置，其中，包括在第一部分中的缝隙包括分别设置在不同的高度处的多个缝隙，并且
第二部分的底端的所述一部分暴露于所述多个缝隙之中的最上面的缝隙。
5.根据权利要求1所述的半导体装置，其中，介电层接触第二部分的顶端。
6.根据权利要求1所述的半导体装置，其中，第二部分具有无缝隙结构。
7.根据权利要求1所述的半导体装置，其中，底电极还包括第三部分，第三部分位于第二部分上并且包括另一缝隙，并且
介电层的一部分暴露于所述另一缝隙。
8.根据权利要求7所述的半导体装置，其中，第三部分的顶端设置在比支撑图案的上表面低且比支撑图案的下表面高的高度处。
9.根据权利要求7所述的半导体装置，其中，介电层接触第三部分的顶端。
10.根据权利要求7所述的半导体装置，其中，第二部分的顶端的一部分暴露于所述另一缝隙。
11.根据权利要求1所述的半导体装置，其中，支撑图案的上表面的第一宽度与支撑图案的下表面的第二宽度不同。
12.根据权利要求11所述的半导体装置，其中，第一宽度大于第二宽度。
13.根据权利要求1所述的半导体装置，其中，支撑图案包括分别设置在不同的高度处的多个支撑图案，并且
第二部分的顶端设置在比所述多个支撑图案之中的最上面的支撑图案的上表面低的高度处。
14.根据权利要求13所述的半导体装置，其中，第二部分的底端设置在比所述最上面的支撑图案的下表面高的高度处，或者第二部分的底端设置在比所述最上面的支撑图案的下表面低的高度处。
15.根据权利要求1所述的半导体装置，其中，介电层接触支撑图案的侧表面的上部。
16.一种半导体装置，所述半导体装置包括：
底电极，位于基底上；
支撑图案，位于底电极与相邻底电极之间；
顶电极，覆盖底电极和支撑图案；以及
介电层，设置在底电极与顶电极之间以及支撑图案与顶电极之间，
其中，底电极包括缝隙，并且
底电极的顶端设置在比支撑图案的上表面低且比支撑图案的下表面高的高度处。
17.根据权利要求16所述的半导体装置，其中，包括在底电极中的缝隙包括分别设置在不同的高度处的多个缝隙。
18.根据权利要求16所述的半导体装置，其中，所述缝隙的顶端设置在比支撑图案的下表面高的高度处，或者所述缝隙的顶端设置在比支撑图案的下表面低的高度处。
19.一种半导体装置，所述半导体装置包括：
基底，包括有源图案；
杂质区域，设置在有源图案中；
字线，设置在基底中，并且与有源图案交叉；
位线，设置在基底上，并且在与字线交叉的方向上延伸；
存储节点接触件，设置在基底上，并且电连接到杂质区域；
接垫，电连接到存储节点接触件；
底电极，电连接到接垫；
上支撑图案和下支撑图案，设置在底电极与相邻底电极之间；
顶电极，覆盖底电极和上支撑图案；以及
介电层，设置在底电极与顶电极之间以及上支撑图案与顶电极之间，
其中，底电极包括第一部分和第二部分，第一部分包括缝隙，第二部分位于第一部分上，
第二部分的顶端设置在比上支撑图案的上表面低的高度处，并且
第二部分的底端的一部分暴露于所述缝隙。
20.根据权利要求19所述的半导体装置，其中，底电极还包括第三部分，第三部分位于第二部分上并且包括另一缝隙，并且
介电层的一部分暴露于所述另一缝隙。
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