KR100218870B1 - 반도체 장치의 제조방법 및 선택 에칭용 실리콘 기판 카셋트 - Google Patents

반도체 장치의 제조방법 및 선택 에칭용 실리콘 기판 카셋트 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본원 발명에 의한 방법은 반도체 제조공정에서 발생하는 비도전성상태의 에칭 잔존물을 선택적으로 에칭하는 것이다.
실리콘 기판은 이러한 선택에칭에 사용된다.
반도체 제조공정에서 발생한 비도전성 상태의 에칭 잔존물 제거함에 있어서, 에칭 용액속에서 도전성 실리콘 기판의 일부에 정전위를 인가하는 것에 의해, 실리콘기판및 이것과 전기적으로 접속되어 있는 부분의 화학 에칭용액과의 접촉 표면을 양극산화하여 부동태막으로 보호하고, 등방성 에칭에 의해 비도전성 상태의 에칭 잔존물만을 선택적으로 제거할 수 있다.

Description

반도체 장치의 제조방법 및 신택 에칭용 실리콘 기판 카셋트
제1도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제2도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제3도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제4도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제5도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제6도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제7도는 본 발명의 제1실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제8도는 본 발명의 제2실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제9도는 본 발명의 제3실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제10도는 본 발명의 제4실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제11도는 본 발명의 제5실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제12도는 본 발명의 제6실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제13도는 본 발명의 제7실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도.
제14도는 종래의 반도체 장치의 제조방법을 나타내는 공정 단면도.
제15도는 종래의 반도체 장치의 제조방법을 나타내는 공정 단면도.
제16도는 종래의 반도체 장치의 제조방법을 나타내는 공정 단면도.
제17도는 종래의 반도체 장치의 제조방법을 나타내는 공정 단면도.
제18도는 종래의 반도체 장치의 제조방법을 나타내는 공정 단면도.
제19도는 종래의 반도체 장치의 제조방법을 나타내는 공정 단면도.
제20도는 종래의 반도체 장치의 제조방법을 나타내는 공정 평면도.
제21도는 종래의 반도체 장치의 제조방법을 나타내는 공정 평면도.
제22도는 종래의 반도체 장치의 제조방법을 나타내는 공정 평면도.
제23도는 종래의 반도체 장치의 제조방법을 나타내는 공정 평면도.
제24도는 종래의 반도체 장치의 제조방법을 나타내는 공정 평면도.
제25도는 종래의 반도체 장치의 제조방법을 나타내는 공정 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소자분리 산화막
3 : 게이트 산화막 4 : 게이트 전극
5a, 5b : 불순물 확산층 6 : 층간 절연막
7 : 개공부 8 : 폴리실리콘막
9 : 레지스트 패턴 10 : 커패시터 하부전극
11 : 저저항 다결정실리콘막(8)의 잔존물
12 : 커패시터 유전체막 13 : 커패시터 상부전극
14 : 층간 절연막 15 : 개공부
16 : 비트선 17 : 화학 에칭용액
18 : 직류전압 전원 19 : 접지전극
20 : 습식 제거장치
본 발명은 실리콘 기판상의 에칭 잔존물을 선택적으로 제거하는 반도체 장치의 제조방법 및 그 제조방법에 사용하는 선택 에칭용 실리콘기판 카셋트에 관한 것이다.
종래의 MOS형 반도체 장치는 일반적으로 다음과 같은 구성을 가지고 있다.
제19도에 도시한 바와 같이, 참조번호 101은 p형 실리콘 기판, 102는 소자분리 산화막, 103은 게이트 산화막, 104는 게이트 전극, 105a, 105b는 n+불순물 확산층, 106은 층간 절연막, 107은 층간 절연막(106)을 개공하여 불순물 확산층(105a)의 일부를 노출한 개공부, 110은 커패시터 하부전극, 111은 저저항 다결정실리콘막(108)의 잔존물, 112은 커패시터 유전체막, 113은 커패시터 상부전극, 114은 층간 절연막, 115은 층간 절연막(106 및 114)을 개공하여 불순물 확산층(105b)의 일부를 노출한 개공부, 116는 비트선 전극이다.
상기 반도체 장치는 제14도 및 제20도에 나타낸 바와 같이, p형 단결정실리콘 기판(101)의 주 표면상의 소정영역에 LOCOS법을 사용하여 소자를 분리하기 위한 분리산화막(두꺼운 실리콘산화막)(102)을 형성하고, 다음에, 열산화법을 사용하여, 전면에 게이트 산화막층(도시하지 않음)을 형성하고, 그 게이트 산화막층상에 CVD법을 사용하여 저저항 다결정실리콘층(도시 하지 않음)을 형성한다.
그리고, 리소그라피 기술 및 드라이 에칭기술을 사용하여, 패터닝하는 것에 의해, 게이트 산화막(103) 및 게이트 전극(104)을 형성한다. 게이트 전극(104)을 마스크로 사용하여, 50keV, 4×1015cm-2의 조건하에서 As이온을 주입하는 것에 의해, 한쌍의 n+불순물확산층(소스/드레인영 역 )(105a,105b)을 자기정합적으로 형성한다.
이어서, 열처리를 행하는 것에 의해, n+불순물확산층(105a,106b)이 전기적으로 활성화된다.
그 결과, 제15도 및 제21도에 나타난 바와 같이, 전면에 CVD법을 사용하여 층간 절연막(106)을 형성하고, 다음에, 층간 절연막(106)의 불순물확산층(105a)상에 위치하는 영역에, 리소그라피 기술 및 드라이 에칭기술을 사용하여 개공부(107)를 형성한다.
이것에 의해, n+불순물 확산층(105a)의 일부가 노출된다.
또한, 제16도 및 제22도에 나타낸 바와 같이, CVD법을 사용하여 노출된 n+불순물확산층(105a)에 전기적으로 접속하여, 층간 절연막(106)상에 연장되도록 인(P)이 도프된 저저항 다결정실리콘층(108)을 형성한 후, 저저항 다결정실리콘층(108)상에 리소그라피 기술을 사용하여 레지스트 패턴(109)을 형성한다.
다음에, 제17도 및 제23도에 나타낸 바와 같이, 반응성 이온 에칭(RIE : Reactive Ion Etching)등의 이방성 드라이 에칭 기술을 사용하여, 레지스트 패턴(109)을 전사하여, 커패시터 하부전극(110)을 형성한다.
이 이방성 드라이 에칭에 의해, 단차(step)부에 측벽으로서 저저항다결정 실리콘 잔존물(111)이 형성된다.
다음에, 제18도 및 제24도에 나타낸 바와 같이, 커패시터 하부전극(110)상에 커패시터 유전체막(112)을 형성한다.
이 커패시터 유전체막(112)은 열산화막 등의 단층막, 실리콘산화막/실리콘 질화막/실리콘산화막 등의 구성을 갖는 다층막 또는 Ta2O5등으로 구성된다.
그 후, CVD법을 사용하여 저저항 다결정실리콘박막(도시하지 않음)을 형성한 후, 리소그라피 기술 및 드라이 에칭기술을 사용하여 커패시터 상부전극(113)을 형성한다.
다음에, 제19도 및 제25도에 나타낸 바와 같이, CVD법을 사용하여, 전면에 층간 절연막(114)을 형성한다.
그리고, 리소그라피 기술 및 드라이 에칭기술을 사용하여 층간 절연막(106 및 114)의 n+불순물확산층(105b)의 상측에 위치하는 영역에 개공부(115)를 형성한다.
이것에 의해, n+불순물확산층(105b)의 일부 및 저저항 다결정실리콘 잔존물(111)이 노출된다.
마지막으로, CVD법을 사용하여, 노출된 n+불순물확산층(105b)에 전기적으로 접속하여, 층간 절연막(114)상에 연장되도록 저저항 다결정실리콘막(도시하지 않음)을 형성하고, 리소그라피 기술 및 드라이에칭기술을 사용하여 비트선 전극(116)을 형성한다.
그러나, 종래의 방법으로서는, 제23도에 나타낸 바와 같이, 저저항다결정 실리콘 잔존물(111)이 선 형상으로 잔존하기 때문에, 이러한 저저항 다결정 실리콘 잔존물상에 제작된 인접하는 커패시터 하부전극(110)사이에서 고저항 쇼트(short)가 발생하고, 또한, 제25도에 나타난 바와 같이, 층간절연막(114)상에 제작된 비트선(116)에 1개 걸러서 고저항 쇼트가 발생한다.
상기 반도체 제조 공정중에 발생하는 에칭 잔존물의 제거방법으로서 이방성 에칭한 후에, 기판을 알칼리 에칭용액등에 담그는 것에 의해, 에칭 잔존물을 습식제거하는 방법이 알려져 있지만, 이러한 통상의 습식 에칭은 등방성 에칭이기 때문에, 에칭 잔존물 이외의 부분도 같이 에칭되어, 특히 초미세 가공기술을 사용하는 반도체 기억장치등에 있어서 패턴 사이즈가 변하여 특성상의 불균일이 발생한다.
본 발명은 에칭 잔존물의 제거전에 필요한 부분에 양극산화을 하여 보호막을 형성하고, 그 후, 이러한 부분을 보호하면서, 통상의 등방성 에칭으로 잔존물 부분만을 제거하는 선택적 화학 에칭방법(특개소61-34947호공보)을 활용하여, 상기 반도체 제조공정중에 발생한 에칭잔존물을 복수매의 실리콘 기판에서 동시에 용이하게 선택적으로 제거하는 선택적 화학 에칭방법 및 이러한 복수매 처리에 알맞은 실리콘 기판 카셋트를 제공하는 것을 목적으로 한다.
발명자 등은 철저한 연구의 결과, 상기 MOS형 반도체 장치에 있어서, 제1에칭 공정에서의 잔존물로서 층간 절연막상에 잔존하는 실리콘은 실리콘 기판과 비도전 상태이고, 커패시터 전극을 포함하는 다른 부분은 실리콘 기판에 대하여 도전상태에 있기 때문에, 상기 선택적 에칭방법을 채용하면, 단지 실리콘 기판의 어느 부분에 정전위를 인가하는 것만으로, 제2에칭 공정에서 채용되는 화학적 에칭에 대하여 기판 및 이것과 전기적으로 접속된 부분을 보호할 수 있는 한편, 층간 절연막상에 남은 실리콘을 화학적 에칭에 의해 선택적으로 제거할 수 있으므로, 본 발명을 완성할 수 있다.
즉, 본 발명은 실리콘 기판상에 게이트 전극 및 그 게이트 전극간의 불순물 확산층을 형성하는 공정과, 게이트 전극 및 불순물 확산층상에 층간 절연막을 형성한 후에 층간 절연막의 불순물 확산층상에 개공부를 설치하는 공정과, 층간 절연막 및 상기 개공부을 통하여 개공부의 저부에 있는 상기 불순물 확산층상에 실리콘막을 형성하는 공정과, 레지스트 패턴을 사용하여 층간 절연막상의 실리콘을 이방성 에칭하는 것에 의해 잔존하는 실리콘막을 커패시터 하부전극으로서 형성하는 공정을 포함하는 제1에칭공정과, 학학 에칭용액에 상기 실리콘 기판을 담그는 공정과, 실리콘 기판에 정전위를 인가하는 공정과, 실리콘 기판 및 이것과 전기적으로 접속되어 있는 부분의 상기 화학 에칭용액과의 접촉 표면을 양극산화하여 부동태막을 형성하는 공정과, 층간 절연막상에 잔존하는 비도전 상태에 있어서의 제1에칭 공징의 잔존물을 제거하는 등방성 에칭공정을 포함하는 제2에칭 공정으로 이루어지는 반도체 상치의 제조방법에 있다.
특히, 상기 실리콘의 비도전 상태의 잔존물은 통상 다결정 실리콘으로 구성된다.
또한, 본 발명에 있어서는, 화학 에칭용액에 대하여 그 실리콘기판에 수 V∼수 10V의 정 전위를 인가하고, 화학 에칭용액으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 피로카테콜, 하드라진, 또는 클린으로 되어 있는 그룹으로부터 선택된 하나의 용액을 사용하고, 화학 에칭용액의 온도는 60∼70℃인 것이 바람직하다. 특히, 다결정실리콘의 학학 에칭용액으로서는 5N-KOH 용액이 적합한다.
더욱이, 본 발명은 2이상의 실리콘 기판상의 에칭잔존물을 동시에 처리하는 방법으로서 사용하는 것이 바람직하다.
이 경우, 본 발명의 방법은 상기 선택 에칭에 사용되는 도전성 재료로 이루어진 카셋트 즉, 그 카셋트상에 복수의 실리콘 가판을 일정한 간격을 두고 분리할 수 있는 상태로 대향 배치할 수 있고. 그 카셋트에 전원 정 전극을 접속하는 것에 의해 카셋트를 통하여 그 주위에서의 상기 실리콘 기판에 정전위를 인가할 수 있는 실리콘 기판 카셋트를 사용하여 실시되는 것이 바람직하다.
따라서, 본 발명은 상기 복수의 실리콘 기판을 동시에 처리할 수가 있는 실리콘 기판 카셋트를 제공하는 것이다.
상기 카셋트로부터의 전원공급을 상기 실리콘 기판을 분리할 수 있게 배치한 결합부를 통하여 실리콘 기판의 주위에서 행해도 좋지만, 카셋트상에 일정한 간격을 두고 실리콘 기판과 접촉하여 배치되도록 복수의 평면상의 실리콘 기판 인가용 전극을 대향배치하고, 기판 인가용전극에 의해 그 기판 인가용 전극을 통하여 전극과 접촉하도록 배치된 실리콘 기판에 이면에서 전원 공급하도록 설계되어도 좋다.
접지전극은 상기 카셋트의 외부에 배치해도 되지만, 카셋트에서 상기 실리콘 기판과 평행하게 설치될 수도 있다.
이 경우, 평면상의 접지전극은 절연물을 통하여 상기 도전성 카셋트상에 설치되어 있다.
실리콘 기판상의 잔존물은 기판상면에 존재하기 때문에, 상기 접지전극에 대하여 실리콘 기판의 상면이 대향하도록 배치하는 것이 필요하다.
따라서, 실리콘 기판과 접지전극을 교대로 평행 배치하거나, 또는 접지전극을 가로질러 실리콘 기판의 상면을 대향 배치해도 좋다.
상기 카셋트는 카셋트상에 대향 배치된 실리콘 기판 인가용 전극의 전극 사이에, 그 전극과 평행하게 되도록 평탄한 접지전극을 설치하는 실리콘 기판 카셋트라도 좋다.
또한, 상기 카셋트는 일정한 간격으로 평행하게 평면상의 접지전극을 설치하고, 그 접지전극의 양측에 실리콘 기판과 집촉하여 배치되도록 평탄한 실리콘 기판 인가용 전극이 대향 배치되어 있는 실리콘 기판 카셋트라도 좋다.
본 발명에 의하면, 실리콘 기판상에 게이트 전극 및 그 게이트 전극간의 불순물확산층을 형성하는 공정과, 게이트 전극 및 불순물확산 층상에 층간절연막을 형성한 후에 층간 절연막의 불순물확산층상에 개공부를 설치하는 공정과, 층간 절연막상 및 상기 개공부을 통하여 상기 개공부의 저부에 있는 상기 불순물 확산층상에 실리콘막을 형성하는 공정과, 레지스트 패턴을 사용하여 층간 절연막상의 실리콘을 이방성 에칭하는 것에 의해 잔존 하는 실리콘막을 커패시터 하부전극으로서 형성하는 공정을 포함하는 제1에칭공정으로 이루어지는 종래의 반도체 장치의 제조공정(제1도∼제4도, 제6도 및 제 7도)에 부가하여, 화학 에칭용액에 상기 실리콘 기판을 담그는 공정과, 실리콘 기판에 정 전위를 인가하는 공정과, 실리콘 기판 및 이것과 전기적으로 접속되어 있는 부분의 상기 화학 에칭용액과의 접촉 표면을 양극산화하여 부동태막을 형성하는 공정과, 층간 절연막상에 남은 실리콘의 비도전 상태에서 제1에칭공정의 잔존물을 제거하기 위해 등방성에칭하는 공정을 포함하는 제2에칭공정으로 이루어져 있기 때문에(제5도), 실리콘 기판 표면을 부동태막으로 보호하면서 층간 절연막상의 실리콘 잔존물(제23도)을 선택적으로 제거할 수 있고, 종래에 상기 실리콘 잔존물에 기인하여 발생된 인집하는 커패시터 하부전극간이나, 비트선사이에서의 단락을 방지하는 것이 가능하게 된다.
상기 층간 절연막상의 실리콘 잔존물은 통상 다결정실리콘이지만, 이러한 다결정실리콘에 있어서도 상기 방법을 사용하여, 잔존물을 선택적으로 제거할 수 있고, 잔존물에 기인하여 발생하는 단락을 방지할 수 있다.
상기 실리콘 잔존물의 선택적 에칭공정에서는, 실리콘 기판에 인가하는 정 전위를, 수 V∼수 10V로 한정하면, 실리콘 기판 및 이것과 전기적으로 접속되어 있는 부분의 에칭용액과의 접촉표면을 양호하게 양극 산화하여 부동태막을 형성할 수 있기 때문에, 실리콘 기판 표면 등이 필요한 소자 부분의 에칭을 방지할 수가 있다.
상기 실리콘 잔존물은 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 피로카테콜, 하드라진, 또는 콜린 중의 어느 용액을 사용함으로써, 특히 5N -KOH 용액을 사용함으로써 양호하게 제거할 수 있다.
또한, 상기 화학 에칭용액의 온도를 60∼ 70℃로 규정하여, 양호한 에칭 속도를 얻을 수 있다.
또한, 본 발명에 의하면, 화학 에칭용액속에서 도전성 실리콘 기판의 일부에만 전원공급하는 것에 의해 실리콘 기판 및 이것과 전기적으로 접속되어 있는 부분과 에칭용액과의 접촉표면을 양호하게 양극산화하여 부동태막을 형성하여 보호할 수가 있는 한편, 층간 절연막상의 비도전성 실리콘을 선택적으로 제거할 수 있기 때문에, 복수의 실리콘 기판을 동시에 화학에칭 용액에 담그고 전원 공급하는 것에 의해, 복수의 실리콘 기판상의 에칭 잔존물의 선택적 제거를 1회의 에칭공정으로 동시에 행할 수 있다.
특히, 복수의 실리콘 기판의 동시 에칭처리를 행함에 있어서, 본 발명에 의한 도전성 실리콘 기판을 사용하여, 즉, 카셋트상에 설치된 복수의 실리콘 기판을 일정한 간격으로 분리할 수 있는 상태로 대향 배치할 수 있고, 카셋트 본체에 정 전위를 인가하는 것에 의해, 카셋트상에 배치한 1 또는 2이상의 실리콘 기판에도 그 주위에서 동시에 정 전위를 인가할 수가 있는 실리콘 기판 카셋트(제8도)를 사용하는 것에 의해, 복수의 실리콘 기판으로 전원공급이 용이해진다.
또한, 카셋트에 있어서, 대향 배치된 실리콘 기판과 교대로 또한 평행하게 평탄한 접지전극을 절연물과 함께 상기 카셋트상에 설치함으로써(제9도), 실리콘 잔존물의 에칭면의 균일성을 향상시킬 수 있다.
특히, 실리콘 기판이 상기 접지전극에 의해 양측에 끼워지고, 또한 실리콘 기판 표면이 접지전극에 대향하도록 배치하는 것에 의해(제10도), 실리콘 기판의 에칭면의 균일성을 향상시킬 수 있고, 에칭에 필요한 접지전극의 매수를 종래의 2분의 1로 삭감할 수가 있다.
더욱이, 본 발명에 의하면, 비도전 재료로 이루어진 카셋트상에 일정한 간격을 두고 실리콘 기판과 접촉하여 배치할 수 있는 복수의 평탄한 실리콘 기판 인가용 전극을 대향 배치하여, 그 기판 인가용 전극을 통하여 전극에 접촉하여 배치된 실리콘 기판에 그 이면에서의 정전위를 인가함으로써(제11도), 기판 인가용 전극과 실리콘기판과의 접촉면적이 넓게 되어, 실리콘 기판에 보다 균일한 전류 인가가 실현되기 때문에, 잔존물 에칭면의 균일성을 향상시킬 수 있다.
상기 카셋트에 있어서는, 대향 배치되는 기판 인가용 전극과 교대로 또한 평행하게 평탄한 접지전극을 설치하는 것에 의해(제12도), 기판인가용 전극이 양측의 접지전극을 유지하고, 또한 기판 인가용 전극상의 실리콘 기판 표면이 접지전극에 대향하도록 배치하는 것에 의해(제13도), 실리콘 잔존물의 에칭면의 균일성을 향상시킬 수 있고, 후자에 있어서는 에칭에 필요한 접지전극의 수를 종래의 2분의 1로 삭감할 수 있다.
[실시예 1]
제1도∼제7도는 본 발명에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
도면중, 참조번호 1은 실리콘 기판, 2는 소자분리 산화막, 3은 게이트 산화막, 4은 게이트전극, 5a, 5b는 불순물확산층, 6은 층간 절연막, 7은 층간 절연막(6)을 개공하여 불순물 확산층(5a)의 일부를 노출한 개공부, 8은 폴리실리콘막, 9는 레지스트 패턴, 10은 커패시터 하부전극, 11은 저저항다결정실리콘막(8)의 잔존물, 12는 커패시터 유전체막, 13은 커패시터 상부전극, 14는 층간 절연막, 15는 층간 절연막(6 및 14)을 개공하여 불순물 확산층(5b)의 일부를 노출한 개공부, 17은 화학 에칭용액, 18은 직류 전압 전원, 19는 접지전극, 20은 직류전압 전원(18)과 접지전극(19)을 구비한 습식 제거 장치이다.
우선, 제1도에 나타낸 바와 같이, p형 단결정실리콘 기판(1)의 주표면상의 소정영역에 LOCOS법을 사용하여 소자분리를 위한 분리산화막(두꺼운 실리콘산화막)(2)을 형성한다.
다음에, 전면에 게이트 산화막층(도시하지 않음)을 형성하고, 그 게이트 산화막층상에 CVD법을 사용하여 저저항 다결정실리콘층(도시하지 않음)을 퇴적시킨다.
그리고, 리소그라피 기술 및 드라이 에칭기술을 사용하여, 게이트 산화막(3) 및 게이트 전극(4)을 형성한다.
게이트 전극(4)을 마스크로 사용하여, 50KeV, 4×1015cm-2의 조건하에서 As이온을 주입함으로써, 한쌍의 n+불순물 확산층(소스/ 드레인영역)(5a,5b)을 자기정합적으로 형성한다.
이어서, 열처리를 행하여, n+불순물 확산층(5a,5b)을 전기적으로 활성화 한다.
다음에, 제2도에 나타낸 바와 같이, 전면에 CVD법을 사용하여 층간절연막(6)을 형성한다.
또한, 층간 절연막(6)의 불순물확산층(5a)상에 위치하는 영역에, 리소그라피기술 및 드라이 에칭기술을 사용하여 개공부(7)를 형성한다.
그 결과, n+불순물확산층(5a)의 일부가 노출된다.
다음에, 제3도에 나타난 바와 같이, CVD법을 사용하여 노출된 n+불순물확산층(5a)에 전기적으로 접속하여, 층간절연막(6)상에 연장되도록 인(P)이 도프된 저저항 다결정실리콘층(8)을 형성한 후, 저저항다결정실리콘충(8)상에 리소그라피 기술을 사용하여 레지스트 패턴(9)을 형성한다.
다음에, 제4도에 나타난 바와 같이, RIE 등의 이방성 드라이 에칭기술을 사용하여, 레지스트 패턴(9)을 전사하여, 커패시터 하부전극(10)을 형성한다.
이 이방성 드라이에칭에 의해, 단차부에 측벽으로서 저저항 다결정실리콘 잔존물(11)이 형성된다.
다음에, 제5도에 나타난 바와 같이, 화학 에칭용액(17)과 직류전압전원(18)과 접지전극(19)을 구비한 습식 제거장치(20)를 사용하여, 실리콘 기판(1)에 인가된 직류전압으로 화학적 에칭하는 것에 의해, 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액 등으로서는 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌디아민 피로카테콜, 하드라진 또는 콜린이 있다.
화학 에칭용액으로서 60℃로 가열된 5N-KOH를 사용한 경우, 실리콘기판(1)에 수V∼수10V의 직류전압을 인가함으로써, 커패시터 하부전극(10)도 실리콘 기판과 같은 전위가 되어, 실리콘 기판(1) 및 커패시터 하부전극(10)의 표면에 전기 화학적인 에칭을 정지하는 부동태층이 형성된다.
한편, 저저항 다결정실리콘 잔존물(11)은 실리콘 기판과 도전하지 않고, 고 저항체를 통하여 도전하기 때문에, 전압이 인가되지 않거나 또는 인가되더라도 전압이 커패시터 하부전극(10)을 통하여 강압하기 때문에 부동태층(不動態層)은 형성되지 않는다.
따라서, 부동태층이 형성된 실리콘 기판(1) 및 커패시터 하부전극(10)은 에칭되지 않고 한편, 저저항 다결정실리콘 잔존물(11)은 KOH에 의한 알칼리 에칭에 의해 화학적으로 선택 제거된다.
다음에, 제6도에 나타낸 바와 같이, 커패시터 하부전극(10)상에 커패시터 유전체막(12)을 형성한다.
이 커패시터 유전체막(12)은 열산화막 등의 단층막, 실리콘산화막/실리콘 질화막/실리콘 산화막 등의 구성을 갖는 다층막 또는 Ta2O5등으로 구성되어 있다.
CVD 법을 사용하여 저저항 다결정실리곤막층(도시하지 않음)을 형성한 후, 리소그라피 기술 및 드라이에칭 기술을 사용하여 커패시터 상부전극(13)을 형성한다.
제7도에 나타난 바와 같이, CVD 법을 사용하여, 전면에 층간 절연막(14)을 형성한다.
그리고, 리소그라피 기술 및 드라이 에칭 기술을 사용하여, 층간 절연막(6 및 14)과 n+불순물확산층(5b)의 상측에 위치하는 영역에 개공부(15)를 형성한다.
그 결과, n+불순물 확산층(5b)의 일부가 노출된다.
CVD법을 사용하여, 노출된 n+불순물확산층(5b)에 전기적으로 접속하여 층간 절연막(14)상에 연장되도록 저저항 다결정실리콘막(도시하지 않음)을 형성하고, 리소그라피 기술 및 드라이 에칭기술을 사용하여 비트선 전극(16)을 형성한다.
[실시예 2]
제1도∼제7도 및 제8도는 본 발명의 제2실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
제8도중, 참조번호 17은 화학 에칭용액, 18은 직류전압 전원, 19은 접지전극, 21은 실리콘 기판, 22은 실리콘 기판(21)의 주 표면, 23은 도전성 실리콘 기판 카셋트, 24는 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 도전성 실리콘 기판 카셋트(23)를 구비한 습식 제거장치이다.
제1도∼제7도는 제1실시예에서 언급된 것과 같고, 제8도는 제5도 대신에 사용한 공정 단면도이다.
본 실시예에 있어서는 제8도에 나타낸 바와 같이, 도전성 실리콘기판 카셋트(23)에 복수의 실리콘 기판(21)을 세트하고, 도전성 실리콘 기판 카셋트(23)를 실리콘 기판(21)의 측면에 전기적으로 접속한 상태로, 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 도전성 실리콘 기판 카셋트(23)를 구비한 습식 제거장치(24)를 사용하여 실리콘 기판 카셋트(23)에 직류전압을 인가하면서 화학 에칭하는 것에 의해 제4도에 나타내고 있는 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액에 60℃로 가열된 5N-KOH를 사용한 경우, 실리콘 기판카셋트(23)에 수V∼수 10V의 직류전압을 인가하는 것으로, 실리콘기판(21)에도 전압이 인가되고, 또한, 제4도에 나타내고 있는 커패시터 하부전극(10)도 실리콘 기판(21)과 같은 전위로 되어, 실리콘기판(21) 및 커패시터 하부전극(10)의 표면에는 전기 화학적 에칭을 정지하기 위해 부등태층이 형성된다.
저저항 다결정 실리콘 잔존물(11)에는 전압이 인가되지 않거나, 인가되더 라도 커패시터 하부전극(10)을 통하여 전압이 저하되기 때문에, 부동태층이 형성되지 않고, KOH에 의한 알카리 에칭에 의해 화학적으로 제거됨에 반하여, 부동태층이 형성된 실리콘 기판(21) 및 커패시터 하부전극(10)은 에칭되지 않는다.
이와 같이, 본 실시예에 의하면, 도전성 실리콘 기판 카셋트를 사용하는 것으로, 복수의 실리콘 기판(21)으로부터 동시에, 또한 간편하게 저저항 다결정실리콘 잔존물(11)의 제거가 가능하다.
[실시예 3]
제1도∼제7도 및 제9도는 본 발명의 제3실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
제9도중, 참조번호 17은 화학 에칭용액, 18은 직류전압 전원, 21은 실리콘 기판, 22은 실리콘 기판(21)의 주 표면, 23은 도전성 실리콘 기판 카셋트, 25는 실리콘 기판(21)의 주 표면(22)으로부터 소정의 거리두고 평행하게 실리콘 기판 카셋트(23)에 고정된 접지전극, 26은 도전성 실리콘 기판 카셋트(23)에 전기적으로 절연되어 접지전극(25)을 고정하기 위한 절연물, 27은 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(25)과 도전성 실리콘 기판 카셋트(23)와 고정을 위한 절연물(26)을 구비한 습식 제거장치이다.
제1도∼제7도는 제1실시예에서 언급한 것과 같고, 제9도는 제5도 대신에 사용한 공정 단면도이다.
본 실시예에 의하면 제9도에 나타난 바와 같이, 실리콘 기판(21)을 도전성 실리콘 기판 카셋트(23)에 실리콘 기판(21)의 주 표면(22)과 같은 방향으로 되도록 세트하고, 도전성 실리콘 기판 카셋트(23)가 실리콘 기판(21)의 측면에 전기적으로 접속한 상태로, 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(25)과 도전성 실리콘 기판카셋트(23)와 고정하기 위한 절연물(26)을 구비한 습식 제거장치(27)를 사용하여 실리콘 기판 카셋트(23)에 직류전압을 인가하면서 화학 에칭하는 것에 의해 제4도에 나타난 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액에 60℃로 가열된 5N-KOH를 사용한 경우, 실리콘 기판 카셋트(23)에 수 V∼수 10V의 직류전압을 인가하는 것에 의해, 실리콘 기판(21)에 전압이 인가되고, 제4도에 나타낸 커패시터 하부 전극(10)도 실리콘 기판(21)과 같은 전위로 되고, 실리콘 기판(21) 및 커패시터 하부 전극(10)의 표면에는 전기 화학적인 에칭을 정지하는 부등태층이 형성된다.
저저항 다결정실리콘 잔존물(11)에 전압이 인가되지 않거나, 혹은 인가되어도 커패시터 하부전극(10)를 통하여 전압이 저하되기 때문에, 부동태층이 형성되지 않고, KOH에 의한 알칼리 에칭에 의해 화학적으로 제거됨에 반하여, 부동태층이 형성된 실리콘 기판(21) 및 커패시터 하부전극(10)은 에칭되지 않는다.
이와 같이, 본 실시예에 의하면 도전성 실리콘 기판 카셋트를 사용하는 것에 의해, 복수의 실리콘 기판(21)으로부터 동시에 그리고 간편하게 저저항 다결정실리콘 잔존물(11)의 제거가 가능하고, 또한, 접지 상태의 접지전극(25)을 실리콘 기판(21)에 평행하게 위치시켜 에칭의 균일성을 향상시킨다.
[실시예 4]
제1도∼제7도 및 제10도는 본 발명의 제4실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
제10도중, 참조번호 17은 화학 에칭용액, 18은 직류전압 전원, 21은 실리콘 기판, 22은 실리콘 기판(21)의 주 표면, 23은 도전성 실리콘 기판 카셋트, 25는 실리콘 기판(21)의 주 표면(22)으로부터 소정의 거리두고 평행 하게 실리콘 기판 카셋트(23)에 고정된 접지전극, 26은 도전성 실리콘 기판 카셋트(23)에 전기적으로 절연하여 접지전극(25)을 고정시키기 위한 절연물, 27은 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(25)과 도전성 실리콘 기판 카셋트(23)와 고정하기 위한 절연물(26)을 구비한 습식 제거장치이다.
제1도∼제7도는 제1실시예에서 언급된 것과 같은 것이고, 제10도는 제5도 대신에 사용한 공정 단면도이다.
제10도에 나타낸 바와 같이, 실리콘 기판(21)을 도전성 실리콘 기판 카셋트(23)에 실리콘 기판(21)의 주 표면(22)이 서로 대향하도록 세트하여, 도전성 실리콘 기판 카셋트(23)가 실리콘 기판(21)의 측면에 전기적으로 접속한 상태로, 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(25)과 도전성 실리콘 기판 카셋트(23)와 고정하기 위한 절연물(26)을 구비한 습식제거 장치(27)를 사용하여 실리콘기판 카셋트(23)에 직류전압을 인가하면서 화학 에칭하는 것에 의해, 제4도에 나타낸 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액에 60℃로 가열된 5N-KOH를 사용한 경우, 실리콘 기판 카셋트(23)에 수 V∼수 10V의 직류전압을 인가하는 것에 의해, 실리콘 기판(21)에 전압이 인가되고, 제10도에 나타낸 커패시터 하부전극(10)도 실리콘 기판(21)과 같은 전위로 되고, 실리콘 기판(21) 및 커패시터 하부전극(10)의 표면에는 전기 화학적 에칭을 정지하는 부동태층이 형성된다.
저저항 다결정실리콘 잔존물(11)에는 전압이 인가되지 않거나 혹은, 인가되더라도 커패시터 하부전극(10)으로부터 전압이 저하되기 때문에, 부동태층이 형성되지 않고, KOH에 의한 알칼리 에칭에 의해 화학적으로 제거됨에 반하여, 부동태층이 형성된 실리콘 기판(21) 및 커패시터 하부전극(10)은 에칭되지 않는다.
이와 같이, 본 실시예에 의하면 도전성 실리콘 기판 카셋트를 사용하는 것으로, 복수의 실리콘 기판(21)에 간편하게 저저항 다결정실리콘 잔존물(11)의 제거가 가능하고, 또한, 에칭의 균일성이 향상될 수 있고, 또한 접지전극(25)의 수가 실리콘 기판(21)의 매수의 반으로 될 수 있다.
[실시예 5]
제1도∼제7도 및 제11도는 본 발명의 제5실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
제11도중, 참조번호 17은 화학 에칭용액, 18은 직류전압 전원, 19은 접지전극, 21은 접지전극, 21은 실리콘 기판, 22은 실리콘 기판(21)의 주 표면, 28은 실리콘 기판 카셋트, 29는 실리콘 기판(21)의 이면에 접촉하도록 실리콘 기판 카셋트(28)에 고정된 전극, 30은 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 실리콘 기판 카셋트(28)와 전극(29)을 구비한 습식 제거장치이다.
제1도∼제7도는 제1실시예에서 언급된 것과 같은 것이고, 제11도는 제5도 대신에 사용한 공정 단면도이다.
제11도에 나타낸 바와 같이, 실리콘 기판 카셋트(28)에 실리콘 기판(21)을 세트하고, 전극(29)을 실리콘 기판(21)의 이면에 전기적으로 접속한 상태에서 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 실리콘 기판 카셋트(28)와 전극(29)을 구비한 습식 제거장치(30)를 사용하여 실리콘 기판 카셋트(28)에 고정된 전극(29)에 직류전압을 인가하면서 화학적 에칭하는 것에 의해, 제4도에 나타낸 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액에 60℃로 가열된 5N-KOH를 사용한 경우, 전극(29)에 수 V∼수 10V의 직류전압을 인가하는 것에 의해, 실리콘 기판(21)에 전압이 인가되고, 제4도에 나타낸 커패시터 하부전극(10)도 실리콘기판(21)과 같은 전위로 되어, 실리콘 기판(21) 및 커패시터 하부전극(10)의 표면에는 전기 화학적인 에칭을 정지하는 부동태층이 형성된다.
저저항 다결정실리콘 잔존물(11)에 전압이 인가되지 않거나, 흑은 인가되더라도 커패시터 하부전극(10)으로부터 저하되기 때문에, 부동태층이 형성되지 않고, KOH에 의한 알칼리 에칭에 의해 화학적으로 제거됨에 반하여, 부동태층이 형성된 실리콘 기판(21) 및 커패시터 하부전극(10)은 에칭되지 않는다.
이와 같이, 본 실시예에 의하면, 실리콘 기판 카셋트(28)에 고정된 전극(29)으로부터 실리콘 기판(21)의 이면에 전압을 인가하기 때문에, 실리콘 기판의 주 표면(22)에 인가되는 전압의 균일성이 향상되고, 에칭의 제어성을 향상할 수 있다.
[실시예 6]
제1도∼제7도 및 제12도는 본 발명의 제6실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
제12도중, 참조번호 17은 화학 에칭용액, 18은 직류전압 전원, 21은 실리콘 기판, 22은 실리콘 기판(21)의 주 표면, 28은 비도전성실리콘 기판 카셋트, 19는 실리콘 기판(21)의 주표면(22)으로부터 소정의 거리두고 평행하게 비도전성 실리콘 기판 카셋트(28)에 고정된 접지전극, 29은 실리콘 기판(21)의 이면에 접촉하도록 비도전성 실리콘 기판 카셋트(28)에 고정된 전극, 30은 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 비도전성 실리콘 기판 카셋트(28)와 전극(29)을 구비한 습식 제거장치이다.
제1도∼제7도는 제1실시예에서 언급된 것과 같은 것이고, 제12도는 제5도 대신에 사용한 공정 단면도이다.
제12도에 나타낸 바와 같이, 비도전성 실리콘 기판 카셋트(28)에 실리콘 기판(21)을 실리콘 기판의 주 표면(22)이 같은 방향을 향하도록 세트하고, 전극(29)을 실리콘 기판(21)의 이면에 전기적으로 접속한 상태로, 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 비도전성 실리콘 기판 카셋트(28)와 전극(29)을 구비한 습식 제거장치(30)를 사용하여, 비도전성 실리콘 기판 카셋트(28)에 고정된 전극(29)에 직류전압을 인가하면서 화학적 에칭하는 것에 의해 제4 도에 나타낸 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액에 60℃로 가열된 5N-KOH를 사용한 경우, 전극(29)에 수V∼ 수 10V의 직류전압을 인가하는 것에 의해, 실리콘 기판(21)에 전압이 인가되고, 제4도에 나타낸 커패시터 하부전극(10)도 실리콘 기판(21)과 같은 전위로 되어, 실리콘 기판(21) 및 커패시터하부전극(10)의 표면에는 전기 화학적 에칭을 정지하는 부동태층이형성된다.
저저항 다결정실리콘 잔존물(11)에는 전압이 인가되지 않거나, 혹은 인가되더라도 커패시터 하부전극(10)를 통하여 전압이 저하되기 때문에, 부등태층이 형성되지 않고, KOH에 의한 알칼리 에칭에 의해 화학적으로 제거됨에 반하여, 부동태층이 형성된 실리콘 기판(21) 및 커패시터 하부전극(10)은 에칭되지 않는다.
이와 같이, 본 실시예에 의하면, 비도전성 실리콘 기판 카셋트(28)에 고정된 접지전극(19)은 실리콘 기판(21)에 대하여 평행하게 위치하기 때문에, 에칭의 균일성이 향상되고, 또한, 비도전성 실리콘 기판 카셋트(28)에 고정된 전극(29)으로부터 실리콘 기판(21)에 전압을 인가하기 때문에, 실리콘 기판의 주 표면(22)에 인가되는 전압의 균일성이 향상되고, 에칭의 제어성과 안정성을 향상시킬 수 있다.
[실시예 7]
제1도∼제7도 및 제13도는 본 발명의 제7실시예에 의한 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
제13도중, 참조번호 17은 화학 에칭용액, 18은 직류전압 전원, 21은 실리콘 기판, (22)은 실리콘 기판(21)의 주 표면, 28은 비도전성실리콘 기판 카셋트, 19는 실리콘 기판(21)의 주 표면(22)으로부터 소정의 거리를 두고 평행하게 비도전성 실리콘 기판 카셋트(28)에 고정된 접지전극, 29은 실리콘 기판(21)의 이면에 접촉하도록 비도전성 실리콘 기판 카셋트(28)에 고정된 전극, 30은 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 비도전성 실리콘 기판 카셋트(28)와 전극(29)을 구비한 습식 제거장치이다.
제1도∼제7도는 제1실시예에서 언급된 것과 같은 것이고, 제13 도는 제5도 대신에 사용한 공정 단면도이다.
제13도에 나타낸 것과 같이, 비도전성 실리콘 기판 카셋트(28)에 실리콘 기판(21)을 세트하고, 실리콘 기판의 주 표면(22)이 서로 대향하도록 세트하여, 전극(29)이 실리콘 기판(21)의 이면에 전기적으로 접속한 상태로, 화학 에칭용액(17)과 직류전압 전원(18)과 접지전극(19)과 비도전성 실리콘 기판 카셋트(28)와 전극(29)을 구비한 습식 제거장치(30)를 사용하여 비도전성 실리콘 기판 카셋트(28)에 고정된 전극(29)에 직류전압을 인가하면서 화학 에칭하는 것에 의해, 제4도에 나타낸 저저항 다결정실리콘 잔존물(11)을 선택적으로 제거한다.
화학 에칭용액에 60℃로 가열된 5N-KOH를 사용한 경우, 전극(29)에 수V∼ 수 10V의 직류전압을 인가하는 것으로, 실리콘 기판(21)에 전압이 인가되어, 제4도에 나타낸 커패시터 하부전극(10)도 실리콘기판(21)과 같은 전위로 되고, 실리콘 기판(21) 및 커패시터 하부전극(10)의 표면에는 전기 화학적인 에칭을 정지하는 부동태층이 형성된다.
저저항 다결정실리콘 잔존물(11)에는 전압이 인가되지 않거나 혹은, 인가되더라도 커패시터 하부전극(10)부를 통하여 저하되기 때문에, 부동태층이 형성되지 않고, KOH에 의한 알칼리 에칭에 의해 화학적으로 제거됨에 반하여, 부동태층이 형성된 실리콘 기판(21) 및 커패시터 하부전극(10)은 에칭되지 않는다.
이와 같이, 본 실시예에 의하면, 비도전성 실리콘 기판 카셋트(28)에 고정된 접지전극(19)이 실리콘 기판(21)에 평행하게 위치되기 때문에, 에칭의 균일성이 향상되고, 또한 비도전성 실리콘 기판 카셋트(28)에 고정된 전극(29)으로부터 실리콘 기판(21)에 전압을 인가하기 때문에, 실리콘 기판의 주표면(22)에 인가되는 전압의 균일성이 향상되고, 에칭의 제어성과 안정성을 향상할 수 있고, 또한, 접지전극(19)의 수가 실리콘 기판(21)의 매수의 1/2로 될 수 있다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에 의하면 단지 실리콘 기판의 일부에 전원공급하는 것만으로, 실리콘 기판상에 제작된 소자표면을 보호하면서 층간 절연막상에 잔존하는 실리콘의 비도전상태의 에칭 잔존물을 선택적으로 제거하여, 반도체 장치의 회로의 단락을 방지할 수가 있기 때문에, 에칭처리의 조작성이 우수하고, 특히 복수의 실리콘 기판을 등시에 에칭처리하는 것이 용이하므로, 양산성의 향상에 공헌할 수가 있다.
또한, 복수의 실리콘 기판을 동시에 에칭처리하는 경우에는, 본 발명에 이러한 도전성 실리콘 기판 카셋트를 사용하는 것에 의해, 단지 카셋트 본체에 전원 정 전극을 접속하는 것만으로, 카셋트상에 도전상태로 배치된 모든 실리콘 기판에 그 주위로부터 정 전위를 인가할 수 있기 때문에, 대량의 실리콘 기판을 동시에 에칭하여 용이하게 처리할 수 있으므로, 반도체 소자의 양산성을 향상시킬 수 있다.
상기 실리콘 기판 카셋트에 있어서는, 접지전극을 실리콘 기판에 대향하도록 배치하는 것에 의해, 에칭면의 균일성이 향상되어, 반도체소자의 제조 가공을 향상시킬 수 있다.
또한, 본 발명에 이러한 비도전성 실리콘 기판 카셋트를 사용하여, 카셋트상에 배치한 평탄한 실리콘 기판 인가용 전극을 통하여 그 전극에 접촉하여 배치한 실리콘 기판에 그 이면으로부터 정전위를 인가하는 것에 의해, 부가적으로 접지전극을 실리콘 기판에 대향하도록 배치하는 것에 의해, 에칭면의 군일성이 향상되고, 반도체 소자의 제조 가공의 향상을 꾀할 수 있다.

Claims (15)

  1. 실리콘 기판과 상기 실리콘 기판에 전기적으로 접속되어 있는 부분의 표면을 화학 에칭용액내에서 양극산화하여 그 위에 부등태막을 형성하는 공정과, 층간 절연막상에 잔존하는 비도전성 상태의 제1에칭공정의 잔존물을 등방성 에칭하여 제거하는 공정과를 포함하는 에칭공정을 구비하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 층간 절연막상의 잔존물이 다결정실리콘인 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 에칭공정에서 실리콘 기판에 인가된 정 전위가 화학 에칭 용액에 대하여 수 V∼수 10V인 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 에칭공정에 사용된 화학 에칭용액이 KOH, NaOH, LiOH, CsOH, NH4OH, 에틸렌 디아민 피로카테콜, 하드라진 및 콜린으로 이루어져 있는 그룹에서 선택된 어느 하나의 용액인 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 에칭공정에 사용된 화학 에칭용액의 온도가 60∼70℃인 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 에칭공정에 사용된 화학 에칭용액이 5N-KOH 용액인 반도체 장치의 제조방법.
  7. 제1항에 있어서, 상기 에칭공정을 2이상의 실리콘 기판에 대하여, 동시에 행하는 반도체 장치의 제조방법.
  8. 화학 에칭용액과 접촉하는 도전성 상태의 실리콘 기판의 표면을 양극산화하여 화학석 에칭으로부터 보호하고, 층간 절연막상에 잔존하는 비도전성 상태의 실리콘 잔존물을 선택적으로 에칭하는 방법에 사용된 실리콘 기판 카셋트에 있어서, 상기 카셋트는 도전성 재료로 이루어져 있고, 복수의 실리콘기판이 상기 카셋트상에서 일정한 간격을 두고 분리될 수 있도록 대향 배치되고, 전원 정 전극이 상기 카셋트를 통하여 상기 실리콘 기판에 그 주위로부터 정 전위를 인가하도록 상기 카셋트에 접속된 실리콘 기판 카셋트.
  9. 제8항에 있어서, 하나의 평탄한 접지전극 또는 평탄한 접지전극들이 대향 배치된 실리콘 기판의 사이에, 상기 실리콘 기판과 평행하게 되도록 절연물과 함께 상기 카셋트에 설치된 실리콘 기판 카셋트.
  10. 제8항에 있어서, 평탄한 접지전극이 절연물과 함께 상기 카셋트에 일정 간격으로 평행하게 설치되고, 실리콘 기판이 상기 접지전극의 양측에 분리될 수 있는 상태로 대향 배치되는 실리콘 기판 카셋트.
  11. 화학 에칭용액과 접촉하는 도전성 상태의 실리콘 기판의 표면을 양극산화하여 화학적 에칭으로부터 보호하고, 층간 절연막상에 잔존하는 비도전성 상태의 실리콘 잔존물을 선택적으로 에칭하는 방법에 사용된 실리콘 기판 카셋트에 있어서, 상기 카셋트는 비도전성 재료로 이루어져 있고, 상기 카셋트에 일정한 간격을 두고 실리콘 기판과 접촉하여 배치될 수 있는 복수의 평탄한 실리콘 기판 인가용 전극이 대향 배치되어, 상기 전극에 접촉하여 배치된 실리콘 기판에 그 이면으로부터 정 전위가 인가되는 실리콘 기판 카셋트.
  12. 제11항에 있어서, 평탄한 접지전극이 상기 카셋트에 대향 배치된 실리콘 기판인가용전극의 전극사이에, 상기 전극과 평행하게 되도록 설치되는 실리콘 기판 카셋트.
  13. 제11항에 있어서, 평탄한 접지전극이 상기 카셋트에 일정한 간격으로 평행하게 설치되고, 상기 실리콘 기판과 접촉하여 배치될 수 있는 평탄한 실리콘 기판 인가용 전극이 상기 접지전극의 양측에 각각 대향 배치되어 있는 실리콘 기판 카셋트.
  14. 제1항에 따른 제조방법에 사용된 실리콘 기판카셋트에 있어서, 상기 카셋트는 도전성 재료로 이루어져 있고, 복수의 실리콘 기판이 상기 카셋트상에 일정한 간격을 두고 분리될 수 있도록 대향 배치되고, 전원 정 전극이 상기 카셋트를 통하여 상기 실리콘 기판에 그 주위로부터 정전위를 인가하도록 상기 카셋트에 접속된 실리콘 기판 카셋트.
  15. 제1항에 따른 제조방법에 사용된 실리콘 기판카셋트에 있어서, 상기 카셋트는 비도전성 재료로 이루어져 있고, 상기 카셋트에 일정한 간격을 두고 실리콘 기판과 접촉하여 배치될 수 있는 복수의 평탄한 실리콘 기판 인가용 전극이 대향배치 되어, 상기 전극과 접촉하여 배치된 실리콘 기판에 그 이면으로부터 정전위가 인가 되는 실리콘 기판 카셋트.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197654B1 (en) * 1998-08-21 2001-03-06 Texas Instruments Incorporated Lightly positively doped silicon wafer anodization process
JP5621381B2 (ja) 2010-07-28 2014-11-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD47530A (ko) *
US3882000A (en) * 1974-05-09 1975-05-06 Bell Telephone Labor Inc Formation of composite oxides on III-V semiconductors
US4542579A (en) * 1975-06-30 1985-09-24 International Business Machines Corporation Method for forming aluminum oxide dielectric isolation in integrated circuits
JPS52136590A (en) * 1976-05-11 1977-11-15 Matsushita Electric Ind Co Ltd Production of semiconductor device
US4026741A (en) * 1976-06-16 1977-05-31 Bell Telephone Laboratories, Incorporated Technique for preparation of stoichiometric III-V compound semiconductor surfaces
US4305760A (en) * 1978-12-22 1981-12-15 Ncr Corporation Polysilicon-to-substrate contact processing
US4227975A (en) * 1979-01-29 1980-10-14 Bell Telephone Laboratories, Incorporated Selective plasma etching of dielectric masks in the presence of native oxides of group III-V compound semiconductors
JPS5696863A (en) * 1979-12-29 1981-08-05 Sumitomo Electric Ind Ltd Manufacture of semiconductor device
JPS5710926A (en) * 1980-06-25 1982-01-20 Toshiba Corp Manufacture of semiconductor device
JPS6134947A (ja) * 1984-07-26 1986-02-19 Fujitsu Ltd 半導体装置の製造方法
JPS61137329A (ja) * 1984-12-10 1986-06-25 Yokogawa Electric Corp 半導体の微細加工方法
JPS6334947A (ja) * 1986-07-29 1988-02-15 Nec Kyushu Ltd ウエ−ハ搬送用治具
US4818334A (en) * 1988-03-15 1989-04-04 General Electric Company Method of etching a layer including polysilicon
US5188988A (en) * 1988-07-27 1993-02-23 Texas Instruments Incorporated Passivation oxide conversion wherein an anodically grown oxide is converted to the sulfide
JPH0247046U (ko) * 1988-09-28 1990-03-30
US5030590A (en) * 1989-06-09 1991-07-09 Applied Materials, Inc. Process for etching polysilicon layer in formation of integrated circuit structure
JPH04157427A (ja) * 1990-10-22 1992-05-29 Hitachi Ltd 陽極酸化装置
US5129982A (en) * 1991-03-15 1992-07-14 General Motors Corporation Selective electrochemical etching
US5549006A (en) * 1994-05-24 1996-08-27 Kulite Semiconductor Products, Inc. Temperature compensated silicon carbide pressure transducer and method for making the same
US5534460A (en) * 1995-04-27 1996-07-09 Vanguard International Semiconductor Corp. Optimized contact plug process

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