DE3117083C2 - Verfahren zur Herstellung von Halbleiterelementen - Google Patents
Verfahren zur Herstellung von HalbleiterelementenInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 38
- 238000013459 approach Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000001427 coherent effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
Im Rahmen der Erfindung werden auf einer Isolierschicht eines Halbleitersubstrats erste Verbindungsschichten (22a bis 22c) hergestellt. In der Folge werden dann wenigstens zwei zweite Verbindungsschichten (24a, 24b) hergestellt, welche über eine Isolierschicht hinweg die ersten Verbindungsschichten kreuzen. Bei der Herstellung der ersten Verbindungsschichten werden auf jeder Seite derselben zwischen den Kreuzungsbereichen Ansätze (30 bis 35, 41 bis 43) hergestellt. Die Gesamtbreite der ersten Verbindungsschichten einschließlich der Breite der Ansätze ist dabei größer als eine vorgegebene Größe. Nach der Herstellung der zweiten Verbindungsschichten (24a, 24b) werden die Ansätze der ersten Verbindungsschichten (22a bis 22c) entfernt, um auf diese Weise einen Kurzschluß zwischen den zweiten Verbindungsschichten (24a, 24b) zu verhindern.
Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleiterelementen mit
Mehrebenenverdrahtung gemäß dem Oberbegriff des Anspruchs 1.
Ein derartiges Verfahren ist durch den in der US-PS 00 699 in Zusammenhang mit den Figuren 1 sowie 2A
bis 2H geschildertem Stand der Technik bekannt.
Bei einem derartigen Verfahren treten, insbesondere wenn zur Strukturierung der Verbindungsleiter anisotrope
Ätzverfahren, beispielsweise ein reaktives lonenätzverfahren
(RIE), angewendet werden, Probleme auf. Bei derartigen anisotropen Ätzverfahren wird nämlich
der Ätzvorgang in bezug auf die Oberfläche des Halbleitersubstrats hauptsächlich in vertikaler Richtung
durchgeführt, während in seitlicher Richtung parallel zur Oberfläche des Halbleitersubstrats praktisch kein
Ätzen zustandekommt.
Das vorhandene Problem soll unter Bezugnahme auf die Fie. 1 und 2 erläutert werden, welche im Hinblick
auf die hier wesentlichen Verfahrensschritte deiv genannten Figuren entsprechen, die in der US-PS
42 00 969 den dort vorausgesetzten Stand der Technik erläutern. Unterschiede in der Verfahrensführung sind
jedoch nicht Gegenstand der vorliegenden Erfindung. Die F i g. 1 und 2 in der vorliegenden Patentschrift zeigen
ein Halbleitersubstrat 10, auf welchem eine isolierenden Oxidschicht 11 aufgebracht isL Nachdem auf
dieser Oxidschicht 11 ein polykristalliner SilLiumfilm
ίο aufgebracht ist, wird derselbe zur Verbindungsleitungen
strukturiert, so daß auf diese Weise ein Verbindungsleiter 12 innerhalb einer ersten Verdrahtungsebene erzeugt
wird. In der Folge wird dann der entsprechende Oxidfilm mit Hilfe dieses Verbindungsleiters 12 als Maske
teilweise geätzt. Als nächster Schritt wird dann zur Herstellung von Verbindungsleitern aus polykristallinen!
Silicium innerhalb einer zweiten Verdrahtungsebene eine Isolierschicht 13 zwischen den beiden Verdrahtungsebenen
aufgebracht Zu diesem Zweck wird der Verbindungsleiter 12 der ersten Verdrahtungsebene
oxidiert, wodurch eine isolierschicht 13 mit einer Dicke
von einigen 100 A gebildet wird. F i g. 2 zeigt dabei eine Schnittansicht entlang der Linie 2-2 von Fig. 1. Nach
der Herstellung der Isolierschicht 13 müssen dann die Verbindungsleiter 14 aus polykristallinem Silicium der
zweiten Verdrahtungsebene mit Hilfe einer Musterbildung eines über die gesamte Oberfläche aufgebrachten
polykristallinen Siliciumfilms erzeugt werden. Entsprechend F i g. 2 werden dabei auf beiden Seiten der Isolierschicht
13 Oberhängende Bereiche 15 gebildet, sobald der Verbindungsleiter 12 der ersten Verdrahtungsebene oxidiert wird. Das über die gesamte Oberfläche
aufgebrachte polykristalline Siliciummaterial für die Herstellung der Verbindungsleiter 14 der zweiten Verdrahtungsebene
dringt dabei selbstverständlich ebenfalls unterhalb der Uberhangbereiche 15 ein. Bei der
Musterbildung für die Verbindungsleiter 14 der zweiten Verdrahtungsebene verbleiben somit während des lonenätz-Verfahrens
Reste 14a aus pc^'kristallinem Silici-
ummaterial unterhalb der Überhangbereiche 15, wobei diese Reste 14a, so wie dies in F i g. 2 gezeigt ist, in der
Folge auch nicht entfernt werden. Diese verbleibenden Reste 14a aus polykristallinem Siliconmaterial ergeben
somit eine Gefahr, daß zwischen einzelnen Vcrbindungsleitern 14 der zweiten Verdrahtungsebene Kurzschlüsse
auftreten können. Falls für die Mustcrbildung der Verbindungsleiter 14 der zweiten Verdrahtungsebene
ein isotropischer Ätzvorgang angewandt wird, werden zwar diese Reste 14a aus polykristallinem Siliciummaterial
nicht an den betreffenden Stellen gelassen, jedoch erweist sich ein isotropischer Ätzvorgang in Verbindung
mit dem zur Herstellung sehr feiner Muster zweckmäßigen lonenätz-Verfahren als problematisch.
Es ist demzufolge Aufgabe der vorliegenden Erfindung das bekannte Verfahren zur Herstellung von Halbleiterelementen so weiter zu entwickeln, daß bei Verwendung einer anisotropischen Ätzung zur Slrukturierung von Verbindungsleitem die oben beschriebenen Kurzschlüsse vermieden werden.
Es ist demzufolge Aufgabe der vorliegenden Erfindung das bekannte Verfahren zur Herstellung von Halbleiterelementen so weiter zu entwickeln, daß bei Verwendung einer anisotropischen Ätzung zur Slrukturierung von Verbindungsleitem die oben beschriebenen Kurzschlüsse vermieden werden.
Erfindungsgemäß wird dies durch die im Kennzeichen des Anspruchs 1 aufgeführten Vcrfahrcnsschritle
erreicht.
Das vorliegende Verfahren für die Herstellung integrierter Halbleiterschaltkreise gestattet die Anwendung
anisotroper Ätzverfahren, insbesondere reaktiver lonenätzverfahren,
so daß feine Verbindungsleitcr in mehreren Verdrahtungsebenen sehr leicht hergestellt werden
können, ohne daß dabei die Gefahr bestehl, daß
zwischen den einzelnen Verbradungsleitern innerhalb einer Verdrahtungsebene Kurzschlüsse auftreten.
Weiterbildungen der Erfindung sind in den Unteransprüchen 2 und 3 angegeben.
Die Erfindung soll nunmehr an Hand verschiedener Ausführungsbeispiele näher erläutert und beschrieben
werden, wobei auf die Zeichnung Bezug genommen ist. Es zeigt
Fig.! eine schematische Darstellung zur Erläuterung
der Probleme, welche bei der Herstellung eines Halbleilerelements mit mehreren Verdrahtungsebenen auftreten,
Fig.2 eine Schnittansicht entlang der Linie 2-2 von
Fig. 1, wobei die Verbindungsleiter der zweiten Verdrahtungsebene
weggelassen sind,
F i g. 3 eine Draufsicht zur Erläuterung eines Teils des Herstellungsverfahrens gemäß der Erfindung,
Fig.4A bis 4J Schnittansichten entlang der Linie
4A-4A von F i g. 3 zur Erläuterung der Herstellungsverfahrens
gemäß der Erfindung, und
F i g. 5 und 6 Draufsichten von Abwandlungen eines gemäß F i g. 3 durchgeführten Verfahrensschritt*,
Eine bestimmte Ausführungsform des Herstellungsverfahrens von Halbleiterelementen gemäß der Erfindung
soll nunmehr unter Bezugnahme auf F i g. 3 sowie 4A—j beschrieben werden. Gemäß Fig.3 wird auf einem
Halbleitersubstrat 20 eine Oxidschicht 21 aufgebracht Auf diese Oxidschicht 21 wird innerhalb einer
ersten Verdrahtungsebene ein Satz von ersten Verbindungsleitern 22a—c aufgebracht Auf diesen Satz von
Verbindungsleitern 22a—c wird über eine Isolierschicht
hinweg ein Satz von Verbindungsleitern 24a in einer zweiten Verdrahtungsebene aufgebracht Die Verbindungsleiter
22a—c welche jeweils eine Breite von W aufweisen, bestehen dabei aus polykristallinem Silicium.
Der Verbindungsleiter 22a ist dabei auf der linken Seite mit einem Ansatz 30 mit der Breite W\ und auf der
rechten Seite mit einem Ansatz 31 mit einer Breite W2
versehen. Der Verbindungsleiter 226 hingegen besitzt auf beiden Seiten jeweils Ansätze 32 und 33 mit einer
Breite von jeweils W2. Der Verbindungsleiter 22c
schließlich besitzt auf der rechten Seite einen Ansatz 34 mit einer Breite W2 und auf der linken Seite einen Ansatz
35 mit einer Breite IVj. Die Ansätze 31 und 32 bzw. 33 und 34 gehen dabei ineinander über. Nach der Herstellung
der V^rbindungsleiter 24a und 2I4Ä dieser zweiten
Verdrahtungsebene werden Teile dieser Ansätze 30—35 weggeätzt, um auf diese Weise einen KurzschJuß
zwischen, den Verbindungsieitern 24a und b zu verhindern.
Obwohl dies in F i g. 3 nicht besonders dargestellt ist, so sei doch verstanden, daß zusätzlich Halbleiterelemente
vorgesehen sind, welche mit den verschiedenen Verbindungsleitern elektrisch verbunden sind.
Das Herstellungsverfahren von Halbleiterelementen gemäß der Erfindung soll nunmehr unter Bezugnahme
auf die Schnittansichten gemäß Fig.4A—J näher beschrieben
werden, wobei diese Schnittansichten entlang der Linie AA-AA der in Fig.3 gezeigten Anordnung
genommen sind. Zuerst wird in bekannter Weise auf einem Halbleitersubstrat 20 eine erste Isolierschicht eo
b/w. eine Gatteroxidschicht 21 aufgebracht. Dann werden die Verbindungsleiter 22a—c der ersten Verdrahtungsebene
hergestellt, welche gemäß der Erfindung mil Ansätzen 30—35 versehen werden. Diese VerbindiiRgsleiter
22a—c besiPhen dabei aus polykristallinem
Silicium. Im Rahmen eines nächsten Verfahrensschrittes wird in jenen Bereichen, in welchen Halbleiterelemente
hergestellt werden sollen, die Oxidschicht 21 selektiv weggeätzt indem beispielsweise Ammoniumfluorid
NH4F verwendet wird. Dies geschieht mit Hilfe der Verbindungsleiter
22a—c als Maske, wodurch eine Anordnung
gebildet ist, so wie sie in Fig.4B dargestellt ist
Um die Verbindungsleiter 22a— c der ersten Verdrahtungsebene
von den Verbindungsleitern 24a und b der zweiten Verdrahtungsebene gemäß Fig.4Czu trennen,
wird dann eine Isolierschicht 36 mit einer Dicke von 0,1 um erzeugt was durch thermische Oxidation der
Verbindungs'.eiter 22a—c bewirkt wird. In der Folge
wird dann eine polykristalline SUiciumschicht 37 auf der
gesamten Oberfläche aufgebracht, und zwar unter Einschluß jener Bereiche, in welchen die Verbindungsleiter _
24a und b der zweiten Verdrahtungsebene hergestellt werden sollen. Um den Widerstand der polykristallinen
SUiciumschicht 37 zu reduzieren, wird durch thermische Diffusion Phosphor eindiffundiert Die: polykristalline
SUiciumschicht 37 wird dann oxidiert, wodurch gemäß Fig.4D ein Oxidfilm 38 mit einer Dicke von etwa
1000 A gebildet wird. In der Folge werden dann jene Bereiche des Qxidiüms 38, an welchen ans V«;rbindsingsleiter
24a und b der zweiten VerdrahtungseDene hergestellt werden sollen, mit einem nicht dargestellten fotoempfindlichen
Material beschichtet worauf der Oxidfilm 38 an jenen Stellen, an welchen die Verbindungsschichten 24a und b vorhanden sind, gemäß Fig.4E
durch einen Fotoätzvorgang entfernt wird. Während des folgenden Verfahrensschrittes wird die polykristalline
SUiciumschicht 37 an jenen Stellen, ar welchen die Verbindungsleiter 24a und b nicht vorhanden sind, mit
Hilfe des Ionenätz-Verfahrens und unter Verwendung einer Maske der fotoempfindlichen Schicht gemäß
F i g. 4F weggeätzt Durch Verwendung dieser fotoempfindlichen Schicht auf den Verbindungsleitern 24a und b
als Maske sind die zweite Isolierschicht 36 entsprechend F i g. 4G beispielsweise unter Verwendung von Ammoniumfluorid
NH4F weggeätzt In der Folge wird dann das fotoempfindliche Material, welches auf den Verbindungsleitern
24a und b verbleibt entfernt So wie dies in F i g. 4G gezeigt ist verbleiben dabei Reste 37a der polykrist
-Jlinen Siliciumschicht 37, welche bei der Herstellung
der zweiten Verbindungsleiter 24a und b auftreten, wobei diese Reste 37a unterhalb der in F i g. 4F gezeigten
Überhangbereiche der Isolierschicht 36 auftreten. Diese Reste 37a der polykristallinen Siliciumschicht 37
können dabei Kurzschlüsse zwischen den Verbindungsleitern 24a und 246 bewirken. Streifen 39a—c aus belichtetem
Photolack werden demzufolge mittels eines Fotoätzverfahrens gemäß F i g. 4H in jenen Bereichen
aufgebracht, in welchen die Verbindungsleiter 22a—c mit einer Breite von Wvorhanden sind. Die Breite dieser
Streifen 39a—c aus Photolack ist dabei derart gewählt, dpi sie gleich der Breite W der Verbindungsleiter
22a— c ist Gemäß F i g. 4H ist der linke Rand des Streifens 39a so ausgelegt, daß derselbe in eine Position gelangt,
die um den Betrag W\ von dem linken Rand während des Schrittes «on Fig.4A hergestellten Verbindungsleiters
22a von F i g. 3 verschoben ist Der rechte Rand des Streifens 3jc aus Photolack ist hingegen so
positioniert, daß er in eine Position gelangt, die um den Betrag W\ vom rechten Rand des ebenfalls währenddes
Schrittes von Fig.4A hergestellten Verbindungsleiters
22c verschoben ist. Der Streifen 396 ist hingegen so ausgelegt, daß er eine Breite besitzt, die gleich der Breite
des Verbindungsleitefi 226 von Fig.3 ist. Während
des folgenden Verfahrensschrittes werden die wesentlichen Teile der aus polykristallinem Silicium bestehenden
Verbindungsleiter 22a—c der ersten Verdrahtungs-
ebene gemäß Fig.4H durch die Streifen 39a—c aus
belichtetem Photolack maskiert und die nicht benötigten Teile der Verbindungsleiter 22a—c mit Hilfe des
Ionenätz-Verfahrens unter Verwendung der in Fig. 41
gezeigten Maske in Form der Streifen 39a—c aus Photolack
entfernt Die während dieses Verfahrensschrittes gemäß F i g. 4H verbleibenden Reste 37a aus polykristallinem
Silicium werden dann während dem in F i g. 41 gezeigten Verfahrensschrittes vollständig entfernt. Die
an den Verbindungsleitern 22a—c verbindenden Ansät- to
ze 31—34 werden dann während dieses Verfahrensschrittes von Fig.41 ebenfalls vollständig entfernt. Ein
Kurzschluß zwischen den aus polykristallinem Silicium bestehenden Verbindungsleitern 24a und b kann auf diese
Weise mit Sicherheit verhindert werden. Die Streifen 39a—c aus Photolack werden dann gemäß Fig.4J in
bekannter Weise entfernt. Die Verbindungsleiter 22a'— c' erhalten dabei gemäß F i g. 4J eine in F i g. 3
dargestellte Breite von jev/eüs W. Die folgenden notwendigen
Verfahrensschritte werden entsprechend unter Einsatz bekannter Verfahren durchgeführt.
Entsprechend den bisher bekannten Verfahren besitzen die Verbindungsleiter 22a—c innerhalb der ersten
Verdrahtungsebene bei ihrer Herstellung eine Endbreite von beispielsweise W. Wenn dann die Verbindungsleiter
24a und b der zweiten Verdrahtungsebene hergestellt werden, können zwar die verbleibenden Reste 37a
aus polykristallinem Silicium entlang der Ränder der ersten Verbindungsleiter 22a—c mit Hilfe eines isotropen
Ätzverfahrens entfernt werden. Ein derartiges isotropes Ätzverfahren ist jedoch für die Herstellung von
Leitermustern hoher Genauigkeit nicht zufriedenstellend.
Anhand der obigen Beschreibung wurde eine Ausführungsform beschrieben, bei welcher Verbindungsleiter
in zwei verschiedenen Verdrahtungsebenen vorgesehen sind. Es ist jedoch einleuchtend, daß die vorliegende
Erfindung ebenfalls für Halbleiterelemente anwendbar ist, bei welchen die Anzahl von Verdrahtungsebenen
beliebig, d. h. größer oder gleich 3 sein kann. Falls die Anzahl der Verdrahtungsebenen N ist, dann können
beispielsweise die Verbindungsleiter der n-ten sowie der π + 1-ten Verdrahtungsebene durch das erfindungsgemäße
Herstellungsverfahren erzeugt werden. Dabei werden entlang der Ränder der n-ten Verdrahtungsebene
zwischen den kreuzenden Verbindungsleitern der n-ten Verdrahtungsebene und der π + 1-ten
Verdrahtungsebene Ansätze vorgesehen, welche denen von Wi und Wj von F i g. 3 entsprechen. Nach der Hersteilung
der η + 1-ten Verdrahtungsebene wird wenigstens ein Teil der Ansätze der η-ten Verdrahtungsebene
entfernt. Obwohl die obige Beschreibung zum Ätzen der Verbindungsleiter in unterschiedlichen Verdrahtungsebenen
das RIE-Verfahren erwähnt, so sind im Rahmen dervorliegenden Erfindung ebenfalls andere
anisotrope Ätzverfahren, beispielsweise das Ionenstrahl-Ätzverfahren
anwendbar.
Bei der in F i g. 5 gezeigten Ausführungsform der Erfindung
ist der Ansatz 31 auf der rechten Seite des Verbindungsleiters 22a, der Ansatz 32 auf der linken Seite
der Verbindungsleiter 22b, der Ansatz 33 auf der rechten Seite des ersten Verbindungsleiters 226 und der
Ansatz 34 auf der linken Seite des Verbindungsleiters 22c angeordnet, so wie dies auch bei der Ausführungsform
von F i g. 3 der Fall ist- Auf der linken Seite des
Verbindungsleiters 22a kann ferner ein Ansatz 41 vorgesehen sein, während auf der rechten Seite des Verbindungsleiters
22a ein Ansatz 42 vorgesehen ist. Bei dieser Konfiguration kann die Breite des Verbindungslcilcrs
22a während des Verfahrensschrittes von Fig.4a so gewählt sein, daß sie der Breite entspricht, die während
des letzten Schrittes übrigbleibt.
Gemäß F i g. 6 können entsprechende Ansätze 43 abwechselnd auf beiden Seiten der Vcrbindungsleitor
22a—c der ersten Verdrahtungsebene vorgesehen sein, wobei diese Verbindungsleiter so angeordnet sind, daß
die Ansätze 43 benachbarter Verbindungsteile!- in Längsrichtung gegeneinander versetzt sind. Eine derartige
Anordnung erhöht die Dichte der vorzusehenden Verbindungsleiter.
Claims (3)
1. Verfahren zur Herstellung von Halbleiterelementen mit Mehrebenenverdrahtung, bei weichen
auf einer auf einem Substrat angeordneten ersten Isolierschicht eine erste Verdrahtungsebene mit wenigstens
einem ersten Verbindungsleiter aufgebracht wird und bei welchen in der Folge eine zweite
Verdrahtungsebene mit wenigstens zwei Verbindungsleitern aufgebracht wird, die über eine zweite
Isolierschicht hinweg den bzw. die ersten Verbindungsleiter kreuzen, wobei die weiteren Verbindungsleiter
durch Aufbringen einer die gesamte Oberfläche der ersten und zweiten isolierschicht bedeckenden,
zusammenhängenden Leiterschicht und durch selektives Abtragen dieser Schicht hergestellt
werden, dadurch gekennzeichnet, daß wenigstens im Bereich jeder Seitenkante der Verbindungsleiter
bzw. des Verbindungsleiters (22a—cjder ersten Verdrahiungsebene zwischen den Kreuzungsbereichen
der weiteren Verbindungsleiter (24a, b) der zweiten Verdrahtungsebene bei der Herstellung
der Verbindungsleiter (22a—c) der ersten Verdrahtungsebene Ansätze (30—35, 41—43) erzeugt
werden, wodurch die Breite der Verbindungsleiter (22a—c) der ersten Verdrahtungsebene vergrößert
wird, und daß nach der Ausbildung der weiteren Verbindungsleiter (24a, b) der zweiten Verdrahtungsebene
wenigstens ein Teil dieser Ansätze (30—35,41-43) derart entfernt wird, daß eine unerwünschte
leitende Verbindung und damit ein Kurzschluß zwischen den weiteren Verbindungsleitem
(24a, b) durch stehengebliebene Reste {37a) der zur Herstellung der weiteren Verbnidungsleiter (24a, b)
aufgebrachten Leiterschicht vermieden werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (U) auf der
Hauptfläche des Halbleitersubstrats (10) aufgebracht wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Isolierschicht (11) auf einer schon bestehenden n-ten Verdrahtungsebene oberhalb
der Hauptfläche des Halbleitersubstrats (10) aufgebracht wird, wobei π
> 1 ist
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8506880A JPS5710926A (en) | 1980-06-25 | 1980-06-25 | Manufacture of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3117083A1 DE3117083A1 (de) | 1982-02-11 |
DE3117083C2 true DE3117083C2 (de) | 1985-04-25 |
Family
ID=13848305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3117083A Expired DE3117083C2 (de) | 1980-06-25 | 1981-04-29 | Verfahren zur Herstellung von Halbleiterelementen |
Country Status (3)
Country | Link |
---|---|
US (1) | US4363696A (de) |
JP (1) | JPS5710926A (de) |
DE (1) | DE3117083C2 (de) |
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- 1981-04-28 US US06/258,415 patent/US4363696A/en not_active Expired - Lifetime
- 1981-04-29 DE DE3117083A patent/DE3117083C2/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US4363696A (en) | 1982-12-14 |
JPS5710926A (en) | 1982-01-20 |
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8128 | New person/name/address of the agent |
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D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
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