JPS61105872A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61105872A JPS61105872A JP22005885A JP22005885A JPS61105872A JP S61105872 A JPS61105872 A JP S61105872A JP 22005885 A JP22005885 A JP 22005885A JP 22005885 A JP22005885 A JP 22005885A JP S61105872 A JPS61105872 A JP S61105872A
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- 229910052698 phosphorus Inorganic materials 0.000 abstract description 12
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧化構造、低抵抗の配線、加工性が容易
で素子特性が安定な半導体装置ならびにその製造方法に
関する。
で素子特性が安定な半導体装置ならびにその製造方法に
関する。
従来は、ＭＯＳ）−ランジスタのパンチスルー耐圧を向
上する手段として、例えば特開昭４９−１０５４９０号
公報に示されるような、ドレインを二重に設ける構造が
あった。これらの技術は、いわゆる単体の高耐圧ＭＯＳ
トランジスタに関するものであり、あまり微細化を要求
されていない技術である。
上する手段として、例えば特開昭４９−１０５４９０号
公報に示されるような、ドレインを二重に設ける構造が
あった。これらの技術は、いわゆる単体の高耐圧ＭＯＳ
トランジスタに関するものであり、あまり微細化を要求
されていない技術である。
いわゆる集積回路として半導体装置の微細化にともない
、拡散層深さを浅く形成することが要求されており、そ
のために拡散係数の小さい不純物が用いられる傾向にあ
る。その際、形成される接合の不純物濃度が急激に変わ
るため接合耐圧が低下する。この現象は結局素子の動作
電源範囲の低下につながるばかりか、素子の安定動作の
寿命をも低下させてしまう。
、拡散層深さを浅く形成することが要求されており、そ
のために拡散係数の小さい不純物が用いられる傾向にあ
る。その際、形成される接合の不純物濃度が急激に変わ
るため接合耐圧が低下する。この現象は結局素子の動作
電源範囲の低下につながるばかりか、素子の安定動作の
寿命をも低下させてしまう。
すなわち、半導体装置の微細化にともないドレン耐圧は
いわゆるバイポーラ動作の影響を受はドレン・基板間の
接合耐圧よりも低下し成るゲート・バイアス時にドレン
耐圧の最小を示す。この現象はｎチャネルの場合につぎ
のように説明される。
いわゆるバイポーラ動作の影響を受はドレン・基板間の
接合耐圧よりも低下し成るゲート・バイアス時にドレン
耐圧の最小を示す。この現象はｎチャネルの場合につぎ
のように説明される。
すなわちチャネルを流れるキャリア電子がドレン近傍の
高電弄領域を移動するときに弱いアバランシェ破壊を引
き起こし、そのときに発生する正孔が直列基板抵抗Ｒ５
１１ｂをもった基板に注入されてラテラルｎｐｎ動作を
誘起する。
高電弄領域を移動するときに弱いアバランシェ破壊を引
き起こし、そのときに発生する正孔が直列基板抵抗Ｒ５
１１ｂをもった基板に注入されてラテラルｎｐｎ動作を
誘起する。
本発明け、前記問題点を解決するためになされたもので
、高耐圧化構造の半導体装置およびその製造方法を提供
することを目的とする。
、高耐圧化構造の半導体装置およびその製造方法を提供
することを目的とする。
本発明では、高耐圧構造を実現するためには、このラテ
ラルｎｐｎ動作を阻止する対策を必要とする。すなわち
、 由 ドレン近傍での正孔の発生を抑制する構造、棧 ■ ある程度発生した正孔をソース近傍に菩チされない
ようにする構造 との少なくとも一方又は、双方の構造を兼ね備えた半導
体装置が望まれる。前者の正孔の発生を抑制する構造に
は、ドレン領域の電界を緩和するため拡散層不純物の緩
やかな分布が望ましく、浅い高濃度不純物層に加えてそ
の接合境界面に拡散係数の大きい不純物を低濃度に拡散
させる方法が有効である。また後者の正孔の蓄積を阻止
する構造には、直列基板抵抗を小さくすることが望まし
く、ドレン領域を設けた半導体基板を薄く設は該半導体
基板よりも抵抗小なる半導体もしくは導体をオーム接触
により接続した基板を使用する方法が有効である。とく
に微細化された半導体装置を実現するため高濃度と低濃
度との２回にわたって不純物を拡散する際、ゲート電極
を２回自己整合的に使用し、その際ゲート電極長も異な
っているような製造方法が有効である。
ラルｎｐｎ動作を阻止する対策を必要とする。すなわち
、 由 ドレン近傍での正孔の発生を抑制する構造、棧 ■ ある程度発生した正孔をソース近傍に菩チされない
ようにする構造 との少なくとも一方又は、双方の構造を兼ね備えた半導
体装置が望まれる。前者の正孔の発生を抑制する構造に
は、ドレン領域の電界を緩和するため拡散層不純物の緩
やかな分布が望ましく、浅い高濃度不純物層に加えてそ
の接合境界面に拡散係数の大きい不純物を低濃度に拡散
させる方法が有効である。また後者の正孔の蓄積を阻止
する構造には、直列基板抵抗を小さくすることが望まし
く、ドレン領域を設けた半導体基板を薄く設は該半導体
基板よりも抵抗小なる半導体もしくは導体をオーム接触
により接続した基板を使用する方法が有効である。とく
に微細化された半導体装置を実現するため高濃度と低濃
度との２回にわたって不純物を拡散する際、ゲート電極
を２回自己整合的に使用し、その際ゲート電極長も異な
っているような製造方法が有効である。
本発明では、ドレン領域を構成する不純物領域を高濃度
領域と低濃度領域で構成し、かつ低濃度領域に導入する
不純物の拡散係数を高濃度領域に導入する不純物の拡散
係数よりも大きくするものである。
領域と低濃度領域で構成し、かつ低濃度領域に導入する
不純物の拡散係数を高濃度領域に導入する不純物の拡散
係数よりも大きくするものである。
このように構成すると、低濃度領域の不純物分布はゆる
やかになり、電界が緩和されドレン近傍での正孔の発生
（いわゆるホットキャリア）を抑制できるのである。
やかになり、電界が緩和されドレン近傍での正孔の発生
（いわゆるホットキャリア）を抑制できるのである。
以下、本発明を実施例を参照して詳細に説明する。（な
お、以下の説明はｎチャネルで説明するが、ｎチャネル
でもよいことは言うまでもない。）第１図乃至第５図は
、本発明の実施例で半導体装置の断面図とその製造工程
である。第１図において１はＰ型のエピタキシャル層で
、不純物濃度ＮＡが３Ｘ］Ｑ１５ｃｍ”で、厚さが］０
μｍである。
お、以下の説明はｎチャネルで説明するが、ｎチャネル
でもよいことは言うまでもない。）第１図乃至第５図は
、本発明の実施例で半導体装置の断面図とその製造工程
である。第１図において１はＰ型のエピタキシャル層で
、不純物濃度ＮＡが３Ｘ］Ｑ１５ｃｍ”で、厚さが］０
μｍである。
２は、ｐ型の高不純物濃度基板で、ＮＡが３×１０”ｃ
ｍ”である。以下半導体装置の断面の説明を製造方法を
加えて述べる。第２図では、基板１にに１０００°Ｃ２
６０分の熱酸化で酸化膜を形成し、その上に厚さ４００
０人の高濃度にリンが含まれだ多結晶シリコンを堆積し
た後ホトレジスト加工技術によってゲート絶縁膜３およ
びゲー１へ電極４とが形成される。その後第３図に示す
ごとく９５０℃、２２分の熱酸化を行ない、そのとき形
成された酸化膜８−１および８−２を介して基板１にリ
ンを加速電圧７５ｋｅＶで２Ｘ］０１３ｃｍ’だけイオ
ン打込みしリン打込み層５−１および５−２を形成する
。第４図に示すごとく７５０℃の湿式熱酸化を９０分行
ない、つづいて１０００°Ｃの乾式熱酸化を４５分行な
い基板上に厚さ２１０人の酸化膜６−１および６−３を
形成する。このとき多結晶シリコン中に高濃度に不純物
リンが含まれているため、ゲート電極４の周辺には、厚
さ３０００人の酸化膜６−２が形成されている。しかる
後、第５図に示すごとくヒ素を加速電圧７０ｋｅＶで１
３Ｘ１０１５ｃｍ”イオン打込みする。その後１０００
℃、４０分の熱処理工程を経たとき最終的な拡散層とし
て、′リンの不純物層５−１および５−２がさらにヒ素
の不純物層７−１および７−２が形成される。このとき
の拡散層不純物の濃度分布を第６図に示す。第６図中の
曲線（Ａ）は打ち込まれたリンとヒ素とが合成された層
の濃度分布を示し、およそ拡散深さが０ 、２ Ｉｔ
ｍまでは１．５〜２ Ｘ ］ ０２０印−３の高濃度層
をなし、拡散深さが０．２〜０．５μｍの間で不純物濃
度の変化が緩やかな勾配をもち、拡散深さが０．４μｍ
のあたりでわずかにこぶ状の濃度変化がみられる。
ｍ”である。以下半導体装置の断面の説明を製造方法を
加えて述べる。第２図では、基板１にに１０００°Ｃ２
６０分の熱酸化で酸化膜を形成し、その上に厚さ４００
０人の高濃度にリンが含まれだ多結晶シリコンを堆積し
た後ホトレジスト加工技術によってゲート絶縁膜３およ
びゲー１へ電極４とが形成される。その後第３図に示す
ごとく９５０℃、２２分の熱酸化を行ない、そのとき形
成された酸化膜８−１および８−２を介して基板１にリ
ンを加速電圧７５ｋｅＶで２Ｘ］０１３ｃｍ’だけイオ
ン打込みしリン打込み層５−１および５−２を形成する
。第４図に示すごとく７５０℃の湿式熱酸化を９０分行
ない、つづいて１０００°Ｃの乾式熱酸化を４５分行な
い基板上に厚さ２１０人の酸化膜６−１および６−３を
形成する。このとき多結晶シリコン中に高濃度に不純物
リンが含まれているため、ゲート電極４の周辺には、厚
さ３０００人の酸化膜６−２が形成されている。しかる
後、第５図に示すごとくヒ素を加速電圧７０ｋｅＶで１
３Ｘ１０１５ｃｍ”イオン打込みする。その後１０００
℃、４０分の熱処理工程を経たとき最終的な拡散層とし
て、′リンの不純物層５−１および５−２がさらにヒ素
の不純物層７−１および７−２が形成される。このとき
の拡散層不純物の濃度分布を第６図に示す。第６図中の
曲線（Ａ）は打ち込まれたリンとヒ素とが合成された層
の濃度分布を示し、およそ拡散深さが０ 、２ Ｉｔ
ｍまでは１．５〜２ Ｘ ］ ０２０印−３の高濃度層
をなし、拡散深さが０．２〜０．５μｍの間で不純物濃
度の変化が緩やかな勾配をもち、拡散深さが０．４μｍ
のあたりでわずかにこぶ状の濃度変化がみられる。
また第６図中の曲線（Ｂ）はリンの打込みがなかった場
合すなわちヒ素のみを打込んだときの濃度分布を示し拡
散深さが０．２μｍから０．３５μｍの間で急峻な濃度
勾配がみられる。この曲線（Ｂ）の濃度分布は第５図中
の拡散層７−１および７−２に相当する。さらに第６図
中の曲線（Ｃ）はリンのみを打込んだときの濃度分布を
示し拡散深さが０．／Ｉｌｚｍあたりまでは８−３ Ｘ
］ Ｑ ”ｃｍ−”の低濃度分布を示し０．／１μｍ
から０ 、５１１ ｍの間で急峻に落ち込んでいる。こ
の曲線（Ｃ）の濃度分布が比較的浅く形成されているの
は、不純物リンのシリコン中での拡散係数が、その濃度
依存性によって低濃度のため小さくなっているからであ
る。
合すなわちヒ素のみを打込んだときの濃度分布を示し拡
散深さが０．２μｍから０．３５μｍの間で急峻な濃度
勾配がみられる。この曲線（Ｂ）の濃度分布は第５図中
の拡散層７−１および７−２に相当する。さらに第６図
中の曲線（Ｃ）はリンのみを打込んだときの濃度分布を
示し拡散深さが０．／Ｉｌｚｍあたりまでは８−３ Ｘ
］ Ｑ ”ｃｍ−”の低濃度分布を示し０．／１μｍ
から０ 、５１１ ｍの間で急峻に落ち込んでいる。こ
の曲線（Ｃ）の濃度分布が比較的浅く形成されているの
は、不純物リンのシリコン中での拡散係数が、その濃度
依存性によって低濃度のため小さくなっているからであ
る。
以上の説明からあきらかなごとく、第６図中で曲線（Ａ
）は曲線（Ｂ）および（Ｃ）の合成された濃度分布を提
している。
）は曲線（Ｂ）および（Ｃ）の合成された濃度分布を提
している。
以上説明してきた本発明を用いて作製した短チャネルＭ
Ｏ８型電界効果トランジスタにおいて、ドレン耐圧はほ
ぼ接合耐圧に近づき従来１５Ｖの耐圧特性しか得られな
かったトランジスタにおいて２０Ｖ以上の高耐圧化が実
現した。またラテラルｎｐｎ動作も現われず、ドレン耐
圧最小の特性はなられなくなった。このときの高耐圧化
は素子の長時間寿命特性に対して極めて大きな効果をケ
える。また同時に素子変動もなくなり素子特性も安定化
した。
Ｏ８型電界効果トランジスタにおいて、ドレン耐圧はほ
ぼ接合耐圧に近づき従来１５Ｖの耐圧特性しか得られな
かったトランジスタにおいて２０Ｖ以上の高耐圧化が実
現した。またラテラルｎｐｎ動作も現われず、ドレン耐
圧最小の特性はなられなくなった。このときの高耐圧化
は素子の長時間寿命特性に対して極めて大きな効果をケ
える。また同時に素子変動もなくなり素子特性も安定化
した。
第１図〜第５図は本発明の製造工程を示す図、第６図は
、拡散層の不純物濃度分布を示す図である。 １・・・エピタキシャル層、２・・半導体捨板。 ３・・・ゲート絶縁膜、４・・グー１〜電極。 冨Ｉ 」 第５ｒ
、拡散層の不純物濃度分布を示す図である。 １・・・エピタキシャル層、２・・半導体捨板。 ３・・・ゲート絶縁膜、４・・グー１〜電極。 冨Ｉ 」 第５ｒ
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板と、該基板上に設けられた
第１導電型の半導体基体と、該基体上に設けられたゲー
ト絶縁膜と、該ゲート絶縁膜上に設けられたゲート電極
と、該ゲート電極をはさむように設けられたソース・ド
レイン領域を有する半導体装置において、 上記半導体基体は上記半導体基板より不純物濃度が高く
設けられてなり、 上記ソース・ドレイン領域は、第１の不純物を導入され
た低濃度領域と第２の不純物を導入された高濃度領域か
らなり、かつ上記低濃度領域が上記高濃度領域を囲むよ
うに形成されてなり、かつ、上記低濃度領域を構成する
上記第１の不純物は上記高濃度領域を構成する上記第２
の不純物より、その拡散係数が大きいことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22005885A JPS61105872A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22005885A JPS61105872A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267777A Division JPS53108380A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105872A true JPS61105872A (ja) | 1986-05-23 |
Family
ID=16745275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22005885A Pending JPS61105872A (ja) | 1985-10-04 | 1985-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982002A (en) * | 1993-01-27 | 1999-11-09 | Seiko Instruments Inc. | Light valve having a semiconductor film and a fabrication process thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168776A (en) * | 1974-12-06 | 1976-06-14 | Ibm | Doreinryoikigako oyobi teifujunbutsunodobukaranaru denkaikokatoranjisuta |
-
1985
- 1985-10-04 JP JP22005885A patent/JPS61105872A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5168776A (en) * | 1974-12-06 | 1976-06-14 | Ibm | Doreinryoikigako oyobi teifujunbutsunodobukaranaru denkaikokatoranjisuta |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5982002A (en) * | 1993-01-27 | 1999-11-09 | Seiko Instruments Inc. | Light valve having a semiconductor film and a fabrication process thereof |
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