JPH0752773B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0752773B2 JPH0752773B2 JP62138770A JP13877087A JPH0752773B2 JP H0752773 B2 JPH0752773 B2 JP H0752773B2 JP 62138770 A JP62138770 A JP 62138770A JP 13877087 A JP13877087 A JP 13877087A JP H0752773 B2 JPH0752773 B2 JP H0752773B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に出力段素子が
比較的高電圧且つ大電流を制御するに好適な半導体集積
回路装置に関する。
比較的高電圧且つ大電流を制御するに好適な半導体集積
回路装置に関する。
電力用半導体集積回路装置、所謂パワーICは従来、例え
ばアイ・イー・イー・イー，アイ・イー・ディー・エ
ム，テクニカル ダイジェスト（1985年）第724頁（IEE
E IEDM Technical Digest p.p.724〜727（1985）に示さ
れるように、p-Si基板にnSi層を積層し、nSi層の表面か
らp-Si基板に達するp+分離拡散層を形成することによっ
て、互に分離された複数のnSi領域を海に浮かぶ島のよ
うに設け、そのnSiの島の中に所望の要素々子を形成し
ている。
ばアイ・イー・イー・イー，アイ・イー・ディー・エ
ム，テクニカル ダイジェスト（1985年）第724頁（IEE
E IEDM Technical Digest p.p.724〜727（1985）に示さ
れるように、p-Si基板にnSi層を積層し、nSi層の表面か
らp-Si基板に達するp+分離拡散層を形成することによっ
て、互に分離された複数のnSi領域を海に浮かぶ島のよ
うに設け、そのnSiの島の中に所望の要素々子を形成し
ている。
各要素々子間の配線及び外部接続用の電極は基板の上表
面に設けられ、基板には回路中の最低電位（通常は大地
電位）が付与される。出力段素子としては、バイポーラ
トランジスタ、MOSFETが使われている。
面に設けられ、基板には回路中の最低電位（通常は大地
電位）が付与される。出力段素子としては、バイポーラ
トランジスタ、MOSFETが使われている。
しかし、バイポーラトランジスタは出力電流は大きい反
面、電流制御型素子であるため制御入力が大きく、低圧
信号回路との間に電力増幅用のインタフェイスを必要と
する欠点がある。
面、電流制御型素子であるため制御入力が大きく、低圧
信号回路との間に電力増幅用のインタフェイスを必要と
する欠点がある。
一方のMOSFETは、ゲート制御入力が小さいため制御回路
が簡単というメリットがあるが、オン抵抗が大きいとい
う欠点がある。このオン抵抗は、耐圧の２〜2.5乗に比
例して大きくなるため、高電圧用途では著しく大きいも
のとなる。
が簡単というメリットがあるが、オン抵抗が大きいとい
う欠点がある。このオン抵抗は、耐圧の２〜2.5乗に比
例して大きくなるため、高電圧用途では著しく大きいも
のとなる。
最近、絶縁ゲート型バイポーラトランジスタ（Insulate
d Gate Bipolar Transistor:IGBTと略称）が注目されて
いる。この素子は、MOSFETにバイポーラ動作を付加する
ことによって、MOSFETのオン抵抗を低減できるという特
徴を持っている。
d Gate Bipolar Transistor:IGBTと略称）が注目されて
いる。この素子は、MOSFETにバイポーラ動作を付加する
ことによって、MOSFETのオン抵抗を低減できるという特
徴を持っている。
個別パワースイッチング素子としては、主として縦型構
造のIGBTが開発されてきた。また、ICに搭載しやすい横
型構成のIGBTについては、例えば欧州特許EP−111−803
Aに記載されている。第２図にその構造を示す。
造のIGBTが開発されてきた。また、ICに搭載しやすい横
型構成のIGBTについては、例えば欧州特許EP−111−803
Aに記載されている。第２図にその構造を示す。
図に於て、１はｐ型高抵抗率のSi基板、２はｎ型Siエピ
タキシャル成長層である。３はp+拡散層で、nSi層２を
突抜けてp-基板１に達し、これによってnSiエピタキシ
ャル層２を複数の部分2a,2b,2cに分離する。
タキシャル成長層である。３はp+拡散層で、nSi層２を
突抜けてp-基板１に達し、これによってnSiエピタキシ
ャル層２を複数の部分2a,2b,2cに分離する。
nSiエピタキシャル層の部分2aにIGBT100が形成される。
以下その構成を説明する。4,5はｐ型拡散層、６はｐ型
拡散層４内に形成されたn+拡散層で、n+層６はソースと
して、またp+層５はインジェクタ（または、エミッタ）
として動作する。７はSiO2などの絶縁膜、８はゲート電
極、9,10はそれぞれカソード，アノード電極であり、10
0はIGBT素子である。
以下その構成を説明する。4,5はｐ型拡散層、６はｐ型
拡散層４内に形成されたn+拡散層で、n+層６はソースと
して、またp+層５はインジェクタ（または、エミッタ）
として動作する。７はSiO2などの絶縁膜、８はゲート電
極、9,10はそれぞれカソード，アノード電極であり、10
0はIGBT素子である。
次に、このIGBT素子100の動作を説明する。
アノード10に正、カソード９に負の極性となるよう電圧
を印加する。このとき、ゲート８、カソード９間に印加
するゲート電圧信号が閾値以下であると、ｐ層4,n層２
の間のpn接合が逆バイアスされ、pn接合の両側に空乏層
が形成され、ここでアノード、カソード間に印加された
電圧は阻止される。これがIGBTのオフ状態である。
を印加する。このとき、ゲート８、カソード９間に印加
するゲート電圧信号が閾値以下であると、ｐ層4,n層２
の間のpn接合が逆バイアスされ、pn接合の両側に空乏層
が形成され、ここでアノード、カソード間に印加された
電圧は阻止される。これがIGBTのオフ状態である。
この状態でゲート８に印加する信号電圧を閾値以上にす
ると、ゲート８直下のｐ層４の表面部分がｎ型に反転す
るため、アノード10からp+層（インジェクタ）５、ｎ層
２、上記ｎ反転層（図示せず）、n+ソース６を経由して
カソード９に電流が流れる。
ると、ゲート８直下のｐ層４の表面部分がｎ型に反転す
るため、アノード10からp+層（インジェクタ）５、ｎ層
２、上記ｎ反転層（図示せず）、n+ソース６を経由して
カソード９に電流が流れる。
その際、p+層（インジェクタ）５からｎ層２にホールが
注入され、一方、n+層（ソース）６からは上記反転層を
通してｎ層２に電子が注入される。このため、ｎ層２は
導電率変調され、その結果、アノード10およびカソード
９間のオン抵抗は低くなる。
注入され、一方、n+層（ソース）６からは上記反転層を
通してｎ層２に電子が注入される。このため、ｎ層２は
導電率変調され、その結果、アノード10およびカソード
９間のオン抵抗は低くなる。
因みに、p+層５とn+層に変えれば、第２図の素子100はM
OSFETとなるが、その場合にはｎ層２の導電率変調は起
らず、オン抵抗の低下は生じない。このため、前述の場
合に比較してオン抵抗は高くなる。
OSFETとなるが、その場合にはｎ層２の導電率変調は起
らず、オン抵抗の低下は生じない。このため、前述の場
合に比較してオン抵抗は高くなる。
次にゲート信号電圧を閾値以下に変えると、ｎ反転層が
消失するため、素子100はターンオフ時間の後に阻止状
態に移る。ターンオフ時間中には、ｎ層２の中の過剰ホ
ールはｐ層４からカソード６に引き抜かれるが、過剰電
子は引き抜く路がないためホールとの再結合によっての
み消滅する。そのため、ターンオフ時間はMOSFETに比べ
ると著しく長い。
消失するため、素子100はターンオフ時間の後に阻止状
態に移る。ターンオフ時間中には、ｎ層２の中の過剰ホ
ールはｐ層４からカソード６に引き抜かれるが、過剰電
子は引き抜く路がないためホールとの再結合によっての
み消滅する。そのため、ターンオフ時間はMOSFETに比べ
ると著しく長い。
これを改善するため、第２図に点線で示す如く、n+層19
を設け、電極10をp+層５、n+層19にまたがって設けるこ
とが、前記欧州特許に開示されている。このようにする
と、過剰電子はn+層19を経てアノード10に引き抜かれる
ため、ターンオフ時間が短縮される。
を設け、電極10をp+層５、n+層19にまたがって設けるこ
とが、前記欧州特許に開示されている。このようにする
と、過剰電子はn+層19を経てアノード10に引き抜かれる
ため、ターンオフ時間が短縮される。
このように優れた特性をもっているから、このIGBTをパ
ワーICの出力段要素素子として使えば大出力化、回路の
簡略化、チップサイズの低減など飛躍的な効果が期待さ
れる。
ワーICの出力段要素素子として使えば大出力化、回路の
簡略化、チップサイズの低減など飛躍的な効果が期待さ
れる。
ところで、前記欧州特許EP−111−803Aには明記されて
いないが、ｎ層２の他の部分2b,2cには他の要素素子又
は要素回路が形成され、これらが相互に配線されて、全
体としてパワーICが構成されることは、当業者ならば容
易に想像できるところである。
いないが、ｎ層２の他の部分2b,2cには他の要素素子又
は要素回路が形成され、これらが相互に配線されて、全
体としてパワーICが構成されることは、当業者ならば容
易に想像できるところである。
このように構成したとき、基板１又は基板１に直結する
p+拡散層３は回路中の最低電位に接続される。通常、そ
の電位は大地電位であり、これによって基板１、p+拡散
層３とｎ層の各部分2a,2b,2c間のpn接合が逆バイアスさ
れ、各部分2a,2b,2c中に形成される素子相互間が電気的
に分離されることを期待する訳である。
p+拡散層３は回路中の最低電位に接続される。通常、そ
の電位は大地電位であり、これによって基板１、p+拡散
層３とｎ層の各部分2a,2b,2c間のpn接合が逆バイアスさ
れ、各部分2a,2b,2c中に形成される素子相互間が電気的
に分離されることを期待する訳である。
然しながら上記した従来技術ないし従来技術の組合せで
は、出力端子（第２図ではカソード９及びアノード10）
がともに基準電位より高い電位で使用される場合に問題
があることが分った。これを第３図によって説明する。
は、出力端子（第２図ではカソード９及びアノード10）
がともに基準電位より高い電位で使用される場合に問題
があることが分った。これを第３図によって説明する。
第３図に於て、200はパワースイッチ素子で、第２図で
はIGBT100に相当する。211は負荷、212は主電源、213は
スイッチ200のゲート駆動回路、214は制御回路である。
制御回路214で発生する信号に応じてゲート８の電位が
制御され、その結果、スイッチ200がオンオフし、負荷2
11に供給する電流を制御する。
はIGBT100に相当する。211は負荷、212は主電源、213は
スイッチ200のゲート駆動回路、214は制御回路である。
制御回路214で発生する信号に応じてゲート８の電位が
制御され、その結果、スイッチ200がオンオフし、負荷2
11に供給する電流を制御する。
この回路の特徴は、負荷211がスイッチ200と接地との間
に挿入されていることである。そのため、カソード９お
よびアノード10の電位はいずれも大地電位より高い。こ
のようなスイッチは、ハイサイドスイッチと呼ばれ、自
動車のヘッドランプ、その他の制御に多用されている。
に挿入されていることである。そのため、カソード９お
よびアノード10の電位はいずれも大地電位より高い。こ
のようなスイッチは、ハイサイドスイッチと呼ばれ、自
動車のヘッドランプ、その他の制御に多用されている。
そして、当然のことながらスイッチ素子200、制御回路2
14、およびゲート駆動回路213をSiチップ上に集積（I
C）化することが望まれている。このICの出力段素子200
として、第２図の構成を有するIGBT100を用いる場合を
考える。
14、およびゲート駆動回路213をSiチップ上に集積（I
C）化することが望まれている。このICの出力段素子200
として、第２図の構成を有するIGBT100を用いる場合を
考える。
このためには、容易に想像されるように、第２図に於
て、ｎ層２の部分2b,2c等に制御回路214、ゲート駆動回
路213を形成することになる。そしてこの場合も、前述
と同様に、ｐ基板１は回路の最低電位である大地電位に
する必要がある。
て、ｎ層２の部分2b,2c等に制御回路214、ゲート駆動回
路213を形成することになる。そしてこの場合も、前述
と同様に、ｐ基板１は回路の最低電位である大地電位に
する必要がある。
ところで、IGBT100（第３図では200）がオン状態のと
き、カソード９の電位はアノード10の電位とほゞ等し
く、基板１の電位より著しく高くなる。したがって、イ
ンジェクタ５からｎ層２の部分2aに注入された正孔は、
ｐ層４を経てカソード９に流れる成分よりも、基板１又
はp+拡散層３に流れる成分の方が大きくなる。
き、カソード９の電位はアノード10の電位とほゞ等し
く、基板１の電位より著しく高くなる。したがって、イ
ンジェクタ５からｎ層２の部分2aに注入された正孔は、
ｐ層４を経てカソード９に流れる成分よりも、基板１又
はp+拡散層３に流れる成分の方が大きくなる。
この後者の電流成分は、第３図の回路では、図示されて
いない通路によって、アノード10から負荷211を通らず
に大地にバイパスして流れることになり、負荷211に供
給される電流が小さくなってしまう。このような現象の
ために、従来技術では、ハイサイドスイッチのようなIG
BTを出力段とするパワーICが製造できないという問題が
あった。
いない通路によって、アノード10から負荷211を通らず
に大地にバイパスして流れることになり、負荷211に供
給される電流が小さくなってしまう。このような現象の
ために、従来技術では、ハイサイドスイッチのようなIG
BTを出力段とするパワーICが製造できないという問題が
あった。
上記の問題は、本発明により、以下のようにして解決さ
れる。即ち、基板を出力段素子（IGBT）形成領域と同導
電型半導体とし、出力段以外の要素々子は要素回路を基
板と反対導電型のウェルの中に形成し、このウェルを基
準電位（大地電位）に接続するとともに、基板はアノー
ドと同電位にする。
れる。即ち、基板を出力段素子（IGBT）形成領域と同導
電型半導体とし、出力段以外の要素々子は要素回路を基
板と反対導電型のウェルの中に形成し、このウェルを基
準電位（大地電位）に接続するとともに、基板はアノー
ドと同電位にする。
なお、前記ウェルは必要に応じて複数個設けてよい。ま
た、出力段素子の周囲に、または少なくとも出力段素子
のアノードと前記ウェル間に介在するように、基板と同
導電型の低抵抗層を設けてもよく、更に、基板を高濃度
層と低濃度層の積層体で構成し、出力段素子とウェルを
低濃度層部分に形成すると共に、上記低抵抗層を低濃度
層と連結するようにしてもよい。
た、出力段素子の周囲に、または少なくとも出力段素子
のアノードと前記ウェル間に介在するように、基板と同
導電型の低抵抗層を設けてもよく、更に、基板を高濃度
層と低濃度層の積層体で構成し、出力段素子とウェルを
低濃度層部分に形成すると共に、上記低抵抗層を低濃度
層と連結するようにしてもよい。
前述の構造を採用したことによって、各ウェル間にはpn
接合で分離され、且つ基板がアノードと同電位であるた
め、前記した従来技術のような電流バイパスの問題は生
じなくなる。出力段素子と各ウェルとの間は十分距離を
おけば寄生トランジスタ効果は実質上生じない。
接合で分離され、且つ基板がアノードと同電位であるた
め、前記した従来技術のような電流バイパスの問題は生
じなくなる。出力段素子と各ウェルとの間は十分距離を
おけば寄生トランジスタ効果は実質上生じない。
また、出力段素子の周囲を基板と同導電型の低抵抗層で
囲むか、あるいは少なくとも出力段素子のアノードとウ
ェルとの間に、基板と同導電型の低抵抗層を介在させる
かすれば、ウェルとの離間距離を小さくし、集積度を向
上することができる。
囲むか、あるいは少なくとも出力段素子のアノードとウ
ェルとの間に、基板と同導電型の低抵抗層を介在させる
かすれば、ウェルとの離間距離を小さくし、集積度を向
上することができる。
以下、図面を参照して本発明の１実施例を説明する。
第１図に於て、20はｎ型で比較的高抵抗率のSi基板であ
り、この中に出力段素子であるIGBT301と、制御回路、
ゲート駆動回路等（図では代表して302で示す）が構成
されている。
り、この中に出力段素子であるIGBT301と、制御回路、
ゲート駆動回路等（図では代表して302で示す）が構成
されている。
IGBT301を構成する要素については、第２図と可能な限
り同符号を付した。即ち、4,5はｐ型拡散層、６はn+拡
散層、７はゲート絶縁膜、8,9,10はそれぞれゲート、カ
ソード、アノード各電極である。
り同符号を付した。即ち、4,5はｐ型拡散層、６はn+拡
散層、７はゲート絶縁膜、8,9,10はそれぞれゲート、カ
ソード、アノード各電極である。
基板20は、本図では特に電位を印加していないが、自動
的にインジェクタ５と同電位、従ってアノード電位にな
る。11はSiO2膜で、基板20の１主面上に露出する各pn接
合のバッシベーション膜として作用する。
的にインジェクタ５と同電位、従ってアノード電位にな
る。11はSiO2膜で、基板20の１主面上に露出する各pn接
合のバッシベーション膜として作用する。
一方、制御回路等302は、基板20内に形成されたｐ型ウ
ェル12中に設けられる。第１図ではnMOS302a,pMOS302b
で代表した。13は高濃度のｐ層で電極14がコンタクトし
ている。この電極14を基準電位に接続する。
ェル12中に設けられる。第１図ではnMOS302a,pMOS302b
で代表した。13は高濃度のｐ層で電極14がコンタクトし
ている。この電極14を基準電位に接続する。
かゝる構成のパワーIC300を、第３図の回路に適用した
場合の動作を考える。
場合の動作を考える。
ゲート８が閾値電位以下の場合には、ｐ層４とｎ層20の
間のpn接合及びｐウェル12とｎ層20の間のpn接合がほゞ
同じ電圧で逆バイアスされる。ｐウェル12とインジェク
タ５との距離を十分とってあるので、各接合とも十分電
圧を阻止し得る。
間のpn接合及びｐウェル12とｎ層20の間のpn接合がほゞ
同じ電圧で逆バイアスされる。ｐウェル12とインジェク
タ５との距離を十分とってあるので、各接合とも十分電
圧を阻止し得る。
次に、ゲート８に閾値以上の信号電圧を加えると、前述
のようにIGBT301はオン状態となり、カソード９の電位
はｐウェル12の電位より著しく高くなる。
のようにIGBT301はオン状態となり、カソード９の電位
はｐウェル12の電位より著しく高くなる。
また、インジェクタ５からｎ層20に正孔が大量に注入さ
れるが、インジェクタ５とｐウェル12間の距離が大きい
ため、インジェクタ５、ｎ層20およびｐウェル12で構成
されるpnpトランジスタは、そのhFEが十分小さく、従っ
て負荷をバイパスする電流は実質的にゼロになる。
れるが、インジェクタ５とｐウェル12間の距離が大きい
ため、インジェクタ５、ｎ層20およびｐウェル12で構成
されるpnpトランジスタは、そのhFEが十分小さく、従っ
て負荷をバイパスする電流は実質的にゼロになる。
第４図は本発明の他の実施例を示す。図中の符号は第１
図、第２図と共通に付してあるので、以下では、特に第
１図との相違点を中心に説明する。
図、第２図と共通に付してあるので、以下では、特に第
１図との相違点を中心に説明する。
19はｎ型高不純物濃度のSi基板、２はｎ型で比較的高抵
抗率のSiエピタキシャル層、15はｎ型で高不純物濃度の
拡散層で、基板１まで突抜けており、ｎピタキシャル層
２を部分2a,2bに分離している。
抗率のSiエピタキシャル層、15はｎ型で高不純物濃度の
拡散層で、基板１まで突抜けており、ｎピタキシャル層
２を部分2a,2bに分離している。
n+層15で囲まれたｎエピタキシャル層２の部分2a中には
IGBT401が形成され、また前記部分2a以外のエピタキシ
ャル層部分2b中にはｐウエル12を設け、その中に制御回
路等402が形成されている。
IGBT401が形成され、また前記部分2a以外のエピタキシ
ャル層部分2b中にはｐウエル12を設け、その中に制御回
路等402が形成されている。
即ち、本実施例は、第１図のそれと比べ、基板を高不純
物濃度層19と低不純物濃度層２の積層体とし、低不純物
濃度層内に設けたIGBT401をn+層15で取囲んだ点が異
る。こうすることによつて、インジェクタ５からｎエピ
タキシャル層２へ注入される正孔は、n+層15で阻止され
ｐウェル12には到達しなくなる。
物濃度層19と低不純物濃度層２の積層体とし、低不純物
濃度層内に設けたIGBT401をn+層15で取囲んだ点が異
る。こうすることによつて、インジェクタ５からｎエピ
タキシャル層２へ注入される正孔は、n+層15で阻止され
ｐウェル12には到達しなくなる。
従つて、ｐウェル12とn+層15との距離は、電源電圧（第
３図212の電圧）を阻止するに必要な最小の距離とする
ことができ、チップサイズ縮小に効果がある。また、タ
ーンオフ時に、基板中の過剰電子を引抜く路が提供され
るために、ターンオフ時間の短縮も実現される。
３図212の電圧）を阻止するに必要な最小の距離とする
ことができ、チップサイズ縮小に効果がある。また、タ
ーンオフ時に、基板中の過剰電子を引抜く路が提供され
るために、ターンオフ時間の短縮も実現される。
なお、第４図の実施例において、n+層15がｎエピタキシ
ャル層２の部分2aまたはIGBT401を完全に取囲むことは
必ずしも必要ではなく、n+層15は、少なくともｐ層（イ
ンジェクタ）５とｐウェル12との間に介在して、インジ
ェクタ５からｎエピタキシャル層２へ注入された正孔が
ｐウェル12へ到達するのを事実上妨げることができるも
のであればよい。
ャル層２の部分2aまたはIGBT401を完全に取囲むことは
必ずしも必要ではなく、n+層15は、少なくともｐ層（イ
ンジェクタ）５とｐウェル12との間に介在して、インジ
ェクタ５からｎエピタキシャル層２へ注入された正孔が
ｐウェル12へ到達するのを事実上妨げることができるも
のであればよい。
また、このn+層15と同様の半導体領域を第１図の実施例
に適用することも可能であり、これによつてインジェク
タ５とｐウェル12間の距離を短縮し、集積度を向上する
ことができる。
に適用することも可能であり、これによつてインジェク
タ５とｐウェル12間の距離を短縮し、集積度を向上する
ことができる。
本発明によれば、ハイサイドスイッチ回路のパワーICの
出力段にIGBTを利用できるため高耐圧且つ低オン電圧特
性のパワーICが得られる。
出力段にIGBTを利用できるため高耐圧且つ低オン電圧特
性のパワーICが得られる。
また、インジェクタ（ｐ層）５とｐウェル12との間に高
不純物濃度n+層を介在させる構造とすれば、集積度をよ
り一層上げることができる。
不純物濃度n+層を介在させる構造とすれば、集積度をよ
り一層上げることができる。
第１図は本発明の実施例を示すパワーICの断面図、第２
図は従来の横型IGBTの断面図、第３図はハイサイドスイ
ッチ回路を示す図、第４図は本発明の他の実施例を示す
パワーICの断面図である。 ４……第１の半導体層、５……第２の半導体層、６……
第４の半導体層、７……絶縁膜、８……ゲート電極、９
……第１の電極（カソード）、10……第２の電極（アノ
ード）、12……第３の半導体層、19,20……半導体基体
図は従来の横型IGBTの断面図、第３図はハイサイドスイ
ッチ回路を示す図、第４図は本発明の他の実施例を示す
パワーICの断面図である。 ４……第１の半導体層、５……第２の半導体層、６……
第４の半導体層、７……絶縁膜、８……ゲート電極、９
……第１の電極（カソード）、10……第２の電極（アノ
ード）、12……第３の半導体層、19,20……半導体基体
Claims (5)
- 【請求項１】一方の導電型の半導体基体、半導体基体の
一方の主表面に隣接して形成された反対導電型の第1,第
2,第３の半導体層、第１の半導体層中に一方の主表面に
隣接して形成された一方の導電型の第４の半導体層、一
方の主表面上に絶縁物膜を介して形成され、かつ半導体
基体と第４の半導体層、およびこれら両層にはさまれた
第１の半導体層の部分をおおう如く配置されたゲート電
極手段、一方の主表面上に於て第1,第４の半導体層に低
抵抗接触する第１の電極手段、第２の半導体層に低抵抗
接触する第２の電極手段、第３の半導体層を基準電位
（大地電位）に接続する手段とから成り、第1,第２の電
極間には絶縁ゲート型半導体スイッチが構成され、第３
の半導体層中には、前記絶縁ゲート型半導体スイッチに
電気的に接続されてその導通を制御するための回路要素
が形成されて成り、かつ少くとも第２および第３の半導
体層の間の半導体基体には、その一方の主表面に隣接し
て半導体基体よりも低抵抗率の一方の導電型の第５の半
導体層が設けられたことを特徴とする半導体集積回路装
置。 - 【請求項２】一方の主表面に接した第１の半導体基体層
と、他方の主表面に接し、第１の半導体基体層よりも低
抵抗率の第２の半導体基体層とが積層されて成る一方の
導電型の半導体基体、第１の半導体基体層の一方の主表
面に隣接して形成された反対導電型の第1,第2,第３の半
導体層、第１の半導体層中に、一方の主表面に隣接して
形成された一方の導電型の第４の半導体層、一方の主表
面上に絶縁物膜を介して形成され、かつ第１の半導体基
体層と第４の半導体層、およびこれら両層にはさまれた
第１の半導体層の部分をおおう如く配置されたゲート電
極手段、一方の主表面上に於て第1,第４の半導体層に低
抵抗接触する第１の電極手段、第２の半導体層に低抵抗
接触する第２の電極手段、第３の半導体層を基準電位
（大地電位）に接続する手段とから成り、 第1,第２の電極間には絶縁ゲート型半導体スイッチが構
成され、第３の半導体層中には前記絶縁ゲート型半導体
スイッチに電気的に接続されて、その導通を制御するた
めの回路要素が形成されて成り、かつ少くとも第２およ
び第３の半導体層の間の第１の半導体基体層には、その
一方の主表面から第２の半導体基体層に達するように、
第１の半導体基体より低抵抗率の一方の導電型の第５の
半導体層が設けられたことを特徴とする半導体集積回路
装置。 - 【請求項３】第５の半導体層は前記絶縁ゲート型半導体
スイッチを取囲んでいることを特徴とする前記特許請求
の範囲第２項記載の半導体集積回路装置。 - 【請求項４】前記第1,第２の電極手段がいずれも基準電
位に接続されないことを特徴とする前記特許請求の範囲
第２項または第３項記載の半導体集積回路装置。 - 【請求項５】前記半導体基体の他方の主表面に第２の電
極手段と同電位を前記基体に付与する手段を含むことを
特徴とする前記特許請求の範囲第２項ないし第４項のい
ずれかに記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138770A JPH0752773B2 (ja) | 1987-06-02 | 1987-06-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62138770A JPH0752773B2 (ja) | 1987-06-02 | 1987-06-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63302573A JPS63302573A (ja) | 1988-12-09 |
| JPH0752773B2 true JPH0752773B2 (ja) | 1995-06-05 |
Family
ID=15229791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62138770A Expired - Lifetime JPH0752773B2 (ja) | 1987-06-02 | 1987-06-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752773B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58164323A (ja) * | 1982-03-25 | 1983-09-29 | Nissan Motor Co Ltd | 半導体スイツチ回路 |
| JPH0652792B2 (ja) * | 1985-02-26 | 1994-07-06 | 日産自動車株式会社 | 半導体装置 |
-
1987
- 1987-06-02 JP JP62138770A patent/JPH0752773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63302573A (ja) | 1988-12-09 |
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