JPS58164323A - 半導体スイツチ回路 - Google Patents
半導体スイツチ回路Info
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- JPS58164323A JPS58164323A JP4776982A JP4776982A JPS58164323A JP S58164323 A JPS58164323 A JP S58164323A JP 4776982 A JP4776982 A JP 4776982A JP 4776982 A JP4776982 A JP 4776982A JP S58164323 A JPS58164323 A JP S58164323A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、負荷に流れる電流をパワーＭＯＳトランジ
スタでスイッチングするようにした半導体スイッチ回路
に係わり、特に、負荷ショート時等において、前記パワ
ーＭＯ８ｔ−ランジスタを流れる電流を遮断し、これに
より当該トランジスタを保護する機能を備えた半導体ス
イッチ回路に関する。
スタでスイッチングするようにした半導体スイッチ回路
に係わり、特に、負荷ショート時等において、前記パワ
ーＭＯ８ｔ−ランジスタを流れる電流を遮断し、これに
より当該トランジスタを保護する機能を備えた半導体ス
イッチ回路に関する。
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電圧化しようとする要望からパワーＭＯＳトランジ
スタ、中でもオン抵抗が低くパワースイッチングに適す
る縦型パワーＭＯＳトランジスタをスイッチに応用する
動きがある。
を低電圧化しようとする要望からパワーＭＯＳトランジ
スタ、中でもオン抵抗が低くパワースイッチングに適す
る縦型パワーＭＯＳトランジスタをスイッチに応用する
動きがある。
第１図は、通常のパワーＭＯＳトランジスタを使用した
スイッチ回路を示す図、第２図はその動作タイムチャー
トを示す図である。
スイッチ回路を示す図、第２図はその動作タイムチャー
トを示す図である。
第１＠ｌに示す如く、この半導体スイッチ回路はソース
Ｓを接地されたパワーＭＯＳトランジスタ１のドレイン
Ｄを負荷２に接続するとともに、そのゲートＧを抵抗３
を介して制御入力端子ＩＮに接続して構成され−（いる
。
Ｓを接地されたパワーＭＯＳトランジスタ１のドレイン
Ｄを負荷２に接続するとともに、そのゲートＧを抵抗３
を介して制御入力端子ＩＮに接続して構成され−（いる
。
上記の回路構成によれば、元来パワーＭＯＳトランジス
タは電圧駆動型（−１これをオン・オン駆動するために
はゲート容量ＣＧを充電するための僅かな電流を供給寸
れば済むため、スイッチング電流が極めて少ないという
利点を有づる。
タは電圧駆動型（−１これをオン・オン駆動するために
はゲート容量ＣＧを充電するための僅かな電流を供給寸
れば済むため、スイッチング電流が極めて少ないという
利点を有づる。
また、特別なチャタリング防止機能を備えずとも、抵抗
−３とゲート容量ＣＧとによる積分回路によって充分な
チャタリング防止機能が達成され、回路構成が極めて簡
単になるという利点をも有する。
−３とゲート容量ＣＧとによる積分回路によって充分な
チャタリング防止機能が達成され、回路構成が極めて簡
単になるという利点をも有する。
しかしながら、このようなスイッチ回路にあっては、第
２図（ａ ）に示す如く負荷２が正常な状態でゲート電
位ＶＧが“Ｈｉ９ｈ”°レベル（以下単にＨ１１と記す
）になった場合には、ドレイン電位ＶＤとトレイン電流
ＩＤとの積により定まるパワー損失Ｐは、許容損失ｐ
ｗａｘよりも充分低い値に維持されるのに対し、第２図
（ｂ）に示す如く負荷２がショートした状態においてド
レイン電ＢｔＶＤが“Ｈ”になると、ドレイン電位ＶＤ
が上昇することに加え、ドレイン電流ＩＤも大幅に増加
するため、これらの積により定まるパワー損失は急増し
、遂にはパワーＭＯＳトランジスタ１を破壊してしまう
という欠点があった。
２図（ａ ）に示す如く負荷２が正常な状態でゲート電
位ＶＧが“Ｈｉ９ｈ”°レベル（以下単にＨ１１と記す
）になった場合には、ドレイン電位ＶＤとトレイン電流
ＩＤとの積により定まるパワー損失Ｐは、許容損失ｐ
ｗａｘよりも充分低い値に維持されるのに対し、第２図
（ｂ）に示す如く負荷２がショートした状態においてド
レイン電ＢｔＶＤが“Ｈ”になると、ドレイン電位ＶＤ
が上昇することに加え、ドレイン電流ＩＤも大幅に増加
するため、これらの積により定まるパワー損失は急増し
、遂にはパワーＭＯＳトランジスタ１を破壊してしまう
という欠点があった。
このため、その対策として従来第３図に示す如く、パワ
ーＭＯＳトランジスタ１のソースＳ側に直列接続された
微少抵抗４によりドレイン電流ＩＤの変化を電圧に変換
し、て検出し、この検出電圧をコンパレータ５において
所定の基準電圧Ｖｒｅｆと比較し、その比較出力によっ
てゲートＧと入力端子ＩＮとの間に介挿されたドライブ
回路６を駆動させ、負荷ショート時はゲートＧの電位を
強制的に“ｌｏｗ”レベル（以下単に“し”と記す）に
引き下げて、パワ、−ＭＯＳトランジスタ１を保護する
試みもなされている。
ーＭＯＳトランジスタ１のソースＳ側に直列接続された
微少抵抗４によりドレイン電流ＩＤの変化を電圧に変換
し、て検出し、この検出電圧をコンパレータ５において
所定の基準電圧Ｖｒｅｆと比較し、その比較出力によっ
てゲートＧと入力端子ＩＮとの間に介挿されたドライブ
回路６を駆動させ、負荷ショート時はゲートＧの電位を
強制的に“ｌｏｗ”レベル（以下単に“し”と記す）に
引き下げて、パワ、−ＭＯＳトランジスタ１を保護する
試みもなされている。
ところが、このような回路構成によると、微少抵抗４に
よって常時無駄な電力が消費されるためスイッチング回
路全体の低損失化の妨げとなり、また半導体基板上に集
積化するに際し一般に微少抵抗は占有面積が大きいため
高集積化の妨げとなるという問題があった。
よって常時無駄な電力が消費されるためスイッチング回
路全体の低損失化の妨げとなり、また半導体基板上に集
積化するに際し一般に微少抵抗は占有面積が大きいため
高集積化の妨げとなるという問題があった。
更に、パワーＭＯＳトランジスタ１としてＡン抵抗の小
さい縦型パワーＭＯ８ｔ−ランジスタを使用し、かつ回
路全体を同一半導体基板ｌに集積形成しようとすると、
縦型パ１ノーＭ’０８ｌ−ランジス゛りの場合、基板自
体がドレインとして動作するため、基板電位が安定せず
、このため基板内“に他の回路構成部分（例えば、」レ
バレータ５．ド５４１回路６等）を集積形成するために
は１絶縁層を設けねばならないという問題があり、この
−問題を避けるためにはコスト的に不利な外付は部品に
よって対処せねばならないという問題点があった。
さい縦型パワーＭＯ８ｔ−ランジスタを使用し、かつ回
路全体を同一半導体基板ｌに集積形成しようとすると、
縦型パ１ノーＭ’０８ｌ−ランジス゛りの場合、基板自
体がドレインとして動作するため、基板電位が安定せず
、このため基板内“に他の回路構成部分（例えば、」レ
バレータ５．ド５４１回路６等）を集積形成するために
は１絶縁層を設けねばならないという問題があり、この
−問題を避けるためにはコスト的に不利な外付は部品に
よって対処せねばならないという問題点があった。
この発明は、このような従来の問題点に着目してなされ
たもので、その目的とするところはスイッチ駆動電流お
よびパワー損失が小さく、かつ集積可能な保護回路を備
えた半導体スイッチ回路を提供することにある。
たもので、その目的とするところはスイッチ駆動電流お
よびパワー損失が小さく、かつ集積可能な保護回路を備
えた半導体スイッチ回路を提供することにある。
この発明は上記の目的を達成するために、前記負荷をス
イッチングするパワーＭＯＳトランジスタのドレインの
電位によって、負荷のショートを判断して該トランジス
タを保護する回路を、ＭＯＳトランジスタと、ＭＯ８抵
抗と、ＭＯＳキャパシタと、酸化珪素上に形成される抵
抗とにより構成したことを特徴とするものである。
イッチングするパワーＭＯＳトランジスタのドレインの
電位によって、負荷のショートを判断して該トランジス
タを保護する回路を、ＭＯＳトランジスタと、ＭＯ８抵
抗と、ＭＯＳキャパシタと、酸化珪素上に形成される抵
抗とにより構成したことを特徴とするものである。
以下第４図から第９図に示される実施例に基づき本発明
を具体的に説明する。
を具体的に説明する。
第４図は、この発明に係わる半導体スイッチ回路の一実
施例を示す回路図である。
施例を示す回路図である。
同図において、７はｎチャンネルのパワーＭＯＳトラン
ジスタであり、このトランジスタ７のソースＳ１は接地
され、かつドレインＤ１は負荷８を介して電源ＶＤＤに
接続されており、また、−ゲートＧ１は抵抗９を介して
制御入力端子ＩＮに接続されている。
ジスタであり、このトランジスタ７のソースＳ１は接地
され、かつドレインＤ１は負荷８を介して電源ＶＤＤに
接続されており、また、−ゲートＧ１は抵抗９を介して
制御入力端子ＩＮに接続されている。
このため、ｔｓｍ入力端子ＩＮの電位ＶＩＮが、“し”
から“Ｈ”あるいは“Ｈ″から“Ｌ Ｈに瞬時変化する
と、ゲートＧ１の電位は抵抗９とゲート容量ＣＧとによ
り定まる時定数カーブを描きつつ上昇または下降し、こ
れによりトランジスタ７はオンまたはオフして負荷８に
流れる電流ＩＤをスイッチングするように構成されてい
る。
から“Ｈ”あるいは“Ｈ″から“Ｌ Ｈに瞬時変化する
と、ゲートＧ１の電位は抵抗９とゲート容量ＣＧとによ
り定まる時定数カーブを描きつつ上昇または下降し、こ
れによりトランジスタ７はオンまたはオフして負荷８に
流れる電流ＩＤをスイッチングするように構成されてい
る。
１０はｎチ１１ンネル形の保護用ＭＯ８ｔ−ランジスタ
であり、このトランジスタ１０のソースＳ２は接地され
、かつドレインＤ２は前記トランジスタ７のゲートＧ１
へと接続されている。
であり、このトランジスタ１０のソースＳ２は接地され
、かつドレインＤ２は前記トランジスタ７のゲートＧ１
へと接続されている。
従って、該トランジスタ１０のゲート電位Ｖ Ｇ２がそ
のスレッショルド電圧ＶＴ２に達すると、トランジスタ
１０はオンし、これによりトランジスタ７のゲートＧ１
の電位をアース電位に引き下げるように構成されている
。
のスレッショルド電圧ＶＴ２に達すると、トランジスタ
１０はオンし、これによりトランジスタ７のゲートＧ１
の電位をアース電位に引き下げるように構成されている
。
制御入力端子ＩＮとアースとの間には、ＭＯ８抵抗１１
とコンデンサ１２とを直列接続してなる積分型ディレィ
回路１３が設けられており、またＭＯ８抵抗１１を構成
するｎチャンネルＭＯＳトランジスタのソースＳ３とド
レインＤ３との間には、ソースＳ３からドレインＤ３に
向けて順方向となるように放電用ダイオード１４が寄生
ダイオードとして存在する。
とコンデンサ１２とを直列接続してなる積分型ディレィ
回路１３が設けられており、またＭＯ８抵抗１１を構成
するｎチャンネルＭＯＳトランジスタのソースＳ３とド
レインＤ３との間には、ソースＳ３からドレインＤ３に
向けて順方向となるように放電用ダイオード１４が寄生
ダイオードとして存在する。
また、特にこの例では、ＭＯ８抵抗１１として、ゲート
Ｇ３とドレインＤ３とを短絡してなるｎチャンネル形Ｍ
ＯＳトランジスタが使用されているため、ＭＯ８抵抗１
１は定電流源としても機能することとなる。
Ｇ３とドレインＤ３とを短絡してなるｎチャンネル形Ｍ
ＯＳトランジスタが使用されているため、ＭＯ８抵抗１
１は定電流源としても機能することとなる。
従って、制御入力端子ＩＮの電位ＶＩＮが“Ｌ”から“
ＨＩＩに瞬時立ち上がると、コンデンサ１２はＭＯ８抵
抗１１の定電流特性によって正確に一定の電流で充電さ
れ、これによりディレィ回路１３の出力端子であるソー
スＳ３の電位ＶＳ３は一定の緩い傾斜角喰をもって直線
的に上昇することとなる。
ＨＩＩに瞬時立ち上がると、コンデンサ１２はＭＯ８抵
抗１１の定電流特性によって正確に一定の電流で充電さ
れ、これによりディレィ回路１３の出力端子であるソー
スＳ３の電位ＶＳ３は一定の緩い傾斜角喰をもって直線
的に上昇することとなる。
これに対して、制御入力端子ＩＮの電位ＶＩＮが、“Ｈ
ＩＩから“Ｌ”に瞬時立ち下がると、コンデンサ１２に
充電された電荷は放電用ダイオード１４を介して急速に
放電され、このためディレィ回路１３の出力は瞬時に立
ち下がることとなる。
ＩＩから“Ｌ”に瞬時立ち下がると、コンデンサ１２に
充電された電荷は放電用ダイオード１４を介して急速に
放電され、このためディレィ回路１３の出力は瞬時に立
ち下がることとなる。
一方、ディレィ回路１３の出力端子である前記ＭＯ８抵
抗１１のソースＳ３と、前記トランジスタ７のドレイン
Ｄ１“との間には、ソースＳ３からドレインＤ１に向け
て順方向となるよう、にショート検出用ダイオード１５
が接続されており、同時にこのディレィ回路１３の出力
電位ｖｄｅｌａｙは、前記トランジスタ１０のゲート０
２に供給されている。
抗１１のソースＳ３と、前記トランジスタ７のドレイン
Ｄ１“との間には、ソースＳ３からドレインＤ１に向け
て順方向となるよう、にショート検出用ダイオード１５
が接続されており、同時にこのディレィ回路１３の出力
電位ｖｄｅｌａｙは、前記トランジスタ１０のゲート０
２に供給されている。
従って、トランジスタ１０のゲートＧ２に印加されるデ
ィレィ回路１３の出力電位Ｖ’ｄｇｌａｙの蛤は、トラ
ンジスタ７のドレイン電位ｖ１）１をＭｌとして、ダイ
オード１５によってクランプされるように構成されてい
る。
ィレィ回路１３の出力電位Ｖ’ｄｇｌａｙの蛤は、トラ
ンジスタ７のドレイン電位ｖ１）１をＭｌとして、ダイ
オード１５によってクランプされるように構成されてい
る。
次に、以上説明した半導体スイッチ回路の動作を、第５
図のタイムチャートを参照しつつ負荷正常−，ショート
時に分けて説明する。
図のタイムチャートを参照しつつ負荷正常−，ショート
時に分けて説明する。
負荷正常時の動作タイムチャートを第５図（ａ ）に示
す。同図に示す如く、トランジスタ７をオンすべく、入
力電位ＶＩＮが゛［″からＨ′°に立ち′上がると、ト
ランジスタ７−のゲート電位ＶＧＩは抵抗９とトランジ
スタ７のゲート容１１０Ｇとで定まる時定数（＝ＣＧ・
’Ｒ）をもって緩かに上昇し始める。
す。同図に示す如く、トランジスタ７をオンすべく、入
力電位ＶＩＮが゛［″からＨ′°に立ち′上がると、ト
ランジスタ７−のゲート電位ＶＧＩは抵抗９とトランジ
スタ７のゲート容１１０Ｇとで定まる時定数（＝ＣＧ・
’Ｒ）をもって緩かに上昇し始める。
次いで、入ノ〕電位ＶＩＮの立ち上がりから１１時間が
経過して、トランジスタ７のゲート電位ＶＧ１がそのス
レッショルド電圧ＶＴ１を越えると、トランジスタ７は
オン状態に移行し、負荷８に番よドレイン電流１０が流
れ始め、同時に負荷８による電圧降下によってトランジ
スタ７のドレイン電位ｖｏｉは低下し始める。
経過して、トランジスタ７のゲート電位ＶＧ１がそのス
レッショルド電圧ＶＴ１を越えると、トランジスタ７は
オン状態に移行し、負荷８に番よドレイン電流１０が流
れ始め、同時に負荷８による電圧降下によってトランジ
スタ７のドレイン電位ｖｏｉは低下し始める。
一方、ＭＯ８抵抗１１とコンデンサ１２とで構成される
ディレィ回路１３の出力電位Ｖ ｄｅｌａＶは、入力電
位ＶＩＮの立ち上がりに応答してトランジスタ７のゲー
ト電位ＶＧ１よりも更に緩かに立ち上がる。
ディレィ回路１３の出力電位Ｖ ｄｅｌａＶは、入力電
位ＶＩＮの立ち上がりに応答してトランジスタ７のゲー
ト電位ＶＧ１よりも更に緩かに立ち上がる。
このため、ディレィ回路１３の出力電位ｖｄｅｌａｙが
トランジスタ１０のスレッショルド電圧ＶＴ２に到達す
る以前に、すなわち、入力電位ＶＩＮの立ち上がりから
１２時間が経過した時点において、トランジスタ７のド
レイン電位ＶＤ１はトランジスタ１０の′スレッショル
ド電圧ＶＴ２以下に低下してしまい、この結果ディレィ
回路１３の出ｈ Ｉｌｌ 位Ｖ ｄｅｌａｙはＶＤｌ
＋ＶＦ （ＶＦはダイオード１５の順方向電圧降下とす
る）にクランプされることとなる。
トランジスタ１０のスレッショルド電圧ＶＴ２に到達す
る以前に、すなわち、入力電位ＶＩＮの立ち上がりから
１２時間が経過した時点において、トランジスタ７のド
レイン電位ＶＤ１はトランジスタ１０の′スレッショル
ド電圧ＶＴ２以下に低下してしまい、この結果ディレィ
回路１３の出ｈ Ｉｌｌ 位Ｖ ｄｅｌａｙはＶＤｌ
＋ＶＦ （ＶＦはダイオード１５の順方向電圧降下とす
る）にクランプされることとなる。
ここで、ダイオード１５の順方向電圧降下ｖ１−を０．
６Ｖとし、トランジスタ７が完全にオンしたときのドレ
イン電位ＶＤＩを０．４ｖとすれば、１〜ランジスタ１
０のスレッショルド電圧ＶＴ２の値は ＶＴ２≧０．６４０．４＝ＩＶ となるように設定しておけば良い。
６Ｖとし、トランジスタ７が完全にオンしたときのドレ
イン電位ＶＤＩを０．４ｖとすれば、１〜ランジスタ１
０のスレッショルド電圧ＶＴ２の値は ＶＴ２≧０．６４０．４＝ＩＶ となるように設定しておけば良い。
トランジスタ１０のスレッショルド電圧ＶＴ２の値を上
述のように設定しておけば、負荷８が正常である限り、
ディレィ回路１３の出力電位Ｖｄｅｌａｙは常にトラン
ジスタ１０のスレッショルド電圧ＶＴ２以下に制限され
るため、トランジスタ７のゲート電位ｖＧ１は“Ｈ″の
状態に維持され、これによりドレイン電流ＩＤが流れ続
番ノることとなる。
述のように設定しておけば、負荷８が正常である限り、
ディレィ回路１３の出力電位Ｖｄｅｌａｙは常にトラン
ジスタ１０のスレッショルド電圧ＶＴ２以下に制限され
るため、トランジスタ７のゲート電位ｖＧ１は“Ｈ″の
状態に維持され、これによりドレイン電流ＩＤが流れ続
番ノることとなる。
次に、トランジスタ７をオフすべく、入力電位ＶＩＮを
’ Ｈ”から“Ｌ”に瞬時立ち下げると、トランジスタ
７のゲートＩＦＩＩＣＧに充電された電荷は抵抗９を介
して放電され、ＶＧｌ＜ＶＴＩとなりた時点において、
トランジスタ７は完全にオフし、ドレイン電流ＩＤも流
れなくなる。
’ Ｈ”から“Ｌ”に瞬時立ち下げると、トランジスタ
７のゲートＩＦＩＩＣＧに充電された電荷は抵抗９を介
して放電され、ＶＧｌ＜ＶＴＩとなりた時点において、
トランジスタ７は完全にオフし、ドレイン電流ＩＤも流
れなくなる。
また、コンデンサ１２に充電された電荷もダイオード１
４を介して急速に放電され、これによりディレィ回路１
３の出力電位Ｖ ｄｅｌａｙはダイオード１５の順方向
電圧降下ＶＦ（約０．６Ｖ）まで低下する。
４を介して急速に放電され、これによりディレィ回路１
３の出力電位Ｖ ｄｅｌａｙはダイオード１５の順方向
電圧降下ＶＦ（約０．６Ｖ）まで低下する。
勿論、入力電位Ｖ Ｉ Ｎ−０Ｖの状態がそのまま続け
ば、やがてはディレィ回路１３の出力電位Ｖｄｅｌａｙ
もＯｖまで低下し、リセット状態となる。
ば、やがてはディレィ回路１３の出力電位Ｖｄｅｌａｙ
もＯｖまで低下し、リセット状態となる。
また、ディレィ回路１３の出力電位ｖｄｅ＋ａｙがＯｖ
まで低下しないうちに、入力端子ＩＮに次の“Ｈ”が到
来した場合、ディレィタイムが若干短くなるが、これに
ついてはディレィ回路１３の時定数を充分大きく設定し
ておけば問題はない。
まで低下しないうちに、入力端子ＩＮに次の“Ｈ”が到
来した場合、ディレィタイムが若干短くなるが、これに
ついてはディレィ回路１３の時定数を充分大きく設定し
ておけば問題はない。
以上の説明より明らかなように、負荷８が正常な場合、
トランジスタ７は入力電位ＶＩＮの“Ｈ”、“し”に応
じて正常にスイッチングされることとなる。
トランジスタ７は入力電位ＶＩＮの“Ｈ”、“し”に応
じて正常にスイッチングされることとなる。
なお、負荷８が断線した場合については、第５図（ａ
）において、ドレイン電流ＩＤが流れないだけのことで
ある。この場合は、ドレイン電位Ｖｏｉ＝ｏｖとなるた
め、ディレィ回路１３の出力１位Ｖｄｅｌａｙ Ｌｔ
Ｖ Ｆ （約０．６Ｖ）にクランプされ、トランジスタ
１０は負荷８が正常な場合と同様にオフ状態に維持され
ることとなる。
）において、ドレイン電流ＩＤが流れないだけのことで
ある。この場合は、ドレイン電位Ｖｏｉ＝ｏｖとなるた
め、ディレィ回路１３の出力１位Ｖｄｅｌａｙ Ｌｔ
Ｖ Ｆ （約０．６Ｖ）にクランプされ、トランジスタ
１０は負荷８が正常な場合と同様にオフ状態に維持され
ることとなる。
次に、餉仙シ」−ト時におｋｌる動作タイムブト一トを
第５図（ｂ）に示す。同図において、トランジスタ７を
オンさせるべく、入力電位ＶＩＮをＬ″′から“Ｈ′°
に立ち上げると、前述の負荷正常時と同様にしてトラン
ジスタ７のゲート電位ＶＧ１は所定の時定数カーブを描
いて上昇し始め、１１時間が経過してＶＧｌ−ＶＴｌと
なった時点において、トランジスタ７はオン状態に移行
し、ドレイン電流ＩＤが流れ始める。
第５図（ｂ）に示す。同図において、トランジスタ７を
オンさせるべく、入力電位ＶＩＮをＬ″′から“Ｈ′°
に立ち上げると、前述の負荷正常時と同様にしてトラン
ジスタ７のゲート電位ＶＧ１は所定の時定数カーブを描
いて上昇し始め、１１時間が経過してＶＧｌ−ＶＴｌと
なった時点において、トランジスタ７はオン状態に移行
し、ドレイン電流ＩＤが流れ始める。
また、負荷８はショートしているため、トランジスタ７
のドレインＤ１には電源電ｆＦＶＤＤがそのまま印加さ
れ、このためドレイン電位ｖＤ１はＶＤＤに維持される
こととなる。
のドレインＤ１には電源電ｆＦＶＤＤがそのまま印加さ
れ、このためドレイン電位ｖＤ１はＶＤＤに維持される
こととなる。
一方、ディレィ回路１３の出力電位Ｖ ｄｅｌａｙも、
入力電位ＶＩＮの立ち上がりに応答して徐々に上昇を開
始するが、トランジスタ７がオンしてもドレイン電位ｖ
Ｄ１は電源電位ＶＤＤ＆：ｌＮ［持されているため、前
述した負荷が正常な場合はとは異なり、ディレィ回路１
３の出力電位ｖｄｅｔａｙの上昇は更に続き、やがて１
３時間経過後トランジスタ１０のスレッシシルト電圧Ｖ
Ｔ２を越えることとなる。
入力電位ＶＩＮの立ち上がりに応答して徐々に上昇を開
始するが、トランジスタ７がオンしてもドレイン電位ｖ
Ｄ１は電源電位ＶＤＤ＆：ｌＮ［持されているため、前
述した負荷が正常な場合はとは異なり、ディレィ回路１
３の出力電位ｖｄｅｔａｙの上昇は更に続き、やがて１
３時間経過後トランジスタ１０のスレッシシルト電圧Ｖ
Ｔ２を越えることとなる。
すると、トランジスタ１０がオンしトランジスタ７のゲ
ート電位ＶＧ１は下がり始め、これによりドレイン電流
１０も徐々に減少し始める。そして、ｔ４峙閤が経通し
てＶＧＩ＜ＶＴ２となるとトレイン電流ＩＤは完全に流
れなくなる。
ート電位ＶＧ１は下がり始め、これによりドレイン電流
１０も徐々に減少し始める。そして、ｔ４峙閤が経通し
てＶＧＩ＜ＶＴ２となるとトレイン電流ＩＤは完全に流
れなくなる。
従うて、ドレイン電流ＩＤは入力電位ＶＩＮが“し”か
ら“Ｈ”に立ち上がった時点より（ｔ４−１１）の極め
て短時間しか流れないため、従来のスイッチング回路の
ようにパワー損失によってスイッチング素子が破壊され
ることを未然に防止することができる。
ら“Ｈ”に立ち上がった時点より（ｔ４−１１）の極め
て短時間しか流れないため、従来のスイッチング回路の
ようにパワー損失によってスイッチング素子が破壊され
ることを未然に防止することができる。
ここで、前記時間ｔ １． ｔ ２． ｔ ４の値はＭ
０Ｓ抵抗１１のゲート幅／ゲート長、コンデンサ１２の
容量、抵抗９の抵抗値を変えることによって適宜に設定
が可能ｅある。 ・ 次に、入力電ＩＭ Ｖ Ｉ Ｎが” １」” カら’ｔ
’ｌ☆も）がった場合には、前述のｉ荷正常ｉと同様に
し【」ンデン＋Ｊ１２の電向はダイオード１４を介して
急速にｂ交電され、ディしノイ回路１３はりし・７１へ
状態になる。
０Ｓ抵抗１１のゲート幅／ゲート長、コンデンサ１２の
容量、抵抗９の抵抗値を変えることによって適宜に設定
が可能ｅある。 ・ 次に、入力電ＩＭ Ｖ Ｉ Ｎが” １」” カら’ｔ
’ｌ☆も）がった場合には、前述のｉ荷正常ｉと同様に
し【」ンデン＋Ｊ１２の電向はダイオード１４を介して
急速にｂ交電され、ディしノイ回路１３はりし・７１へ
状態になる。
なお、負荷８が正常でかつトランジスタ７がオンしてい
る状態において、突然負荷８がシＥ−ｔ・したような場
合には、第５図（ａ ）においてディレィ回路１３の出
力電位ｙｄｅ＋ａｙがそれまでのクランプレベルより直
ちに１打を開始し、微少時間軽過後第５図（ｂ ）に示
す如く、トランジスタ１０のスレッショルド電圧ＶＴ２
を越えることとなり、以後第５図（ｂ）に示す如くトラ
ンジスタ７のゲート電位ＶＧ１は低下し、ドレイン電流
ＩＤは遮断されることとなる。
る状態において、突然負荷８がシＥ−ｔ・したような場
合には、第５図（ａ ）においてディレィ回路１３の出
力電位ｙｄｅ＋ａｙがそれまでのクランプレベルより直
ちに１打を開始し、微少時間軽過後第５図（ｂ ）に示
す如く、トランジスタ１０のスレッショルド電圧ＶＴ２
を越えることとなり、以後第５図（ｂ）に示す如くトラ
ンジスタ７のゲート電位ＶＧ１は低下し、ドレイン電流
ＩＤは遮断されることとなる。
かくして、この実施例における保護回路においては、負
荷８がショートしたことを、トランジスタ７のドレイン
電位ｖＤ１の値に基づいて検出しているため、トランジ
スタ７のソース側に微少抵抗を介挿して負荷電流の変化
に基づいて負荷８のショートを検出するようにした従来
例のように、トランジスタ７がオンしている間に微少抵
抗によって無駄な電力が消費されることもない。
荷８がショートしたことを、トランジスタ７のドレイン
電位ｖＤ１の値に基づいて検出しているため、トランジ
スタ７のソース側に微少抵抗を介挿して負荷電流の変化
に基づいて負荷８のショートを検出するようにした従来
例のように、トランジスタ７がオンしている間に微少抵
抗によって無駄な電力が消費されることもない。
また、この実施例によれば、ディレィ回路１３の構成と
してＭＯ８抵抗１１を用いており、該ＭＯ８抵抗１１と
並列に放電用ダイオード１４が寄生されているため、入
力電位が“Ｈ”から“し”に立ち下がった場合に、ディ
レィ回路１３の出力電位ｙｄｅ＋ａｙは直ちに“Ｌ”に
なり、制御入力端子ＩＮに微少開隔で繰り返し“Ｈ″を
供給したような場合にも、遅延時間にバラつきが生じる
ことが少なく、また、ＭＯ８抵抗１１としてドレインＧ
３・ゲートＧ３１１を短絡してなる定電流源を特に採用
しているため、ディレィ回路１３の出力電位Ｖ ａｅ＋
ａｙが時間の関数として１次的に増加し、単なるリニア
抵抗を使用した場合゛に比べ、遅延時間の設定がその製
作上容易となり、＾精度な遅延回路を構成することがで
きる。
してＭＯ８抵抗１１を用いており、該ＭＯ８抵抗１１と
並列に放電用ダイオード１４が寄生されているため、入
力電位が“Ｈ”から“し”に立ち下がった場合に、ディ
レィ回路１３の出力電位ｙｄｅ＋ａｙは直ちに“Ｌ”に
なり、制御入力端子ＩＮに微少開隔で繰り返し“Ｈ″を
供給したような場合にも、遅延時間にバラつきが生じる
ことが少なく、また、ＭＯ８抵抗１１としてドレインＧ
３・ゲートＧ３１１を短絡してなる定電流源を特に採用
しているため、ディレィ回路１３の出力電位Ｖ ａｅ＋
ａｙが時間の関数として１次的に増加し、単なるリニア
抵抗を使用した場合゛に比べ、遅延時間の設定がその製
作上容易となり、＾精度な遅延回路を構成することがで
きる。
また、前述したようにこの実施例回路の場合、パワース
イッチング素子としてＮチャンネル型ソース接地のパワ
ーへ４Ｏ８−ＦＥＴを採用するとともに、保護用スイッ
チング素子としてｎｆｔ−ンネルＭＯ８ｉ−ランジスタ
、ディレィ回路としてＭ Ｏ８抵抗と」ンデンサとの直
列回路を採用しているため、パワーＭＯＳトランジスタ
として極めてオン抵抗の小さい縦型パワーＭＯＳトラン
ジスタを使用した場合にも、何等特別なアイソレーショ
ンを施さずどもこれを同一半導体基板内に容易に集積化
することができるとともに、パワートランジスタのゲー
トに接続される・抵抗については比較的抵抗値の大きな
もので済むため、その占有面積も小さくて済み、高密度
集積化が可能となる。
イッチング素子としてＮチャンネル型ソース接地のパワ
ーへ４Ｏ８−ＦＥＴを採用するとともに、保護用スイッ
チング素子としてｎｆｔ−ンネルＭＯ８ｉ−ランジスタ
、ディレィ回路としてＭ Ｏ８抵抗と」ンデンサとの直
列回路を採用しているため、パワーＭＯＳトランジスタ
として極めてオン抵抗の小さい縦型パワーＭＯＳトラン
ジスタを使用した場合にも、何等特別なアイソレーショ
ンを施さずどもこれを同一半導体基板内に容易に集積化
することができるとともに、パワートランジスタのゲー
トに接続される・抵抗については比較的抵抗値の大きな
もので済むため、その占有面積も小さくて済み、高密度
集積化が可能となる。
次に、第６図〜第８図は、この実施例における回路をト
ランジスタ７としてオン抵抗の小さな縦型ＭＯＳトラン
ジスタを使用し、かつスイッチ回路全体を同一半導体基
板上に集積したものであり。
ランジスタ７としてオン抵抗の小さな縦型ＭＯＳトラン
ジスタを使用し、かつスイッチ回路全体を同一半導体基
板上に集積したものであり。
第６図はトランジスタ７の構造図を、第７図はＭＯ８抵
抗１１とコンデンサ１２の構造図を、また第８図は抵抗
９とトランジスタ１０の構造図をそれぞれ示している。
抗１１とコンデンサ１２の構造図を、また第８図は抵抗
９とトランジスタ１０の構造図をそれぞれ示している。
第６図は、公知の縦型パワーＭＯ８トランジスタの構造
図である。同図において、７ａはアルミ蒸着ＩＩ（以下
、これをＡｆｆｉと称す）で構成されたソース電極、７
ｂは多結晶形シリコン（以下、これをｐｏｌｙ−８ｉと
称す）で構成されたゲート電極、７ＣはＮ形層基板自体
で構成されたドレイン電極、７ｄは＾濃度Ｎ形層（以下
、これをＮ＋と称す）で構成されたソース領域、７ｅは
Ｐ形層（以下、これをＰと称す）で構成されたチャンネ
ル形成領域、７ｆは低濃ＩＮ形ＩＩ（以下、これをＮ−
と称す）で構成されたドレイン領域、７ｇはＰ形高濃度
領域（以下、Ｐ＋と称す）、７ｈは酸化珪素膜（以下、
Ｓｔ ０２と称す）、７１はリン・ガラス層（部下、こ
れをＰＳＧと称す）である。
図である。同図において、７ａはアルミ蒸着ＩＩ（以下
、これをＡｆｆｉと称す）で構成されたソース電極、７
ｂは多結晶形シリコン（以下、これをｐｏｌｙ−８ｉと
称す）で構成されたゲート電極、７ＣはＮ形層基板自体
で構成されたドレイン電極、７ｄは＾濃度Ｎ形層（以下
、これをＮ＋と称す）で構成されたソース領域、７ｅは
Ｐ形層（以下、これをＰと称す）で構成されたチャンネ
ル形成領域、７ｆは低濃ＩＮ形ＩＩ（以下、これをＮ−
と称す）で構成されたドレイン領域、７ｇはＰ形高濃度
領域（以下、Ｐ＋と称す）、７ｈは酸化珪素膜（以下、
Ｓｔ ０２と称す）、７１はリン・ガラス層（部下、こ
れをＰＳＧと称す）である。
そして、ドレイン電流１０は同図に矢印で示す如く、Ｐ
形のチャンネル形成領Ｗ／１７ｅにおけるゲート電極７
ｂ下の表面に構成されるチャンネルを過つ、で１、Ｎ形
のドレイン領域７ｆからＮ形のソース領域７ｄへと流れ
る訳である。
形のチャンネル形成領Ｗ／１７ｅにおけるゲート電極７
ｂ下の表面に構成されるチャンネルを過つ、で１、Ｎ形
のドレイン領域７ｆからＮ形のソース領域７ｄへと流れ
る訳である。
次に、第７図はＭＯ８抵抗１１とコンデン＋Ｊ１２との
構造図である。同図において、１１ａＧｉＡ！で構成さ
れたソース電極、１１ｂはｐｏｌｙ−８ｉで構成された
ゲート電極、１１ｃＧ、ｔＡＪで構成されたドレイン電
極、１１ｄはＮ＋で構成されたソース領域、１１８は第
６図に示す縦型パワーＭＯＳトランジスタのドレインｆ
ｉ域７ｆ中に形成されたＰ形チャンネル形成領域、１１
ｆはＮ＋で構成され、たドレイン領域、１１ｇはＰ＋で
ある。
構造図である。同図において、１１ａＧｉＡ！で構成さ
れたソース電極、１１ｂはｐｏｌｙ−８ｉで構成された
ゲート電極、１１ｃＧ、ｔＡＪで構成されたドレイン電
極、１１ｄはＮ＋で構成されたソース領域、１１８は第
６図に示す縦型パワーＭＯＳトランジスタのドレインｆ
ｉ域７ｆ中に形成されたＰ形チャンネル形成領域、１１
ｆはＮ＋で構成され、たドレイン領域、１１ｇはＰ＋で
ある。
このように、ドレイン領域１．１ ｆとソース領域１１
ｄは、チャンネル形成領域１１ｅの中において、ゲート
電極１１ｂを挾んで対向するように配置されており、ま
たソース領域１１ｄの上には５ｉ０２を挾んでコンデン
サ１２が形成されている。
ｄは、チャンネル形成領域１１ｅの中において、ゲート
電極１１ｂを挾んで対向するように配置されており、ま
たソース領域１１ｄの上には５ｉ０２を挾んでコンデン
サ１２が形成されている。
また、このように縦型トランジスタ７やトレイン領域７
ｒ上に、Ｍ Ｏ苧、１−ランジスタ１１のチャンネル形
成領域１１ｅを形成するＰウェルを設けたため、ドレイ
ン領域７１とチャンネル形成領域１１１３とによるＰＮ
接合部は、自動的にショート検出用ダイオード１５とし
て機能することとなり、また、横型ＭＯＳトランジスタ
のチャンネル形成領域１１ｅとドレイン領域１１ｆとで
形成されるＰＮ接合部は、自動的に放電用ダイオード１
４として機能することとなる。
ｒ上に、Ｍ Ｏ苧、１−ランジスタ１１のチャンネル形
成領域１１ｅを形成するＰウェルを設けたため、ドレイ
ン領域７１とチャンネル形成領域１１１３とによるＰＮ
接合部は、自動的にショート検出用ダイオード１５とし
て機能することとなり、また、横型ＭＯＳトランジスタ
のチャンネル形成領域１１ｅとドレイン領域１１ｆとで
形成されるＰＮ接合部は、自動的に放電用ダイオード１
４として機能することとなる。
また、特にこの構造によれば、ＭＯ８抵抗１１はドレイ
ン領域７ｆとチャンネル形成領域１１ｅとで形成される
ＰＮ接合部によってトレイン領域７ｆとは絶縁されるこ
ととなるため、ドレイン電流１０の変動によってドレイ
ン領域７ｔの電位が変動したとしても、ＭＯ８抵抗１１
はその影響を受けることなく安定に動作することとなる
。
ン領域７ｆとチャンネル形成領域１１ｅとで形成される
ＰＮ接合部によってトレイン領域７ｆとは絶縁されるこ
ととなるため、ドレイン電流１０の変動によってドレイ
ン領域７ｔの電位が変動したとしても、ＭＯ８抵抗１１
はその影響を受けることなく安定に動作することとなる
。
次に、第８図は抵抗９と保護用ＭＯＳトランジスタ１０
の構造図である。同図において、１０ａはＡＪで構成さ
れたソース電極、１０ｂはｐｏｌｙ−８ｉで構成された
ゲート電極、１０ｃはＡ℃で構成されたドレイン電極、
１０ｄはＮ＋で構成されたソース領域、１０ｅはＰつＩ
ルで構成されたチャンネル形成領域、１０ｔはＮ＋で構
成されたドレイン領域、１０ｇはＰ形＾濃度領域である
。
の構造図である。同図において、１０ａはＡＪで構成さ
れたソース電極、１０ｂはｐｏｌｙ−８ｉで構成された
ゲート電極、１０ｃはＡ℃で構成されたドレイン電極、
１０ｄはＮ＋で構成されたソース領域、１０ｅはＰつＩ
ルで構成されたチャンネル形成領域、１０ｔはＮ＋で構
成されたドレイン領域、１０ｇはＰ形＾濃度領域である
。
このように、トランジスタ１ｏは縦型パワーＭＯＳトラ
ンジスタ７のドレイン領域７ｔの中に、Ｐ形のチャンネ
ル形成領［１０ｅを形成し、その中にソース餉１４１０
．ｄ、 、トレイン領域１０．ｆをゲート電極１０ｂを
挾んで対向配置して構成されており、また、−抵抗９に
ついてはｐｏｌｙ ｓｉによって構成されている。
ンジスタ７のドレイン領域７ｔの中に、Ｐ形のチャンネ
ル形成領［１０ｅを形成し、その中にソース餉１４１０
．ｄ、 、トレイン領域１０．ｆをゲート電極１０ｂを
挾んで対向配置して構成されており、また、−抵抗９に
ついてはｐｏｌｙ ｓｉによって構成されている。
このような構成によれば、ソース領域１０ｄとチャンネ
ル形成領域１０ｅは共にソース電極１゜ａにより接地さ
れているため、トランジスタ７のスイッチングによりそ
のドレイン電極７ｆの電位が振られたとしても、チャン
ネル形成領域１０ｅの電位は影響されず、これによりト
ランジスタ１０は１矯に動作することとなる。
ル形成領域１０ｅは共にソース電極１゜ａにより接地さ
れているため、トランジスタ７のスイッチングによりそ
のドレイン電極７ｆの電位が振られたとしても、チャン
ネル形成領域１０ｅの電位は影響されず、これによりト
ランジスタ１０は１矯に動作することとなる。
かくして、第６図〜第８図に示される構造によれば、パ
ワーＭＯ８トランジスタとして、縦型パワーＭＯ８ｔ−
ランジスタを用いたため（、電流を図中の縦方向に流、
すことができ、従ってオン抵抗を極めて小さくでき、電
力のスイッチングに極めて好適なものになるという発明
本来の効果に加え、ドレイン領域７ｆとその上に形成さ
れるチャンネル形成領域１１ｅ、１０ｅによって、各保
護回路部分はトランジスタ７のドレイン領域７ｆと完全
に絶縁されることとなり、特別な絶縁層を設けることな
くドレイン電流の変動に係わらず安定した保護回路動作
を達成することができる。
ワーＭＯ８トランジスタとして、縦型パワーＭＯ８ｔ−
ランジスタを用いたため（、電流を図中の縦方向に流、
すことができ、従ってオン抵抗を極めて小さくでき、電
力のスイッチングに極めて好適なものになるという発明
本来の効果に加え、ドレイン領域７ｆとその上に形成さ
れるチャンネル形成領域１１ｅ、１０ｅによって、各保
護回路部分はトランジスタ７のドレイン領域７ｆと完全
に絶縁されることとなり、特別な絶縁層を設けることな
くドレイン電流の変動に係わらず安定した保護回路動作
を達成することができる。
更に、このような構造によれば、放電用ダイオード１４
．ショート検出用ダイ′オード１５は、チャンネル形成
領域１１１３とドレイン領域１１ｆ。
．ショート検出用ダイ′オード１５は、チャンネル形成
領域１１１３とドレイン領域１１ｆ。
−ドレイン領域７ｆとチャンネル形成領域１１ｅとの間
にそれぞれ形成される寄生ダイオードによって構成され
ることになるため、半導体基板上に各別にダ、イオード
部を形成することが不要となり、抵抗９としても比較的
抵抗値の大きいもので済むため、基板表面の占有面積も
小さく、これにより高密度集積化を可能とすることがで
きるという効果がある。
にそれぞれ形成される寄生ダイオードによって構成され
ることになるため、半導体基板上に各別にダ、イオード
部を形成することが不要となり、抵抗９としても比較的
抵抗値の大きいもので済むため、基板表面の占有面積も
小さく、これにより高密度集積化を可能とすることがで
きるという効果がある。
次に、第９図において、この集積化の場合の製造方法を
説明する。−同図には、第６図に示したトランジスタフ
の一部、第７図に示したＭＯ８抵抗１１とコンデンサ１
２、および第８図に示した抵抗９を記載しているが、こ
れ以外の回路構成であるトランジスタ１０は、その報造
方沫がＭＯ８抵抗１１と同様であるのＣ記載を略す。
説明する。−同図には、第６図に示したトランジスタフ
の一部、第７図に示したＭＯ８抵抗１１とコンデンサ１
２、および第８図に示した抵抗９を記載しているが、こ
れ以外の回路構成であるトランジスタ１０は、その報造
方沫がＭＯ８抵抗１１と同様であるのＣ記載を略す。
まず、第９図（ａ）に４、す如く、低濃度Ｎｆ１３層で
構成されたドレイン領域７ｆの表面に、公知の熱酸化手
法によりＳｉ ０２膜１６を成長させ、次いで各トラン
ジスタ形成領域に対応するＳｉ ０２躾を公知のフォト
エツチングにより除去する。
構成されたドレイン領域７ｆの表面に、公知の熱酸化手
法によりＳｉ ０２膜１６を成長させ、次いで各トラン
ジスタ形成領域に対応するＳｉ ０２躾を公知のフォト
エツチングにより除去する。
ここで、トレイン領域７ｆの比抵抗は、トランジスタ７
の耐圧に応じて適宜に選ぶことができる。
の耐圧に応じて適宜に選ぶことができる。
（例えば、２００ｖ耐圧を目標とする場合、比抵抗は６
Ωｃ（Ｓｉ０２の成長条件はｗｅｔ １０００℃にて
５０００オングストロームとする）次に、第９図（ｂ）
に示す如く、第９図（ａ ）で窓開けした各トランジス
タ部分を酸化し、ゲートｓ＋ ０２躾１７を成長させる
。（例えば、１０５０℃、 ｄｒｙ Ｏ２中で１０００
オングストロームとする） 次に、第９図（０）に示す如く、ＭＯ８抵抗１１のチャ
ンネル形成領域１１ｅのみを残してレジスト１８を被覆
し、これにより前記チャンネル形成領域１１ｅに対して
のみ選択的にボロン（以下これを８＋と称す）を注入す
る。
Ωｃ（Ｓｉ０２の成長条件はｗｅｔ １０００℃にて
５０００オングストロームとする）次に、第９図（ｂ）
に示す如く、第９図（ａ ）で窓開けした各トランジス
タ部分を酸化し、ゲートｓ＋ ０２躾１７を成長させる
。（例えば、１０５０℃、 ｄｒｙ Ｏ２中で１０００
オングストロームとする） 次に、第９図（０）に示す如く、ＭＯ８抵抗１１のチャ
ンネル形成領域１１ｅのみを残してレジスト１８を被覆
し、これにより前記チャンネル形成領域１１ｅに対して
のみ選択的にボロン（以下これを８＋と称す）を注入す
る。
この時の注入量はＭＯ３抵抗１１のスレッショルド電圧
に応じて選ぶ。（例えば、ＭＯ８抵抗１１のスレッシシ
ルト電圧をＶＴ３＝１．５〜２Ｖ。
に応じて選ぶ。（例えば、ＭＯ８抵抗１１のスレッシシ
ルト電圧をＶＴ３＝１．５〜２Ｖ。
ｘｊ （Ｐ Ｎ接合深さ）−４μ−とするなら、１〜２
Ｘ １０′３／ ｃｓ門１０ Ｑ ｋｅｖ ）次ニ、第
９図（ｄ）に示す如く、ｐｏｌｙ−８ｉ１９を気相成長
によりその全面に形成する。この時抵抗９の抵抗値に応
じたドーピングも同時に行ない、これによりＰ＊を形成
する。（例えば、ＬＰＣＶＤにより６５００オングスト
ローム、１０にΩ／Ｃ♂） 次に、第９図（ｅ）に示す如く、抵抗９．ＭＯ８抵抗の
ゲート電極１１ｂ、トランジスター７のゲート電極７ｂ
を、公知のフォトエツチングにより形成するとともに、
レジスト２０をマスクとしてＢ＋をイオン注入する。
Ｘ １０′３／ ｃｓ門１０ Ｑ ｋｅｖ ）次ニ、第
９図（ｄ）に示す如く、ｐｏｌｙ−８ｉ１９を気相成長
によりその全面に形成する。この時抵抗９の抵抗値に応
じたドーピングも同時に行ない、これによりＰ＊を形成
する。（例えば、ＬＰＣＶＤにより６５００オングスト
ローム、１０にΩ／Ｃ♂） 次に、第９図（ｅ）に示す如く、抵抗９．ＭＯ８抵抗の
ゲート電極１１ｂ、トランジスター７のゲート電極７ｂ
を、公知のフォトエツチングにより形成するとともに、
レジスト２０をマスクとしてＢ＋をイオン注入する。
このときの注入量は、主に、トランジスタ７のチャンネ
ル形成領域７ｅの特性、すなわちトランジスタ７のスレ
ッシシルト電圧ｖＴ１によって決定される。（例えば、
ＶＴ１＝ＩＶ、ｘｊ＝３μｍで０．５〜Ｉ Ｘ １０′
３／ｃｍ”、 １００ｋｅｖ ）次に、第９図（「）に
示す如く、（ｃ）、（ｅＪ図でそれぞれ４人したＢ＋を
窒素ガス中で拡散し、これによりＭｏ５ｔ抗１１のチャ
ンネル形成領域１１ｅ、トランジスタ７のチャンネル形
成領域７ｅを形成する。（条件例；１２００℃、５Ｈ「
でチャンネル形成領域１１ｅ、１０ｅについては３μｍ
、チャンネル形成領域７ｅについては４μ−だけ拡散さ
れる） 次に、第９図（９）に示寸如く、レジスト２０を設は各
チャンネル形成ｆＩ４域７ｅ、１１ｅのコンタクト部分
に、高濃度領域７９．１Ｈ＋を形ｒＲすべくＢ＋のイオ
ン注入を行なう。（例えば、１×Ｉ ＣＰ／ ｃｓ”
、 １ ０ ０ ｋｅｖ ）次に、第９図（
ｈ）に示す如く、窒素ガス中において拡散を行ない、各
高濃度領域１１９．７０を形成するとともに、ＭＯ８抵
抗のソース領域１１ｄ、ドレイン領域１１ｆとトランジ
スタ７のソース領域７ｄに対するイオン注入をそれぞれ
ゲート電極のｐｏｌｙ−Ｓ ｉをマスクに行なう。（イ
オン注入条件は、例エバＰ ＋ １ ｘ １０”／’ｃ
ｍ’、 １００ｋｅＶ ） 次に、第９図（：）に示す如く、窒素ガス中において拡
散を行ない、ＭＯ８抵抗１１のソース領域１１ｄ、ドレ
イン領域１１ｆ、トランジスタ７のソース領域７ｄをそ
れぞれ形成する。（このときの拡散条件としては、例え
ば、１０５０’Ｃ，３Ｑ ｗｉｎにすれば、１μ−の深
さとなる。）次いで、電極取り出しのための孔をフォト
エツチングにより形成する。
ル形成領域７ｅの特性、すなわちトランジスタ７のスレ
ッシシルト電圧ｖＴ１によって決定される。（例えば、
ＶＴ１＝ＩＶ、ｘｊ＝３μｍで０．５〜Ｉ Ｘ １０′
３／ｃｍ”、 １００ｋｅｖ ）次に、第９図（「）に
示す如く、（ｃ）、（ｅＪ図でそれぞれ４人したＢ＋を
窒素ガス中で拡散し、これによりＭｏ５ｔ抗１１のチャ
ンネル形成領域１１ｅ、トランジスタ７のチャンネル形
成領域７ｅを形成する。（条件例；１２００℃、５Ｈ「
でチャンネル形成領域１１ｅ、１０ｅについては３μｍ
、チャンネル形成領域７ｅについては４μ−だけ拡散さ
れる） 次に、第９図（９）に示寸如く、レジスト２０を設は各
チャンネル形成ｆＩ４域７ｅ、１１ｅのコンタクト部分
に、高濃度領域７９．１Ｈ＋を形ｒＲすべくＢ＋のイオ
ン注入を行なう。（例えば、１×Ｉ ＣＰ／ ｃｓ”
、 １ ０ ０ ｋｅｖ ）次に、第９図（
ｈ）に示す如く、窒素ガス中において拡散を行ない、各
高濃度領域１１９．７０を形成するとともに、ＭＯ８抵
抗のソース領域１１ｄ、ドレイン領域１１ｆとトランジ
スタ７のソース領域７ｄに対するイオン注入をそれぞれ
ゲート電極のｐｏｌｙ−Ｓ ｉをマスクに行なう。（イ
オン注入条件は、例エバＰ ＋ １ ｘ １０”／’ｃ
ｍ’、 １００ｋｅＶ ） 次に、第９図（：）に示す如く、窒素ガス中において拡
散を行ない、ＭＯ８抵抗１１のソース領域１１ｄ、ドレ
イン領域１１ｆ、トランジスタ７のソース領域７ｄをそ
れぞれ形成する。（このときの拡散条件としては、例え
ば、１０５０’Ｃ，３Ｑ ｗｉｎにすれば、１μ−の深
さとなる。）次いで、電極取り出しのための孔をフォト
エツチングにより形成する。
次に、第９図＜ｊ）に示す如く、表面にＰＳＧ２１をデ
ポジットし、ＭＯ８抵抗のゲート電極１１ｂ、トランジ
スタ７のゲート電極７ｂを覆った後、最終的に１で配線
するために必要な箇所すべてのＰＳＧ２１に：フォトエ
ッチングにより孔を開ける。
ポジットし、ＭＯ８抵抗のゲート電極１１ｂ、トランジ
スタ７のゲート電極７ｂを覆った後、最終的に１で配線
するために必要な箇所すべてのＰＳＧ２１に：フォトエ
ッチングにより孔を開ける。
次に、第９図（ｋ ’）に示す如く、全面に１を蒸着し
、次い（・ノオトエツ１ングにより配線を形成し、更に
窒素カス中て゛アーールづる。この藺、アニールは４５
０℃ ３Ｑｉｉｎ程度で充分（゛ある１、次いで、第９
図（ｌ）に小Ｊ如く、最終的に表面の安定化のため、Ｐ
ＳＧ２３で覆い、図示していないが入力端７１ Ｎとア
ースの端子取出部（パッド）のＡ℃上のＰＳＧ２３をフ
ォトエツチングにより除去して、本発明のスイッチ回路
をワンチップＩＣとして得ている。
、次い（・ノオトエツ１ングにより配線を形成し、更に
窒素カス中て゛アーールづる。この藺、アニールは４５
０℃ ３Ｑｉｉｎ程度で充分（゛ある１、次いで、第９
図（ｌ）に小Ｊ如く、最終的に表面の安定化のため、Ｐ
ＳＧ２３で覆い、図示していないが入力端７１ Ｎとア
ースの端子取出部（パッド）のＡ℃上のＰＳＧ２３をフ
ォトエツチングにより除去して、本発明のスイッチ回路
をワンチップＩＣとして得ている。
かくして、その一連の製造工程は第９図（Ｃ）に示す横
型ＭＯ３ｔ−ランジスタのチャンネル形成領域を造る工
程を除けば、典型的な縦型パワーＭＯＳトランジスタの
製造工程と全く同一であり、このため従来の縦型パワー
ＭＯ８トランジスタの製造工程に僅か１工程を追加する
だけで、同時に保護回路部分も製造することができ、量
産性、製造コストの面からも極めて好適なものとなると
いう効果が更にある。
型ＭＯ３ｔ−ランジスタのチャンネル形成領域を造る工
程を除けば、典型的な縦型パワーＭＯＳトランジスタの
製造工程と全く同一であり、このため従来の縦型パワー
ＭＯ８トランジスタの製造工程に僅か１工程を追加する
だけで、同時に保護回路部分も製造することができ、量
産性、製造コストの面からも極めて好適なものとなると
いう効果が更にある。
以上、実施例においては、各トランジスタをそれぞれｎ
チャンネル型で構成したが、これをｐチャンネル型で構
成しても同様な回路動作を行なわせることができるのは
勿論である。
チャンネル型で構成したが、これをｐチャンネル型で構
成しても同様な回路動作を行なわせることができるのは
勿論である。
φ
かくしての実施例からも明らかなように、この発明によ
れば駆動電流が少なく、かつパワー損失も小さく、更に
集積可能な保護回路を備えた半導体スイッチ回路を提供
することができるという効果がある。
れば駆動電流が少なく、かつパワー損失も小さく、更に
集積可能な保護回路を備えた半導体スイッチ回路を提供
することができるという効果がある。
第１図は、パワーＭＯＳトランジスタを使用したスイッ
チ回路を示す図、第２図は同スイッチ回路の負荷正常時
、負荷ショート時における動作タイムチャートを示す図
、第３図は保護回路を備えたパワーＭＯＳトランジスタ
スイッチ回路の従来例を示す図、第４図は本発明に係わ
る半導体スイッチ回路の一例を示す図、第５図は同スイ
ッチ回路の負荷正常時、ショート時の動作タイムチャー
トを示す図、第６図は本発明に係わる半導体スイッチ回
路のスイッチングトランジスタとして縦型パワーＭＯ８
ｔ−ランジスタを使用した場合における、縦型パワーＭ
ＯＳトランジスタの構造を示す断面図、第７図は同場合
におけるＭＯ８抵抗とコンデンサとの構造を示す断面図
、第８図は同場合における抵抗と保護用ＭＯ８ｔ−ラン
ジス・りとの横迄を示す断面図、第９図は第６図〜第８
図に示した各素子の製造方法の一例を示す工程図である
。 ７・・・・・・・・・ＭＯＳトランジスタ８・・・・・
・・・・負荷 ９・・・・・・・・・抵抗 １０・・・・・・保護用ＭＯ８ｔ−ランジスタ１１・・
・・・・ＭＯ８抵抗 １２・・・・・・コンデンサ １３・・・・・・ディレィ回路 １５・・・・・・ショート検出用ダイオード特許出願人 日産自動串株式会社 第１図 第２図 Ｋ だ と 第７図 ＩＮ （Ｃ） 第８図 ０ 第９図 １ρ 第９図 １）９図
チ回路を示す図、第２図は同スイッチ回路の負荷正常時
、負荷ショート時における動作タイムチャートを示す図
、第３図は保護回路を備えたパワーＭＯＳトランジスタ
スイッチ回路の従来例を示す図、第４図は本発明に係わ
る半導体スイッチ回路の一例を示す図、第５図は同スイ
ッチ回路の負荷正常時、ショート時の動作タイムチャー
トを示す図、第６図は本発明に係わる半導体スイッチ回
路のスイッチングトランジスタとして縦型パワーＭＯ８
ｔ−ランジスタを使用した場合における、縦型パワーＭ
ＯＳトランジスタの構造を示す断面図、第７図は同場合
におけるＭＯ８抵抗とコンデンサとの構造を示す断面図
、第８図は同場合における抵抗と保護用ＭＯ８ｔ−ラン
ジス・りとの横迄を示す断面図、第９図は第６図〜第８
図に示した各素子の製造方法の一例を示す工程図である
。 ７・・・・・・・・・ＭＯＳトランジスタ８・・・・・
・・・・負荷 ９・・・・・・・・・抵抗 １０・・・・・・保護用ＭＯ８ｔ−ランジスタ１１・・
・・・・ＭＯ８抵抗 １２・・・・・・コンデンサ １３・・・・・・ディレィ回路 １５・・・・・・ショート検出用ダイオード特許出願人 日産自動串株式会社 第１図 第２図 Ｋ だ と 第７図 ＩＮ （Ｃ） 第８図 ０ 第９図 １ρ 第９図 １）９図
Claims (1)
- 【特許請求の範囲】 〈１）ソース接地され、かつドレインに負何を接続して
該負荷に流れる電流をスイッチングする第１のＭＯＳ
トランジスタと、 ソース接地され、かつドレインを前記第１のＭＯＳトラ
ンジスタのゲートに接続された第２のＭＯＳトランジス
タと、 前記負荷に対するスイッチング制御信号が入力される制
御入力端子と前記第１のＭＯＳトランジスタのゲートと
の間に挿入された抵抗と、前記制御入力端子と前記第２
のＭＯＳトランジスタのゲートとの間に挿入され、かつ
ＭＯＳトランジスタとコンデンサとからなるディレィ回
路と、前記第２のＭＯＳトランジスタのゲートから前記
第１のＭＯＳトランジスタのドレインに向かって順方向
となるように、前記ゲート・ドレイン開に接続されたダ
イオードとを具備することを特徴とする半導体スイッチ
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776982A JPS58164323A (ja) | 1982-03-25 | 1982-03-25 | 半導体スイツチ回路 |
| EP83102660A EP0090280A3 (en) | 1982-03-25 | 1983-03-17 | Semiconductor integrated circuit device and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776982A JPS58164323A (ja) | 1982-03-25 | 1982-03-25 | 半導体スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164323A true JPS58164323A (ja) | 1983-09-29 |
Family
ID=12784579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4776982A Pending JPS58164323A (ja) | 1982-03-25 | 1982-03-25 | 半導体スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164323A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61841A (ja) * | 1984-04-09 | 1986-01-06 | クライスラ− コ−ポレ−シヨン | 診断保護回路および診断保護方法 |
| US4686383A (en) * | 1983-08-10 | 1987-08-11 | British Telecommunications Public Limited Company | Electronic switch with automatic protective turn-off followed by automatic reset |
| JPS63302573A (ja) * | 1987-06-02 | 1988-12-09 | Hitachi Ltd | 半導体集積回路装置 |
| US5808504A (en) * | 1995-08-25 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor drive circuit |
| JPWO2017199716A1 (ja) * | 2016-05-17 | 2018-12-20 | 株式会社村田製作所 | アクティブスナバー回路付きスイッチ回路およびｄｃ−ｄｃコンバータ |
-
1982
- 1982-03-25 JP JP4776982A patent/JPS58164323A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686383A (en) * | 1983-08-10 | 1987-08-11 | British Telecommunications Public Limited Company | Electronic switch with automatic protective turn-off followed by automatic reset |
| JPS61841A (ja) * | 1984-04-09 | 1986-01-06 | クライスラ− コ−ポレ−シヨン | 診断保護回路および診断保護方法 |
| JPS63302573A (ja) * | 1987-06-02 | 1988-12-09 | Hitachi Ltd | 半導体集積回路装置 |
| US5808504A (en) * | 1995-08-25 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate transistor drive circuit |
| JPWO2017199716A1 (ja) * | 2016-05-17 | 2018-12-20 | 株式会社村田製作所 | アクティブスナバー回路付きスイッチ回路およびｄｃ−ｄｃコンバータ |
| US10530244B2 (en) | 2016-05-17 | 2020-01-07 | Murata Manufacturing Co., Ltd. | Switch circuit with active snubber circuit and DC-DC converter |
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