JPS63302573A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔成業上の利用分野〕 本発明は半導体集積回路衾置に係り、特に出力段素子が
比較的高抵抗率つ大電流を制御するκ好適な半導体集積
回路４Ａｌｊｔに関する。

〔従来の技術〕

磁力用半導体ｊＩ＆積ー路表は、所副パワーＩＣは従来
、例えばアイ・イー・イー・イー．アイ・イー・ディー
・エム．テクニカル　ダイジェスト（１９８５年）第７
２４ＪＩｔ（ＩＥＥＥ　　ＩＥＤＭ　Ｔｅｃｈｎｉｃａ
ＪＤｌｇ＠ｓｔ　ｐ．　ｐ．　７２４〜？２７（１９８
５）に示されるように１ｐ−Ｓｌ　基板にｎ８１＋−を
積層し、ｎ８１層の．ｐｍからｐ−８１　基板に達する
ｐ＋分ａ拡散１−を形成することによって、互に分離さ
れた復畝のｍｓｉｍ域な海罠浮かぶ島のように設け、そ
のｎＳｌの島の中に所望の４！１々子を形成している。

各ｇ！一々子間の配線及び外１４接続用の１甑は基板の
上Ａｌに設けられ、基板には回路中のｉ＆低電位（通常
は大地電位）が付与される。出力段素子としては、パイ
ポーラトランジスタ、ｂｌｌｏＢＦＥＴが使われている
。

しかし、パイポーラトランジスタは出力電流は大きい反
面、電流制御ｆｉｔ講子で６るため制御入力が大きく、
低圧信号＠路との間に電力増幅用のインタフェイスを必
要とするという欠点がある。

一方のＭＯ８ＦＥＴは、ゲート制御人力が小さいため？
ｌｌｊ　１Ｉ　ＩＩＩ路が簡単とｖｈクメリットがｂる
が、オン抵抗が大きいという欠点がるる。このオン抵抗
は、耐圧の２〜λ５乗κ比例して大きくなるため、高電
圧用途では著しく大きいものとなる。

竣近、絶縁ゲート鑞パイポーットランジスタ（Ｉｎｓｕ
７ａｔ＠ｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｍｌ
ｓｔｏｒ：　ＩＧＢＴと略称）が注目されている１、こ
の素子は、ｉＶ［０８ＦＥＴにパイ・二Ｃ−ラ動作を付
加することによって、ＭＯＳＦＥＴのオン抵抗を低減で
きるという特徴を持っている。

１別パワースイッチング素子としては、主としてｌ１ｍ
構造のＩ　ＧＢＴが開発逼れてきな。また、ＩＣＥ搭載
しやすい構製構成のＩ　ＧＢＴについては、例えは殴州
→Φ許ＥＰ−１１ｔ−８０３Ａ　Ｋ記載され℃いる。

第２図にその構造を示す。

図に於【、１はｐ凰高抵抗ぷのＳｉ基板、２はｎ型Ｓ１
エピタキシヤル成長ノーでるる。３はｐ″駕敗層で、ｎ
８１１１１２を突抜けてｐ−ｆ％板ｌに達し、これによ
ってｎ８１エピタキシヤルノー２を−Ｊｉ奴の部分２ｍ
。

２ｂ　、２ａＫ分離する。

ｎ８１工ピタキシヤル層の部分２＆にＩＧＢＴ　１０Ｇ
が形成される。以下その構成を説明する。Ｊ４，５はｐ
＃１拡敏層、６はｐ成鉱散層４８く形成されたｎ−敏層
で、ｎ”特徴はソースとして、またｐ＋層５はインジェ
クタ（または、エイツタ）として動作する。７はＳｔＯ
，などの絶縁膜、８はグー）１ｔＬ極、９．１０はそれ
ぞれカソード、アノード電極でお塾、１００はＩＧＢＴ
名子でめる。

次に、このＩＧＢＴ　Ａ子１００の動作を説明する。

アノードｌＯに正、カソード９に負の極性となるよう電
圧を印加する。このとき、ゲート８、カソード９閾に印
加するゲート電圧信号が閾１直以下であると、９層４，
３層２の間のｐｎｍ合が逆バイアスされ、ｐｎ接合の両
側に空乏層が形成され、ここで７ノード、カソード関に
印加された電圧は阻止される。これがＩｕＢＴのオフ状
態である１゜この状１でゲート８に印加するＭ号遊圧を
閾１以上に°すると、ゲート８直下のｐ１１４の表面部
分がｎｆｆ１に反転゛するため、アノード１Ｇからｐ＋
層（インジェクタ）５、ｒＬｌｆｍ２、上記ｎ反転層（
図示ぜ：／”Ｌｎソース６を経由してカソード９に１を
流が流れる。

その際、ｐ＋層（インジェクタ）５から３層２にホール
が注入され、一方、ｎＷ（ソース）６からは上記反盪膚
を通して３層２に電子が注入されもこのため、３層２は
導電率Ｒ関され、その結果、アノード１０＆よびカフ−
１９間のオン抵抗は低くなる。

因みに、ｐ”ｍｓをｎ”４に変えれは、第２図の素子１
０ＧはＭＯＳＦＥＴとなるが、その場合にはｎ層２０４
メを卓変調は起らず、オン抵抗の低下は生じない、この
ため、前述の場合に比較してオン抵抗は篩くなる。

久にゲート信号電圧を閾値以下に変えると、ｎ反転層が
消失するため、−子１０Ｇはターンオフ時間の後に阻止
状ａＫ移る。ターンオフ時間中には、ｎ４２の中の過剰
ホールは９層４からカソード６に引１人かれるが、矯刺
胤子は引き抜くｗＩｆＪｌないためホールとの再結合に
よってのみ消滅する。そのため、ターンオフ時間はＭＯ
ＳＦＥＴに比べると着しく艮い、１ これを改善するため、第２図に点線で示す如く、ｎカー
１９を設け、電［１１０をｐ”／４１５、ｎ”１４１１
９にまたかっｃａけることが、前記欧州特許に開示され
ている。このようにすると、過剰電子はｎ＋鳩１９を経
て７ノード１０に引き抜かれるため、ターンオフ時間が
短縮される。

このように優れた特性をもっているから、このＩＧＢＴ
をパワーＩＣの出力段壷索素子として使えは大出力化、
回路の簡略化、チップサイズの低減など飛躍的な効果が
期待さ几る。

ところで、前記欧州特許ｆｆ１Ｐ−１１１−８０３Ａに
は明記されて−ないが、ｎｍ２の他の部分２ｂ。

２ａには他のＩＩＸ木子又は要素回路が形成され、これ
らが相互に配線されて、公休としてパワーＩＣが構成さ
れることは、当業者ならば容易に想像できるところであ
る。

このように構成したとき、基板ｌ又は基板ＩＫ直績する
ｐ＋ｆＩ＆歓層３は回層３の最低電位に接続される。通
常、その電位は大地電位であり、これによって基板１、
ｐ＋拡散ノー３とｎ層の各部分２ａ。

２ｂ、２ａ間のｐ−合が逆バイアスされ、俗部分２ｍ、
２ｂ、２ｃ中く形成される素子相互間が電気的に分離さ
れることを期待する訳である。

〔発明が解決しようとする問題点〕

然しなから上記した従来技術ないし従来技術の組合せで
は、出力端子（第２図ではカソード９及びアノード１Ｇ
）がともに基準を位より高い１位で使用される場合に問
題があることが分った。これを第３図によって説明する
。

第３図に於て、　　２００はパワースイッチ素子で、篤
２図ではＩＧＢＴｌｏｏに相当する。２１１は負荷、２
１２は主電源、２１３はスイッチ２００のゲート駆動回
路、２１４は制御回路である。制御回路２１４で発生す
る信号に応じてゲート８の電位が制＃ぜれ、その結果、
スイッチ２０Ｇがオンオフし、負荷２１１供給する電流
を制御する。。

この回路の特徴は、負荷２１１がスイッチ２００と接地
との間に挿入されていることである。そのため、カソー
ド９３よびアノード１０の電位はいずれも大地電位よシ
高い、このようなスイッチは、ハイサイドスイッチと呼
ばれ、自動車のヘッドランプ、その他の制御に多用され
ている。

そして、当然のことながらスイッチ端子２００゜１１１
！１１１１！ｌａｌ路２１４．２よびゲート駆動回路２
１３をｓｉチップ上に集積（ＩＣ）化する仁とが望まれ
ている。このＩＣの出力段ポ子２００として、第２図の
構成を有するＩＧＢ’ｒ　１０Ｇを用いる場合を考える
。

このためＫは、容蟲に想像されるように、第２１に於【
、３層２の部分２ｂ、２ａ等に制御回路２１４、ゲート
駆動回路２１３を形成することＫなる。。

そしてこの場合も、＃述と同様に、ｐ基板ｌは回路の最
低電位である大地電位にする必要がある。

ところで、ＩＧＢＴｌｏｏ（＃！３図では２０Ｇ）＞Ｓ
、をン状虐のとき、カソード９の電位はアノード１０の
電位とは譬等しく、基板１の電位より著しく高くなる。

したがって、インジェクタＳからｎ層２の部分２ａＫｅ
Ｅ人された正孔は、ｐＨ１４を経てカソード９に流れる
成分よりも、基板ｌ又はＣ拡散ノー３に（ｔｉシれる成
分の方が大きくなる。

この後者のｍｆｔ成分は、第３図の一鮎では、図示され
ていない連結によう工、７ノード１Ｇから負荷２１１を
通らすに大地にバイパスして流れることになり、負＃２
１１に供給される電流が小さくなり℃しまう。このよう
な机−〇ために、従来技術Ｔ：は、ハイティドスイッチ
のよりなＩＧＢＴを出力段とするパワーＩＣ１Ｉ′ｈ勇
造できないという問題があった。

〔間返点を鱗央するための手段〕

上記の間過は、本発明により、以下Ｊ〕よりにして情夫
される。即ち、４板を出方段糸子（ＩＧＨＴ）形成領域
と同導電屋半導体とし、出力段以外の要素々子又は要素
回路は基板と反対導電型のウェルの中く形成し、このウ
ェルな基準電位（大地電位）にφｄするとともに、基板
はアノードと同電位にする。

なお、ＭＪｌｅクエルは必要に応じて複畝園設け【よい
。また、出力Ｒ素子の周囲に、または少なくとも出力段
素子の７ノードと前記ウヱル閲に介在する工うに、基板
と同導電臘の低抵抗層な設け【もよく、爽に、基板を高
濃ＲＪ−と低濃度層の積ノ一体で構成し、出力段素子と
ウェルな低濃度層部分に形成すると共に１上記低抵抗層
を低１１度ノーと遅紺するようにしてもよ−。

〔作　用〕

前述の構造を採用したことによりて、谷つェル閾はｐ１
合で分編され、且つ基板がアノードと同電位でちるため
、前記したに米技術のよりな菟鑞バイパスの問題は生じ
なくなる。出力段素子と各ウェルとの間は十分距離をお
けば寄生トランジスタ効果は実質１土じない。

また、出力段素子の周８を基板と同導電型の低抵抗層で
囲むか、あるいは少なくとも出力段素子のアノードとウ
ェルとの間に、基板と同導電型の低抵抗層を介在させる
かすれは、ウェルとの離間距鵡を小さくシ、集積度を向
上することができる、。

〔実施例〕

以下、図面を＃照して本発明のｌ実施例を説明する。。

第１図に於て、２０はｎｍで比軟的高抵抗率の８１Ｍ板
でメジ、この中に出力Ｒ菓子でめるＩＧＢＴ３０１と、
＋１ｌｌｊ＃回路、ゲート駆動回路等（図では代表して
３０２で示す）が構成されているＩＧＢ７３０１を構成
する４ｊ！索については、１ｇｚ図と可絽な隈９同符号
を付した。即ち、４．５はｐ渥拡散層、６はｎ＋拡散ノ
ー、７はゲート絶縁膜、８゜９．１０はそれぞれゲート
、カソード、アノード各電極である。

基板２０は、本図では特に電位を印加していないが、自
動的にインジェクタ５と同を位、従って７ノ一ド電位に
なる。１１は５ｉｏａＡで、基板２０の１王面上に４出
する４　、ｐｎＪ　会のバンシペーシ１ノ膜とし【作用
する、。

一方、１ｌｉＱ＠回路等４０２は、基板２０内に形成さ
れたＰＷクエル１２中に設けられる。第１１ではｎ　Ｍ
ＯＳ　３０２ａ　　、　ｐ　ＭＯＳ　３０２ｂで代表し
た１、１３は高濃度のｐ膚で４礪１４が、コノメクトし
ているこのｆｉｆｊ１４を基準電位に１澱続する。

か＼る構成のパワーＩ　Ｃ３０Ｇを、第２図の回路に通
用した場合の動作を考える。

ゲート８が閾１′１１位以下の烏合には、ｐ４４と３層
２００間のｐ−合及びｐウェル１２とｎ層２０の閣のｐ
−合かは鵞同じ電圧で逆バイアスされるｕｐクエル１２
とインジェクタ５との距離を十分とりて、ｂるので、％
１合とも十分電圧をは止し得ろ。

久に、グー）８に閾値以上の偏号電圧を加えると、前述
のようにＩＧＢＴ３０１はオン状虐となり、カソード９
の電位はｐウェル１２の電位より著しく高くなる。

まに１　インジェクタ５から：ｌ　ｒｆｌｌ　２０に正
孔が天産に注入されるが、インジェクタ５とｐフェル１
２閑の距離が大きいため、インジェクタ５、ｎ層２０＄
Ｐ工びｐウェル１２で溝底されるｐｎｐ　）ランジスタ
は、そのｈＰＩが十分小さく、従って負荷をバイパスす
る％！ｉ／ｌは果買的にゼｐになる。

Ａ）　４　Ｊは本発明の他の実施例を示す。図中の符号
は第１図、第２図と共通に付しＣあるので、以下では、
４に第１１との相違点を中心に説明する。

１９はｎＭｉ高不純物濃藏のＳｔ！板、２はｎ型で比較
酌扁低抗本のＳｔエピタキシャル層、１５はｎ型で高不
純物濃度の拡散層で、基板ｌまで突抜け１：２す、ｎピ
タキシャル層２を部分２ｍ、２ｂに分離している。

ｎｊｌｌ　Ｉ　！で囲まれたｎエピタキシャル層２の部
分２ａ中にはＩＧＢＴ　４０１が形成され、また前記部
分２１以外のエピタ中シャルＩ！１ｌｌｆｌｌＬ分２ｂ
中にはｐウェル１２を設け、その中に制御回路等４０２
が形成されて−る。

即ち、本実施例は、第１図のそれと比べ、基板を高不純
物濃度層１９と低不純物ａｔＬ層２の積層体とし、低不
純物讃度層内に設けたＩＧＢＴ４０１をｎｍ１５で取囲
んだ点が異る。こうすることによりて、インジェクタ５
からｎエビタキシャに層２へ注入される正孔は、ｎ”Ｎ
ｌｌ　１５で阻止されｐウェル１２には到達しなくなる
。

従りて、ｐウェル１２とｎ＋層１５との距離は、電源電
圧（１１Ｇ３図２１２の電圧）を阻止するに必要な最小
の距離とすることができ、チップサイズ縮小に効果があ
る。、また、ターンオフ時忙、基板中の過剰電子を引抜
く路が提供されるために、ターンオフ時間の短縮も実現
される１゜ なお、第４図の実施例において、ｎ”４１５がｎエピタ
キシャル層２の部分２ａまたはＩＧＪＩＴ４０１を完全
に＊＠むことは必ずしも必要ではなく、ｎ＋層１５は、
少なくともｐノ＃（インジェクタ）５とｐｆ）エル１２
との間に介在して、インジェクタ５からｎエピタキシャ
ル層２へ注入された正孔がｐウェル１２へ刺違するのを
事実１妨げることができるものであれはよい１゜ また、このｎ”Ｊｍ　１５と同様の半導体領域を第１図
の実施例に通用することも可Ｉ！しであり、Ｃれにより
てインジェクタ５とｐウェル１２閾の止端を短縮し、集
積麗を向上することができる、〔発明の効果〕 本発明によれば、ハイサづドスイノチ回路のパワーＩＣ
の出力段にＩ　Ｑ）ＩＴを利用できるため為耐圧且つ低
オン電圧％性のパワーＩＣが得られる。

また、インジェクタ（ｐ層）５とｐウェル１２との間に
高率！１吻ａ度ｎ＋層を介在させる構造とすれば、集積
度を゛よシ一層上げることができる。

【図面の簡単な説明】

？！Ｅ１図は本発明の実施例を示すパワーＩＣの断面図
、第２図は従来の＋１ｆｉＩＧＢＴの１所面図、第３図
はハイサイドスイッチ回路を示す図、１ｉ４１！Ｎは本
発明の他の実施例を示すパワーＩＣの断面図である。 ４・・・第１の半導体層、５・・・第２の半導体層、６
・・・第４の半導体層、７・・・絶縁膜、８・・・ゲー
ト成極、９・・・第１の電極（カソード）、１０・・・
第２の電極（アノード）、１２・・・第３の半導体層、
１９．２０・・・半導体基体

Claims (1)

1. 【特許請求の範囲】 （１）一方の導電型の半導体基体、半導体基体の一方の
   主表面に隣接して形成された反対導電型の第１、第２、
   第３の半導体層、第１の半導体層中に一方の主表面に隣
   接して形成された一方の導電型の第４の半導体層、一方
   の主表面上に絶縁物膜を介して形成され、且つ半導体基
   体と第４の半導体層、およびこれら両層にはさまれた第
   １の半導体層の部分をおゝう如く配置されたゲート電極
   手段、一方の主表面上に於て第１、第４の半導体層に低
   抵抗接触する第１の電極手段、第２の半導体層に低抵抗
   接触する第２の電極手段、第３の半導体層を基準電位（
   大地電位）に接続する手段とから成り、第１、第２の電
   極間には絶縁ゲート型半導体スイッチが構成され、第３
   の半導体層中には、前記絶縁ゲート型半導体スイッチに
   電気的に接続されてその導通を制御するための回路要素
   が形成されて成ることを特徴とする半導体集積回路装置
   。 （２）前記絶縁ゲート型半導体スイッチは比較的高電力
   用であり、前記制御用回路要素は比較的低電力用である
   ことを特徴とする前記特許請求の範囲第１項記載の半導
   体集積回路装置。 （３）前記第１、第２の電極手段がいずれも基準電位に
   接続されないことを特徴とする特許請求範囲第１または
   第２項記載の半導体集積回路装置。 （４）前記半導体基体の他方の主表面に、第２の電極手
   段と同電位を前記基体に付与する手段を含むことを特徴
   とする特許請求範囲第１ないし第３項のいずれかに記載
   の半導体集積回路装置。 （５）少くとも第２および第３の半導体層の間の第１の
   半導体基体には、一方の主表面に隣接して比較的低抵抗
   率の一方の導電型の半導体層が設けられたことを特徴と
   する特許請求の範囲第１ないし第４項のいずれかに記載
   の半導体集積回路装置（６）一方の主表面に接し、比較
   的高抵抗率の第１の半導体基体層と、他方の主表面に接
   し、比較的低抵抗率の第２の半導体基体層とが積層され
   て成る一方の導電型の半導体基体、第１の半導体基体層
   の一方の主表面に隣接して形成された反対導電型の第１
   、第２、第３の半導体層、第１の半導体層中に、一方の
   主表面に隣接して形成された一方の導電型の第４の半導
   体層、一方の主表面上に絶縁物膜を介して形成され、且
   つ第１の半導体基体層と第４の半導体層、およびこれら
   両層にはさまれた第１の半導体層の部分をおゝう如く配
   置されたゲート電極手段、一方の主表面上に於て第１、
   第４の半導体層に低抵抗接触する第１の電極手段、第２
   の半導体層に低抵抗接触する第２の電極手段、第３の半
   導体層を基準電位（大地電位）に接続する手段とから成
   り、 第１、第２の電極間には絶縁ゲート型半導体スイッチが
   構成され、第３の半導体層中には前記絶縁ゲート型半導
   体スイッチに電気的に接続されてその導通を制御するた
   めの回路要素が形成されてなり、かつ少くとも第２およ
   び第３の半導体層の間の第１の半導体基体層には、その
   一方の主表面から第２の半導体基体層に達するように、
   比較的低抵抗率の一方の導電型の第５半導体層が設けら
   れたことを特徴とする半導体集積回路装置。 （７）第５の半導体層は前記絶縁ゲート型半導体スイッ
   チを取囲んでいることを特徴とする前記特許請求の範囲
   第６項記載の半導体集積回路装置。 （８）前記第１、第２の電極手段がいずれも基準電位に
   接続されないことを特徴とする特許請求範囲第６項また
   は第７項記載の半導体集積回路装置。 （９）前記半導体基体の他方の主表面に第２の電極手段
   と同電位を前記基体に付与する手段を含むことを特徴と
   する特許請求範囲第６項ないし第８項のいずれかに記載
   の半導体集積回路装置。