JPH07161973A - トランジスタ回路 - Google Patents
トランジスタ回路Info
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- JPH07161973A JPH07161973A JP5302820A JP30282093A JPH07161973A JP H07161973 A JPH07161973 A JP H07161973A JP 5302820 A JP5302820 A JP 5302820A JP 30282093 A JP30282093 A JP 30282093A JP H07161973 A JPH07161973 A JP H07161973A
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 14
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000005259 measurement Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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Abstract
(57)【要約】
【目的】バックゲート・オープンＭＯＳトランジスタの
アバランシェ降伏電圧制御。 【構成】バックゲートがオープン状態のＭＯＳトランジ
スタと、このトランジスタのフロントゲートの印加電圧
を制御する制御手段とを具備し、前記ＭＯＳトランジス
タのドレイン、バックゲート、ソースで形成される寄生
バイポーラトランジスタのアバランシェ降伏電圧を、前
記制御手段で制御することを特徴とする。
アバランシェ降伏電圧制御。 【構成】バックゲートがオープン状態のＭＯＳトランジ
スタと、このトランジスタのフロントゲートの印加電圧
を制御する制御手段とを具備し、前記ＭＯＳトランジス
タのドレイン、バックゲート、ソースで形成される寄生
バイポーラトランジスタのアバランシェ降伏電圧を、前
記制御手段で制御することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
ドレイン・ソース間降伏電圧を制御可能としたトランジ
スタ回路に関する。
ドレイン・ソース間降伏電圧を制御可能としたトランジ
スタ回路に関する。
【０００２】
【従来の技術】一般に、バイポーラ・トランジスタにお
いて、ベースをオープン状態にして、コレクタ・エミッ
タ間電圧を印加していくと、ある電圧でアバランシェ降
伏が起こり、コレクタ、エミッタ端子間に大電流が流れ
ることが知られている。これは、コレクタ・エミッタ間
の暗電流がベース領域での電子なだれ現象を引き起こ
し、過大な電流となって流れるのである。これは、例え
ば A.S.Groveの“Phisicsand Technology of Semicondu
ctor Devices ”(John Wiley and Sons,Inc.1976)の231
-233 頁に記載されている。
いて、ベースをオープン状態にして、コレクタ・エミッ
タ間電圧を印加していくと、ある電圧でアバランシェ降
伏が起こり、コレクタ、エミッタ端子間に大電流が流れ
ることが知られている。これは、コレクタ・エミッタ間
の暗電流がベース領域での電子なだれ現象を引き起こ
し、過大な電流となって流れるのである。これは、例え
ば A.S.Groveの“Phisicsand Technology of Semicondu
ctor Devices ”(John Wiley and Sons,Inc.1976)の231
-233 頁に記載されている。
【０００３】従来は、上記アバランシェ降伏が生じるメ
カニズムは知られていたものの、このアバランシェ降伏
電圧は、ベースの不純物濃度などのデバイス構造によっ
て決まるので、一旦デバイス構造を決めてしまうと、降
伏電圧の変更ができないという問題があった。
カニズムは知られていたものの、このアバランシェ降伏
電圧は、ベースの不純物濃度などのデバイス構造によっ
て決まるので、一旦デバイス構造を決めてしまうと、降
伏電圧の変更ができないという問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、上記実情に
鑑みてなされたもので、上記デバイス構造を決めた後で
も、電気的にアバランシェ降伏電圧を制御することがで
きるトランジスタ回路を提供するものである。
鑑みてなされたもので、上記デバイス構造を決めた後で
も、電気的にアバランシェ降伏電圧を制御することがで
きるトランジスタ回路を提供するものである。
【０００５】
【課題を解決するための手段と作用】本発明は、バック
ゲートがオープン状態のＭＯＳトランジスタと、このト
ランジスタのフロントゲートの印加電圧を制御する制御
手段とを具備し、前記ＭＯＳトランジスタのドレイン、
バックゲート、ソースで形成される寄生バイポーラトラ
ンジスタのアバランシェ降伏電圧を、前記制御手段で制
御することを特徴とする。
ゲートがオープン状態のＭＯＳトランジスタと、このト
ランジスタのフロントゲートの印加電圧を制御する制御
手段とを具備し、前記ＭＯＳトランジスタのドレイン、
バックゲート、ソースで形成される寄生バイポーラトラ
ンジスタのアバランシェ降伏電圧を、前記制御手段で制
御することを特徴とする。
【０００６】すなわち本発明らは、ＭＯＳトランジスタ
のソース、バックゲート（基板）、ドレインで形成され
る寄生のバイポーラトランジスタのアバランシェ降伏電
圧は、上記ＭＯＳトランジスタのゲート電圧を変化させ
ると、制御可能であるという事実を見出だしたことによ
りなされた。つまり、アバランシェ降伏電圧が調整でき
ると、上記ＭＯＳトランジスタのアバランシェ降伏を生
じないようにもできるし、アバランシェ降伏が早期に生
じるようにもできるし、アバランシェ降伏がなるべく遅
く生じるようにもできるなど、アバランシェ降伏電圧を
所望の値になるように適宜の調整ができるようになり、
用途範囲が広がるなどで、非常に便利なトランジスタ回
路が実現できるようになるものである。
のソース、バックゲート（基板）、ドレインで形成され
る寄生のバイポーラトランジスタのアバランシェ降伏電
圧は、上記ＭＯＳトランジスタのゲート電圧を変化させ
ると、制御可能であるという事実を見出だしたことによ
りなされた。つまり、アバランシェ降伏電圧が調整でき
ると、上記ＭＯＳトランジスタのアバランシェ降伏を生
じないようにもできるし、アバランシェ降伏が早期に生
じるようにもできるし、アバランシェ降伏がなるべく遅
く生じるようにもできるなど、アバランシェ降伏電圧を
所望の値になるように適宜の調整ができるようになり、
用途範囲が広がるなどで、非常に便利なトランジスタ回
路が実現できるようになるものである。
【０００７】
【実施例】以下本発明の実施例を説明していく。本発明
者らは、ＭＯＳトランジスタにおいて、そのバックゲー
ト（基板）をオープン状態にしてドレイン・ソース間に
電圧を印加し、更にゲート電圧を印加すると、ＭＯＳト
ランジスタのドレイン・バックゲート・ソースで構成さ
れる寄生のバイポーラトランジスタのアバランシェ降伏
電圧が低下することを見いだした。例えばバックゲート
（この場合、Ｐウエル基板）をオープン状態にしたＮＭ
ＯＳトランジスタＮ１を用いた図６の測定回路で、ゲー
トにＶｇｓ＝０Ｖ、０．２Ｖ、０．３Ｖ、０．４Ｖを印
加したときのドレイン・ソース間電圧Ｖｄｓとドレイン
・ソース間電流Ｉｄｓの関係を調べてみると、この事実
（アバランシェ降伏電圧の低下）が確認できる。ここに
於いて、ＮＭＯＳトランジスタＮ１は、しきい値電圧Ｖ
ｔｈ＝０．６Ｖ、Ｗ／Ｌｅｆｆ＝６３０μｍ／１．０μ
ｍ（Ｗはチャネル幅、Ｌｅｆｆは実行チャネル長）のサ
ンプルを用いた。Ｂ１は、ドレイン・バックゲート・ソ
ースで構成される、ＮＭＯＳトランジスタＮ１に寄生す
るｎｐｎバイポーラトランジスタである。
者らは、ＭＯＳトランジスタにおいて、そのバックゲー
ト（基板）をオープン状態にしてドレイン・ソース間に
電圧を印加し、更にゲート電圧を印加すると、ＭＯＳト
ランジスタのドレイン・バックゲート・ソースで構成さ
れる寄生のバイポーラトランジスタのアバランシェ降伏
電圧が低下することを見いだした。例えばバックゲート
（この場合、Ｐウエル基板）をオープン状態にしたＮＭ
ＯＳトランジスタＮ１を用いた図６の測定回路で、ゲー
トにＶｇｓ＝０Ｖ、０．２Ｖ、０．３Ｖ、０．４Ｖを印
加したときのドレイン・ソース間電圧Ｖｄｓとドレイン
・ソース間電流Ｉｄｓの関係を調べてみると、この事実
（アバランシェ降伏電圧の低下）が確認できる。ここに
於いて、ＮＭＯＳトランジスタＮ１は、しきい値電圧Ｖ
ｔｈ＝０．６Ｖ、Ｗ／Ｌｅｆｆ＝６３０μｍ／１．０μ
ｍ（Ｗはチャネル幅、Ｌｅｆｆは実行チャネル長）のサ
ンプルを用いた。Ｂ１は、ドレイン・バックゲート・ソ
ースで構成される、ＮＭＯＳトランジスタＮ１に寄生す
るｎｐｎバイポーラトランジスタである。
【０００８】図７には、温度依存性（Ｔａ＝−４０、２
５、８５℃）も含めて、図６の測定結果を示す。これを
見れば、あるゲート電位から、電流が急激に流れること
が分かる。この非常に大きな電流（下記の降伏電流）が
流れるので、デバイス破壊を防止するため、測定では、
１０μＡで電流リミットをかけているが、このグラフの
特性の急俊な立ち上がりを見れば、降伏が起こっている
ことは充分に分かる。ゲート・ソース間電圧Ｖｇｓ＝０
Ｖのときは、バイポーラトランジスタそのもののアバラ
ンシェ降伏電圧が観測されるが、Ｖｇｓ＞０Ｖにする
と、降伏電圧が低くなることが分かる。
５、８５℃）も含めて、図６の測定結果を示す。これを
見れば、あるゲート電位から、電流が急激に流れること
が分かる。この非常に大きな電流（下記の降伏電流）が
流れるので、デバイス破壊を防止するため、測定では、
１０μＡで電流リミットをかけているが、このグラフの
特性の急俊な立ち上がりを見れば、降伏が起こっている
ことは充分に分かる。ゲート・ソース間電圧Ｖｇｓ＝０
Ｖのときは、バイポーラトランジスタそのもののアバラ
ンシェ降伏電圧が観測されるが、Ｖｇｓ＞０Ｖにする
と、降伏電圧が低くなることが分かる。
【０００９】図８に、図７の結果から得た、降伏電圧対
ゲート電位の関係を示す。即ちトランジスタＮ１のゲー
トに正のゲート電圧を印加したことによって、ゲート直
下の半導体表面のエネルギー・バンド構造と電荷分布が
変化し、ゲート直下にサブ・スレッショルド電流が流
れ、この電流が引き金となって、より低いゲート電圧で
あるＶｄｓにおいて、半導体表面でアバランシェ降伏が
起こっていると考えられる。
ゲート電位の関係を示す。即ちトランジスタＮ１のゲー
トに正のゲート電圧を印加したことによって、ゲート直
下の半導体表面のエネルギー・バンド構造と電荷分布が
変化し、ゲート直下にサブ・スレッショルド電流が流
れ、この電流が引き金となって、より低いゲート電圧で
あるＶｄｓにおいて、半導体表面でアバランシェ降伏が
起こっていると考えられる。
【００１０】上記ＮＭＯＳとは反対のＰＭＯＳトランジ
スタの場合は、ゲート電位をソースよりも低くすること
によって、降伏電圧の制御が可能である。図１は本発明
の実施例の回路図であり、本発明を信号のリミッタに用
いた場合の例を示す。この例のＮＭＯＳトランジスタＮ
１において、ソースを接地電位（Ｖｓｓ）に接続し、ド
レインは信号線１２（例えば出力ライン）、バックゲー
ト（ベース）はオープン状態とし、ゲート（フロントゲ
ート）には制御信号を印加する。ここでは、このゲート
にＤ／Ａ（デジタル−アナログ）コンバータ１１の出力
が接続され、従ってゲート電位をデジタル的に制御す
る。例えばＤ／Ａコンバータ１１の出力として、０．４
Ｖを印加すれば、ドレインに４．３Ｖを越える電圧がか
かると、アバランシェ降伏が起こるので、この回路は、
４．３Ｖのリミット電位を持つ。Ｄ／Ａコンバータ１１
の変わりに、何らかのバイアス発生器等を用いてもよい
ことはもちろんである。
スタの場合は、ゲート電位をソースよりも低くすること
によって、降伏電圧の制御が可能である。図１は本発明
の実施例の回路図であり、本発明を信号のリミッタに用
いた場合の例を示す。この例のＮＭＯＳトランジスタＮ
１において、ソースを接地電位（Ｖｓｓ）に接続し、ド
レインは信号線１２（例えば出力ライン）、バックゲー
ト（ベース）はオープン状態とし、ゲート（フロントゲ
ート）には制御信号を印加する。ここでは、このゲート
にＤ／Ａ（デジタル−アナログ）コンバータ１１の出力
が接続され、従ってゲート電位をデジタル的に制御す
る。例えばＤ／Ａコンバータ１１の出力として、０．４
Ｖを印加すれば、ドレインに４．３Ｖを越える電圧がか
かると、アバランシェ降伏が起こるので、この回路は、
４．３Ｖのリミット電位を持つ。Ｄ／Ａコンバータ１１
の変わりに、何らかのバイアス発生器等を用いてもよい
ことはもちろんである。
【００１１】上記のようにすれば、バックゲートがオー
プンのＭＯＳトランジスタにおいて、ゲート・ソース間
電圧Ｖｇｓを制御できることにより、ドレイン・ソース
間降伏電圧を制御でき、あたかも降伏電圧可変機構を持
ったツェナーダイオードのような作用を行わせることが
できる。この時、例えばトランジスタＮ１の構造が決ま
ったものであっても、トランジスタＮ１はそのゲート電
圧を調整することにより、所望のアバランシェ降伏電圧
を持つことが可能であり、トランジスタＮ１の製造を変
える必要がないものである。
プンのＭＯＳトランジスタにおいて、ゲート・ソース間
電圧Ｖｇｓを制御できることにより、ドレイン・ソース
間降伏電圧を制御でき、あたかも降伏電圧可変機構を持
ったツェナーダイオードのような作用を行わせることが
できる。この時、例えばトランジスタＮ１の構造が決ま
ったものであっても、トランジスタＮ１はそのゲート電
圧を調整することにより、所望のアバランシェ降伏電圧
を持つことが可能であり、トランジスタＮ１の製造を変
える必要がないものである。
【００１２】図２は、本発明を、静電破壊（ＥＳＤ）に
対する保護回路に用いた場合の例である。ここでＮＭＯ
ＳトランジスタＮ１は、ソースを接地電位（Ｖｓｓ）に
接続し、バックゲート（Ｐウエルであり、寄生バイポー
ラトランジスタのベース）はオープンとし、ゲートはト
ランジスタＢＰ１のベースに接続され、そのコレクタは
ＮＭＯＳトランジスタＮ１のドレインに接続されてい
る。トランジスタＢＰ１のベースは、自己の抵抗成分Ｒ
ｐ（例えば、ＰウエルのＶｓｓ電位へのバイアス部まで
の抵抗成分）を介して接地Ｖｓｓに接続されている。ト
ランジスタＮ１のドレインは、例えば本回路を形成する
集積回路の外部端子２１につながり、さらには内部回路
中の素子、例えばＭＯＳトランジスタＮ５のゲートに接
続されている。
対する保護回路に用いた場合の例である。ここでＮＭＯ
ＳトランジスタＮ１は、ソースを接地電位（Ｖｓｓ）に
接続し、バックゲート（Ｐウエルであり、寄生バイポー
ラトランジスタのベース）はオープンとし、ゲートはト
ランジスタＢＰ１のベースに接続され、そのコレクタは
ＮＭＯＳトランジスタＮ１のドレインに接続されてい
る。トランジスタＢＰ１のベースは、自己の抵抗成分Ｒ
ｐ（例えば、ＰウエルのＶｓｓ電位へのバイアス部まで
の抵抗成分）を介して接地Ｖｓｓに接続されている。ト
ランジスタＮ１のドレインは、例えば本回路を形成する
集積回路の外部端子２１につながり、さらには内部回路
中の素子、例えばＭＯＳトランジスタＮ５のゲートに接
続されている。
【００１３】図２において、外部端子２１を介してトラ
ンジスタＮ１のドレイン・ノードに正のサージ電圧（電
源電圧より大）がかかったとき、トランジスタＢＰ１の
ベースには、コレクタ・ベース間のＰＮ接合ダイオード
のブレイクダウンにより電流が流れ込み、ベース自身の
抵抗成分Ｒｐによりベース電位はＶｓｓより上昇し、ベ
ース・エミッタが順方向（例えば０．６Ｖ以上）にバイ
アスされる。この結果、トランジスタＢＰ１がオンし、
正のサージをＶｓｓに逃がそうとする。一方、ベース電
位が上昇したので、ＮＭＯＳトランジスタＮ１のゲート
電位も、同時に上昇する。従って前述したように、トラ
ンジスタＮ１のバックゲートが接地電位にあるときのア
バランシェ降伏電圧よりも、ずっと低い電圧で降伏をお
こし、上記サージをＶｓｓに逃がそうとする。つまりト
ランジスタＢＰ１のみのときよりも、図２の場合のほう
が、サージを逃がす力が強くなるものである。
ンジスタＮ１のドレイン・ノードに正のサージ電圧（電
源電圧より大）がかかったとき、トランジスタＢＰ１の
ベースには、コレクタ・ベース間のＰＮ接合ダイオード
のブレイクダウンにより電流が流れ込み、ベース自身の
抵抗成分Ｒｐによりベース電位はＶｓｓより上昇し、ベ
ース・エミッタが順方向（例えば０．６Ｖ以上）にバイ
アスされる。この結果、トランジスタＢＰ１がオンし、
正のサージをＶｓｓに逃がそうとする。一方、ベース電
位が上昇したので、ＮＭＯＳトランジスタＮ１のゲート
電位も、同時に上昇する。従って前述したように、トラ
ンジスタＮ１のバックゲートが接地電位にあるときのア
バランシェ降伏電圧よりも、ずっと低い電圧で降伏をお
こし、上記サージをＶｓｓに逃がそうとする。つまりト
ランジスタＢＰ１のみのときよりも、図２の場合のほう
が、サージを逃がす力が強くなるものである。
【００１４】負のサージが、外部端子２１に印加された
ときは、Ｒｐ、ＢＰ１を介して負のサージが流れるが、
この電流はＢＰ１のベース電流となり、ＢＰ１はオン
（エミッタ・コレクタの関係が逆転する）し、更に、ト
ランジスタＮ１のゲート・バイアスが大きくなる（ソー
ス・ドレインの関係が逆転する）ので、アバランシェ降
伏電圧は下がり、結果として、負のサージは、ＢＰ１の
オン及びＮ１のアバランシェ降伏によってＶｓｓへにが
される。
ときは、Ｒｐ、ＢＰ１を介して負のサージが流れるが、
この電流はＢＰ１のベース電流となり、ＢＰ１はオン
（エミッタ・コレクタの関係が逆転する）し、更に、ト
ランジスタＮ１のゲート・バイアスが大きくなる（ソー
ス・ドレインの関係が逆転する）ので、アバランシェ降
伏電圧は下がり、結果として、負のサージは、ＢＰ１の
オン及びＮ１のアバランシェ降伏によってＶｓｓへにが
される。
【００１５】図３は、外部端子２１を境に、Ｖｓｓ側の
みでなく、電源Ｖｃｃ側にも本発明を適用した場合の例
である。もし、Ｖｓｓがオープンで、Ｖｃｃのみ印加さ
れている場合でも、サージ（正）をＶｃｃ側に逃がすこ
とができる。サージが入ってトランジスタＢＰ２がオン
（サージ電圧が高いため、トランジスタＢＰ２のエミッ
タ、コレクタの関係が逆転）した場合、ＮＭＯＳトラン
ジスタＮ２のゲートが上昇し、トランジスタＮ２の降伏
電位が下がり、サージをＶｃｃ側に逃がすものである。
みでなく、電源Ｖｃｃ側にも本発明を適用した場合の例
である。もし、Ｖｓｓがオープンで、Ｖｃｃのみ印加さ
れている場合でも、サージ（正）をＶｃｃ側に逃がすこ
とができる。サージが入ってトランジスタＢＰ２がオン
（サージ電圧が高いため、トランジスタＢＰ２のエミッ
タ、コレクタの関係が逆転）した場合、ＮＭＯＳトラン
ジスタＮ２のゲートが上昇し、トランジスタＮ２の降伏
電位が下がり、サージをＶｃｃ側に逃がすものである。
【００１６】図２、図３において、トランジスタＢＰ
１、ＢＰ２は、例えばＰ基板（ウエル）上で、Ｎ拡散層
を近接しておくことによって実現できる。この場合、Ｎ
ＭＯＳトランジスタＮ１、Ｎ２の基板と分離するため、
Ｎ基板上のＰウエル構造が必要となるものである。
１、ＢＰ２は、例えばＰ基板（ウエル）上で、Ｎ拡散層
を近接しておくことによって実現できる。この場合、Ｎ
ＭＯＳトランジスタＮ１、Ｎ２の基板と分離するため、
Ｎ基板上のＰウエル構造が必要となるものである。
【００１７】図４、図５のように、図２、図３のトラン
ジスタＢＰ１、ＢＰ２は、ＮＭＯＳトランジスタＮ１、
Ｎ２とは別のＰウエル上に形成されたＮＭＯＳトランジ
スタＮ３、Ｎ４としても実現できる。これらＭＯＳトラ
ンジスタのソース、ドレインがエミッタ、コレクタとな
り、バックゲート（基板）がベースとなる。トランジス
タＮ３、Ｎ４のゲートはＶｓｓに接続し、トランジスタ
の降伏電圧を上げて、オフ状態にしておく。この場合、
図２、図３の場合のごとく、単にＰ基板上でＮ拡散層を
近接しておくよりも、その間隔を狭くでき、すなわちベ
ース長を短くできるので、サージを逃がす能力が高くな
る。
ジスタＢＰ１、ＢＰ２は、ＮＭＯＳトランジスタＮ１、
Ｎ２とは別のＰウエル上に形成されたＮＭＯＳトランジ
スタＮ３、Ｎ４としても実現できる。これらＭＯＳトラ
ンジスタのソース、ドレインがエミッタ、コレクタとな
り、バックゲート（基板）がベースとなる。トランジス
タＮ３、Ｎ４のゲートはＶｓｓに接続し、トランジスタ
の降伏電圧を上げて、オフ状態にしておく。この場合、
図２、図３の場合のごとく、単にＰ基板上でＮ拡散層を
近接しておくよりも、その間隔を狭くでき、すなわちベ
ース長を短くできるので、サージを逃がす能力が高くな
る。
【００１８】なお、本発明は上記実施例のみに限られ
ず、種々の応用が可能である。例えば、実施例ではＮＭ
ＯＳトランジスタの場合に本発明を適用したが、ＰＭＯ
Ｓトランジスタを用いた場合でも、原理的に同様に適用
できる。
ず、種々の応用が可能である。例えば、実施例ではＮＭ
ＯＳトランジスタの場合に本発明を適用したが、ＰＭＯ
Ｓトランジスタを用いた場合でも、原理的に同様に適用
できる。
【００１９】
【発明の効果】以上説明したごとく本発明によれば、Ｍ
ＯＳトランジスタのアバランシェ降伏電圧が調整できる
ため、上記ＭＯＳトランジスタのアバランシェ降伏を生
じないようにもできるし、アバランシェ降伏が早期に生
じるようにもできるし、アバランシェ降伏がなるべく遅
く生じるようにもできるなど、アバランシェ降伏電圧を
所望の値になるように適宜の調整ができるようになり、
用途範囲が広がるなどで、非常に便利なトランジスタ回
路が実現できるようになるものである。すなわち、バッ
クゲートがオープン状態のＭＯＳトランジスタのドレイ
ン・ソース間アバランシェ降伏電圧を制御し、あたかも
降伏電圧可変機能を持ったツェナーダイオードのような
動作を行わせることができるし、ＭＯＳトランジスタ、
バイポーラトランジスタの両方の機能を利用して、従来
より低い降伏電圧を得ることにより、高い静電破壊耐圧
が実現できるなどの機能を有したトランジスタ回路が提
供できるものである。
ＯＳトランジスタのアバランシェ降伏電圧が調整できる
ため、上記ＭＯＳトランジスタのアバランシェ降伏を生
じないようにもできるし、アバランシェ降伏が早期に生
じるようにもできるし、アバランシェ降伏がなるべく遅
く生じるようにもできるなど、アバランシェ降伏電圧を
所望の値になるように適宜の調整ができるようになり、
用途範囲が広がるなどで、非常に便利なトランジスタ回
路が実現できるようになるものである。すなわち、バッ
クゲートがオープン状態のＭＯＳトランジスタのドレイ
ン・ソース間アバランシェ降伏電圧を制御し、あたかも
降伏電圧可変機能を持ったツェナーダイオードのような
動作を行わせることができるし、ＭＯＳトランジスタ、
バイポーラトランジスタの両方の機能を利用して、従来
より低い降伏電圧を得ることにより、高い静電破壊耐圧
が実現できるなどの機能を有したトランジスタ回路が提
供できるものである。
【図１】本発明の一実施例の回路図。
【図２】本発明の異なる実施例の回路図。
【図３】本発明の異なる実施例の回路図。
【図４】本発明の異なる実施例の回路図。
【図５】本発明の異なる実施例の回路図。
【図６】本発明で用いるトランジスタの試験回路図。
【図７】同回路で得られた特性図。
【図８】同回路で得られた特性図。
１１…Ｄ−Ａコンバータ（制御手段）、１２…信号線、
２１…外部端子、Ｎ１、Ｎ２…バックゲート・オープン
ＮＭＯＳトランジスタ、ＢＰ１、ＢＰ２…サージ検出用
バイポーラトランジスタ、Ｒｐ、Ｒｐ１、ＲＰ２…サー
ジ検出用抵抗、Ｎ３、Ｎ４…サージ検出用ＭＯＳトラン
ジスタ。
２１…外部端子、Ｎ１、Ｎ２…バックゲート・オープン
ＮＭＯＳトランジスタ、ＢＰ１、ＢＰ２…サージ検出用
バイポーラトランジスタ、Ｒｐ、Ｒｐ１、ＲＰ２…サー
ジ検出用抵抗、Ｎ３、Ｎ４…サージ検出用ＭＯＳトラン
ジスタ。
Claims (8)
- 【請求項１】バックゲートがオープン状態のＭＯＳトラ
ンジスタと、このトランジスタのフロントゲートの印加
電圧を制御する制御手段とを具備し、前記ＭＯＳトラン
ジスタのドレイン、バックゲート、ソースで形成される
寄生バイポーラトランジスタのアバランシェ降伏電圧
を、前記制御手段で制御することを特徴とするトランジ
スタ回路。 - 【請求項２】前記ＭＯＳトランジスタのチャネル導電路
の一方は電源電極Ｖｃｃ、Ｖｓｓのいずれか一方に接続
され、前記チャネル導電路の他方は信号線に接続される
請求項１に記載のトランジスタ回路。 - 【請求項３】前記制御手段による前記フロントゲートへ
の印加電圧は、可変である請求項１に記載のトランジス
タ回路。 - 【請求項４】バックゲートがオープン状態のＭＯＳトラ
ンジスタと、このトランジスタのフロントゲートに接続
され、サージ電圧を検出して該サージ電圧の検出結果に
応じた電圧を前記ＭＯＳトランジスタのフロントゲート
に印加するサージ検出手段とを具備し、前記ＭＯＳトラ
ンジスタのドレイン、バックゲート、ソースで形成され
る寄生バイポーラトランジスタのアバランシェ降伏電圧
を、前記サージ検出手段で制御することを特徴とするト
ランジスタ回路。 - 【請求項５】前記サージ検出手段は、バイポーラトラン
ジスタ、及びそのベースと電源電極Ｖｃｃ、Ｖｓｓのい
ずれか一方との間の抵抗で形成されており、前記バイポ
ーラトランジスタのコレクタ、エミッタの一方、及び前
記ＭＯＳトランジスタのチャネル導電路の一方は、少な
くとも前記ＭＯＳトランジスタ、サージ検出手段を形成
した集積回路の外部端子に接続され、前記バイポーラト
ランジスタのコレクタ、エミッタの他方、及び前記ＭＯ
Ｓトランジスタのチャネル導電路の他方は、前記電源電
極のいずれか一方に接続されている請求項４に記載のト
ランジスタ回路。 - 【請求項６】バックゲートがオープン状態の第１のＭＯ
Ｓトランジスタと、このトランジスタのフロントゲート
に接続され、サージ電圧を検出して該サージ電圧の検出
結果に応じた電圧を前記第１のＭＯＳトランジスタのフ
ロントゲートに印加する第１のサージ検出手段と、バッ
クゲートがオープン状態の第２のＭＯＳトランジスタ
と、このトランジスタのフロントゲートに接続され、前
記サージ電圧を検出して該サージ電圧の検出結果に応じ
た電圧を前記第２のＭＯＳトランジスタのフロントゲー
トに印加する第２のサージ検出手段とを具備し、前記第
１のサージ検出手段は、第１のバイポーラトランジス
タ、及びそのベースと電源電極Ｖｃｃ、Ｖｓｓの一方と
の間の第１の抵抗で形成されており、前記第１のバイポ
ーラトランジスタのコレクタ、エミッタの一方、及び前
記第１のＭＯＳトランジスタのチャネル導電路の一方
は、少なくとも前記第１のＭＯＳトランジスタ、第１の
サージ検出手段を形成した集積回路の外部端子に接続さ
れ、前記第１のバイポーラトランジスタのコレクタ、エ
ミッタの他方、及び前記第１のＭＯＳトランジスタのチ
ャネル導電路の他方は、前記電源電極の一方に接続され
ており、前記第２のサージ検出手段は、第２のバイポー
ラトランジスタ、及びそのベースと電源電極の一方との
間の第２の抵抗で形成されており、前記第２のバイポー
ラトランジスタのコレクタ、エミッタの一方、及び前記
第２のＭＯＳトランジスタのチャネル導電路の一方は、
前記集積回路の外部端子に接続され、前記第２のバイポ
ーラトランジスタのコレクタ、エミッタの他方、及び前
記第２のＭＯＳトランジスタのチャネル導電路の他方
は、前記電源電極の他方に接続されてなり、前記第１、
第２のＭＯＳトランジスタのドレイン、バックゲート、
ソースで形成される寄生バイポーラトランジスタのアバ
ランシェ降伏電圧を、それぞれ前記第１、第２のサージ
検出手段で制御することを特徴とするトランジスタ回
路。 - 【請求項７】請求項５において、そのサージ検出手段
は、ＭＯＳトランジスタの寄生バイポーラトランジスタ
で構成され、この寄生バイポーラトランジスタが請求項
５のバイポーラトランジスタとして用いられるトランジ
スタ回路。 - 【請求項８】請求項６において、その第１、第２のサー
ジ検出手段は、それぞれＭＯＳトランジスタの寄生バイ
ポーラトランジスタで構成され、これら寄生バイポーラ
トランジスタが請求項６のそれぞれ第１、第２のバイポ
ーラトランジスタとして用いられるトランジスタ回路。
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|---|---|---|---|
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| JPH07161973A true JPH07161973A (ja) | 1995-06-23 |
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