KR950022127A - 트랜지스터 회로 - Google Patents

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마사노리 기누가사
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사또오 후미오
가부시기가이샤 도시바
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Abstract

본 발명에 따른 디바이스는 백게이트와 오픈 MOS 트랜지스터의 애벌런치 항복 전압을 제어한다.
백게이트가 오픈 상태인 MOS 트랜지스터와 이 트랜지스터의 프론트 게이트의 인가 전압을 제어하는 수단을 구비하며, 상기 MOS 트랜지스터의 드레인과 백게이트와 소스와 형성되는 기생 바이폴라 트랜지스터의 애벌런치 항복전압을 상기 제어 수단으로 제어하는 것을 특징으로 한다.

Description

트랜지스터 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 일실시예의 회로도.
제 2도는 본 발명의 다른 실시예의 회로도.
제 3 도는 본 발명의 다른 실시예의 회로도.
제 4 도는 본 발명의 다른 실시예의 회로도.
제 5 도는 본 발명의 다른 실시예의 회로도.
제 6 도는 본 발명에서 사용하는 트랜지스터의 시험 회로도.
제 7도는 동 회로에서 얻어진 특성도.
제 8도는 동 회로에서 얻어진 특성도.
*도면의 주요 부분에 대한 부호의 설명
11 : D-A 변환기(제어수단)12 : 신호선
21 : 외부단자
N1,N2 : 백게이트.오픈 nMOS 트랜지스터
BP1,BP2 : 서지 검출용 바이폴라 트랜지스터 Rp,Rp1,Rp2 : 서지 검출용 저항
N3,N4 : 서지 검출용 MOS 트랜지스터

Claims (8)

  1. 벡케이트가 오픈 상태인 MOS 트랜지스터(N1,N2)와, 이 트랜지스터의 프론트게이트의 인가 전압을 제어하는 제어수단(11)을 구비하며, 상기 MOS 트랜지스터의 드레인과 벡케이트와 소스로 형성되는 기생 바이폴라 트랜지스터 의 애벌런치 항복전압을 상기 제어 수단으로 제어하는 것을 특징으로 하는 트랜지스터 회로.
  2. 제 1 항에 있어서, 상기 MOS 트랜지스터(N1,N2)의 채널 도전로의 한쪽은 전원 전극(Vcc,Vss)의 어느 한쪽에 접속되고, 상기 채널 도전로의 다른쪽은 신호선에 접속되는 것을 특징으로 하는 트랜지스터 회로.
  3. 제 1 항에 있어서, 상기 제어 수단(11)에 의한 상기 프론트 게이트에의 인가 전압은 가변적인 것을 특징으로 하는 트랜지스터 회로.
  4. 백게이트가 오픈 상태인 MOS 트랜지스터(N1,N2)와, 이 트랜지스터의 프론트게이트에 접속되고 서지 전압을 검출하여 이 서지 전압의 검출 결과에 따른 전압을 상기 MOS 트랜지스터 의 프론트 게이트에 인가하는 서지 검출수단(BP1,BP2,N3,N4)을 구비하며, 상기 MOS 트랜지스터의 드레인과 백게이트와 소스로 형성되는 기생 바이폴라 트랜지스터의 애벌런치 항복 전압을 상기 서지 검출 수단으로 제어하는 것을 특징으로 하는 트랜지스터 회로.
  5. 제 4 항에 있어서, 상기 서지 검출 수단(BP1,BP2)은, 바이폴라 트랜지스터(BP1,BP2) 및 그 베이스와 전원 전극(Vcc,Vss)의 어느 한쪽과의 사이의 저항(Rp,Rp1,Rp2)으로 형성되어 있으며 , 상기 바이폴라 트랜지스터의 콜렉터와 에미터의 한쪽 및 상기 MOS 트랜지스터(N1,N2)의 채널 도전로의 한쪽은 적어도 상기 MOS 트랜지스터와 서지 검출 수단을 형성하는 집적 회로의 외부 단자(21)에 접속되고, 상기 바이폴라 트랜지스터의 콜렉터와 에미터의 다른쪽 및 상기 MOS 트랜지스터의 채널 도전로의 다른쪽은 상기 전원 전극의 어느 한 쪽에 접속되어 있는 것을 특징으로 하는 트랜지스터 회로.
  6. 백게이트 오픈 상태인 제 1 MOS 트랜지스터(N1), 이 트랜지스터의 프론트 게이트에 접속되고 서지 전압을 검출하여 이 서지 전압의 검출 결과에 따른 전압을 상기 제 1 MOS 트랜지스터의 프론트 게이트에 인가하는 제 1 서지 검출 수단(BP1,Rp1), 백게이트가 오픈 상태인 제 2 MOS 트랜지스터(N2) 및 이 트랜지스터의 프론트게이트에 접속되고 상기 서지 전압을 검출하여 이 서지 전압의 검출 결과에 따른 전압을 상기 제 2 MOS 트랜지스터의 프론트 게이트에 인가하는 제 2 서지 검출 수단(BP2)(Rp2)을 구비하며, 상기 제 1서지 검출 수단은 제 1 바이폴라 트랜지스터(BP1) 및 그 베이스와 전원 전극 (VCC,VSS)의 한쪽과의 사이의 제 1 저항(Rp1)으로 형성되어 있고, 상기 제 1 바이폴라 트랜지스터의 콜렉터와 에미터의 한쪽 및 상기 제 1 MOS 트랜지스터의 채널 도전로의 한쪽은 적어도 상기 제 1 MOS 트랜지스터 와 제 1 서지 검출 수단을 형성한 집적 회로의 외부 단자(21)에 접속되며, 상기 제 1 바이폴라 트랜지스터의 콜렉터와 에미터의 다른쪽 및 상기 제 1 MOS 트랜지스터의 채널 도전로의 다른쪽은 상기 전원 전극의 한쪽에 접속되어 있고, 상기 제 2 의 서지 검출 수단은 제 2 바이폴라 트랜지스터(BP2)및 그 베이스와 전원 전극의 한쪽과의 사이의 제 2저항(Rp2)으로 형성되어 있고, 상기 제 2 바이폴라 트랜지스터의 콜렉터와 에미터의 한쪽 및 상기 제 2MOS 트랜지스터의 채널 도전로의 다른쪽은 상기 전원 전극의 다른쪽에 접속되어 이루어지고, 상기 제 1 및 제 2 MOS 트랜지스터의 드레인과 백게이트와 소스로 형성되는 기생 바이폴라 트랜지스터의 애벌런치 항복전압을 각각 상기 제 1 및 제 2 서지 검출 수단으로 제어하는 것을 특징으로 하는 트랜지스터 회로.
  7. 제 5 항에 있어서, 상기 서지 검출 수단(N3,N4)은 MOS 트랜지스터의 기생 바이폴라 트랜지스터로 구성되고, 이 기생 바이폴라 트랜지스터가 상기 바이폴라 트랜지스터로 사용되는 것을 특징으로 하는 트랜지스터 회로.
  8. 상기 제 1 및 제 2 서지 검출 수단(N3,N4)은 각각 MOS 트랜지스터의 기생 바이폴라 트랜지스터로 구성되며, 이기생 바이폴라 트랜지스터가 각각 상기 제 1 및 제 2 바이폴라 트랜지스터로 사용되는 것을 특징으로 하는 트랜지스터 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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