CN1298048C

CN1298048C - 避免深渠沟的顶部尺寸扩大的方法

Info

Publication number: CN1298048C
Application number: CNB031465250A
Authority: CN
Inventors: 许平; 吴国坚
Original assignee: Nanya Technology Corp
Current assignee: Nanya Technology Corp
Priority date: 2003-07-03
Filing date: 2003-07-03
Publication date: 2007-01-31
Anticipated expiration: 2023-07-03
Also published as: CN1567566A

Abstract

一种避免深渠沟的顶部尺寸扩大的方法，是提供一衬底，其上具有一衬垫结构且已完成深渠沟电容器的工艺；对该衬底上的衬垫结构进行回缩，露出部分该衬底的上表面，以一填充层填入一深渠沟，接着，再保形性形成一遮蔽层于上述衬垫结构、上述衬底露出的上表面及上述填充层上，且蚀刻上述遮蔽层以形成一遮蔽层间隙壁，完全包覆上述衬垫结构侧壁及上述衬底露出的上表面。利用本发明所述的方法，可避免深渠沟的顶部尺寸在蚀刻工艺中扩大，进一步防止深沟渠电容器中的次电压漏损。

Description

避免深渠沟的顶部尺寸扩大的方法

技术领域

本发明是有关于一种深渠沟电容器工艺，特别有关一种避免深渠沟的顶部尺寸扩大的方法，可以有效防止深沟渠电容器中的次电压漏损。

背景技术

动态随机存取存储器(DRAM)为一种可以读写的存储器，而DRAM的每个动态随机存取存储器胞(DRAM cell)只需由一个晶体管和一个电容器构成，因此相对于其它存储器而言，DRAM可以达到相当高的积集度，使得DRAM被广泛地应用在计算机及电器产品上。目前的平面晶体管设计是搭配一种深渠沟电容器(deep trench capacitor)，将三维的电容器结构制作于半导体硅衬底内的深渠沟中，可以缩小存储单元的尺寸与电力消耗，进而加快其操作速度。

请参阅图1a，其显示公知DRAM胞的深渠沟(deep trench)排列的平面图。应用于折迭位线(folded bit line)结构中，每一个主动区域中包含有两条字符线WL1、WL2以及一条位线BL，其中符号BC代表一位接触插塞，符号DT代表一深渠沟，而符号S则代表深渠沟DT顶部在位线BL方向的尺寸。

请参阅图1b，其显示公知DRAM胞的深渠沟电容器的剖面示意图。一半导体硅衬底10内制作有一深渠沟DT，而深渠沟DT的下方区域是制作成为一深渠沟电容器12，其乃由一埋入电极板(buried plate)、一节点介电层(node dielectric)以及一储存节点(storage node)所构成。关于深渠沟电容器12的制作，首先，利用反应性离子蚀刻(RIE)方法，可于p型半导体硅衬底10内形成深渠沟DT。而后，借由一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火工艺，可使n+型离子扩散至深渠沟DT下方区域，而形成一n+型扩散区14，用来作为深渠沟电容器12的埋入电极板。然后，于深渠沟DT下方区域的内侧壁与底部形成一氮化硅层16，用来作为深渠沟电容器12的节点介电层。后续，于深渠沟DT内沉积一n+型掺杂的第一多晶硅层18，并回蚀(recess)第一多晶硅层18至一预定深度，则可用来作为深渠沟电容器12的储存节点。

完成上述的深渠沟电容器12之后，先于深渠沟DT上方区域的侧壁上制作一领型介电(collar dielectric)层20，再于深渠沟DT上方区域内形成一第二多晶硅层22及一第三多晶硅层24。后续则可进行一浅沟隔离(STI)结构26、字符线WL1、WL2、源/漏极扩散区域28、位接触插塞BC以及位线BL等工艺。浅沟隔离结构2 6是用来区分两相邻的DRAM胞。

此外，为了使深渠沟电容器12连接至表面的晶体管，是在深渠沟DT的顶部开口周围的硅衬底10内形成有一埋入带外扩散(buried strapoutdiffusion)区域30以作为一节点接合接口(node junction)，并借由形成于深渠沟DT的第二多晶硅层22与第三多晶硅层24来连接深渠沟电容器12及上述节点接合界面30。

随着DRAM工艺的持续缩小化，深渠沟的孔径大小亦随的限缩，为了使后续形成在深渠沟电容器12的储存节点上的第二多晶硅层22能顺利的填入，往往会借由对形成于深渠沟DT开口处的一衬垫结构进行一回缩(pullback)步骤，以加大深渠沟DT的顶部开口尺寸，方便第二多晶硅层22的填入。

请参阅图2a至图2f，显示公知对深渠沟开口处的衬垫结构11进行回缩(pullback)以利后续多晶硅层填入的工艺其剖面示意图。如图2a所示，一p型半导体硅衬底10已经完成深渠沟电容器12的制作，包含有：一氮化硅垫层13及一氧化硅垫层15构成的一衬垫结构11、一深渠沟17、一n+型扩散区14、一氮化硅层16以及一n+型掺杂的第一多晶硅层18。然后，对深渠沟17开口处的氮化硅垫层13以经加热的磷酸(phosphoricacid)来进行回缩(pullback)，由于上述回缩对氮化硅垫层13的蚀刻速率大于对氧化硅垫层15的蚀刻速率，形成如图2b所示的结构。

接着，如图2c所示，利用热氧化法于硅衬底10的暴露表面上长成一第一氧化硅层34，用以覆盖深渠沟17上方区域的侧壁，可确保n+型扩散区14与后续制作的埋入带外扩散区域30之间的绝缘效果。然后，如图2d所示，利用CVD方式沉积一第二氧化硅层36，再以非等向性干蚀刻方式去除第一多晶硅层18顶部的第二氧化硅层36。

后续，如图2e所示，于深渠沟17内沉积第二多晶硅层22，并回蚀刻第二多晶硅层22至一预定深度。最后，如图2f所示，利用湿蚀刻方式去除部分的第一氧化硅层34以及第二氧化硅层36，直至凸出第二多晶硅层22的顶部，则残留的第一氧化硅层34以及第二氧化硅层36是用作为一领型介电层20。形成领型介电层20的目的是使外扩散区域30与埋入电极板14之间达到有效的隔绝，以防止此处的漏电流问题危害DRAM胞的保留时间(retention time)。

然而，由于第一氧化硅层34的氧化成长过程会使一部分的硅衬底10转变成为SiO2，因此后续的湿蚀刻步骤会扩张深渠沟顶部开口尺寸(深渠沟DT’顶部开口尺寸由S变大至S’)，请参照图3，如此会影响字符线WL与深渠沟DT的重迭容忍度以及埋入带外扩散区域30的分布，尤其会缩短源/漏极扩散区域28与埋入带外扩散区域30之间的重迭边缘区域L，进而加重恶化漏电流现象与次电压(sub-Vt)的表现。虽然对深渠沟开口处的衬垫结构11进行回缩(pullback)以露出硅衬底10，是造成深渠沟DT顶部开口扩大的最主要因素。但是对深渠沟开口处的衬垫结构11进行回缩的步骤是相当重要的，若是省略此步骤，虽然可有效抑制深渠沟顶部开口尺寸变大而防止次电压(sub-Vt)漏损的现象，但由于深渠沟的深宽比(aspect ratio)甚大(往往大于4∶1)，不对衬垫结构进行回缩(pullpack)，将使得以第二多晶硅层填充深渠沟时，易造成缝隙(seam)19或孔洞(void)的发生，请参照图2g，如此一来，不但增加了沟槽式电容的阻抗，且缝隙或孔洞也将导致在后续的回蚀或化学清洗工艺时，蚀刻液或溶剂伤及深渠沟电容器致使该装置失效。

因此，在必须对深渠沟开口处的衬垫结构进行回缩的前提之下，如何避免深渠沟的顶部开口尺寸的扩大，是目前半导体工艺技术上亟需研究的重点。

发明内容

有鉴于此，本发明的主要目的在于提供一种避免深渠沟的顶部尺寸扩大的方法，借由填入一填充层于深渠沟以助于后续形成的氮化物能完全包覆露出的衬底上表面，使后续经热处理形成的氧化硅只成长在深渠沟内的侧壁上，如此可以有效避免深渠沟的顶部尺寸在蚀刻工艺中扩大，进一步防止深沟渠电容器中的次电压漏损。

为达成上述目的，本发明是提供一种避免深渠沟的顶部尺寸扩大的方法，包括下列步骤：提供一衬底，包含有一渠沟以及一渠沟电容器，且具有一衬垫结构形成于上述衬底的上表面，其中上述渠沟电容器包含有一节点介电层以及一储存节点，上述节点介电层是形成于该渠沟的侧壁与底部，上述储存节点是填入该渠沟至一预定深度；对上述衬垫结构进行回缩，露出沟渠周围的上述衬底上表面；以一填充层填入上述渠沟，使上述填充层露出的表面不高于上述衬底的上表面；保形性形成一遮蔽层于上述衬垫结构、上述衬底露出的上表面及上述填充层上；回蚀上述遮蔽层以形成一遮蔽层间隙壁，完全包覆上述衬垫结构侧壁及上述衬底露出的上表面；以及移除上述填充层，露出构成上述渠沟侧壁的衬底表面。

根据本发明所述的避免深渠沟的顶部尺寸扩大的方法，其中在移除上述填充层以露出构成上述深渠沟侧壁的衬底表面后，更包括下列步骤：对构成上述深渠沟侧壁的衬底表面进行一氧化工艺，以在其上长成一第一氧化层；接着，形成一第二氧化层，于该深渠沟侧壁的该第一氧化层与上述遮蔽层的表面上；再填入一第一导电层于该深渠沟内，且与该储存节点的顶部形成电连接；回蚀刻该第一导电层至一预定深度；以及蚀刻该第二氧化层以及该第一氧化层，使该第二氧化层以及该第一氧化层的顶部切齐，并使该导电层顶部凸出于该第二氧化层以及该第一氧化层，则残留于该深渠沟侧壁的该第二氧化层以及该第一氧化层是作为一领型介电层。

根据本发明所述的避免深渠沟的顶部尺寸扩大的方法，在蚀刻该第二氧化层以及该第一氧化层后，另包括下列步骤：填入一第二导电层于该深渠沟顶部开口内；以及形成一埋入带扩散区域，是位于该第二导电层周围的该半导体硅衬底中。

本发明所述的避免深渠沟的顶部尺寸扩大的方法，亦可以另一方式表现，其包括下列步骤：提供一半导体硅衬底，包含有一渠沟以及一渠沟电容器，且具有一第一氧化物层及一第一氮化物层依序形成于上述硅衬底的上表面，其中上述渠沟电容器包含有一节点介电层以及一储存节点，上述节点介电层是形成于该渠沟的侧壁与底部，上述储存节点是填入该渠沟至一预定深度；对上述第一氧化物层及上述第一氮化物层进行回缩，露出部分上述硅衬底的上表面；以一填充层填入上述渠沟，使上述填充层露出的表面不高于上述硅衬底的上表面；保形性形成一遮蔽层于上述第一氧化物层、上述第一氮化物层、上述硅衬底露出的上表面及上述填充层上；回蚀刻上述遮蔽层以形成一遮蔽层间隙壁完全包覆上述第一氧化物层及上述衬底露出的上表面；以及移除上述填充层，露出构成上述渠沟侧壁的硅衬底表面。

此外，本发明的特征在于本发明所述的避免深渠沟的顶部尺寸扩大的方法，是借由填入一填充层于深渠沟，以利接着形成的遮蔽层能完全包覆露出的衬底上表面，使经热处理形成的氧化硅只成长在深渠沟内的侧壁上，可避免深渠沟的顶部尺寸因对氧化物进行蚀刻而扩大，进一步防止深沟渠电容器中的次电压漏损。且使深渠沟顶部开口的埋入带外扩散区域以及深渠沟下方区域的埋入电极板之间达到有效的隔绝效果，以防止此处的漏电流问题。

再者，本发明的另一特征在于，本发明所述的避免深渠沟的顶部尺寸扩大的方法，在深渠沟完成后，仍对于深渠沟开口处的衬垫结构进行回缩(pullback)的工艺，因此可确保后续形成的第二导电层填入深渠沟时，不产生缝隙(seam)或孔洞(void)，然后再将遮蔽层间隙壁形成于露出的衬底上表面，如此一来，亦可保护深渠沟开口处的硅衬底不致于因曝露氧化而增大尺寸。

附图说明

图1a显示公知DRAM胞的深渠沟排列的平面图。

图1b显示公知DRAM胞的深渠沟电容器的剖面示意图。

图2a至图2g显示公知深渠沟电容器其的工艺剖面示意图。

图3显示公知DRAM胞的深渠沟其开口扩大的平面示意图。

图4a至图4h显示本发明所述的避免深渠沟的顶部尺寸扩大的方法的一较佳实施例的制造流程剖面示意图。

图5显示依本发明所述的避免深渠沟的顶部尺寸扩大的方法所得的深渠沟电容器的剖面示意图。

符号说明：

字符线-WL1、WL2；位线-BL；深渠沟-DT、DT’；位接触插塞-BC；半导体硅衬底-10；衬垫结构-11；深渠沟电容器-12；氮化硅垫层-13；氧化硅垫层-15；n+型扩散区-14；氮化硅层-16；深渠沟-17；第一多晶硅层-18；缝隙-19；领型介电层-20；第二多晶硅层-22；第三多晶硅层-24；浅沟隔离结构-26；源/漏极扩散区域-28；埋入带外扩散区域-30；重迭边缘区域-L；氮化硅垫层-32；第一氧化硅层-34；第二氧化硅层-36；深渠沟顶部尺寸-S、S’。

半导体硅衬底-40；硅衬底上表面-40a；垫层-41；深渠沟电容器-42；垫氧化层-43；n+型扩散区-44；垫氮化层-45；介电层-46；第一导电层-48；遮蔽层-49；遮蔽层间隙壁-49a；领型介电层-50；第一氧化物层-51；填充层-52；第二氧化物层-53；第二导电层-58；第三导电层-60；埋入带外扩散区域-62；浅沟隔离结构-64；源/漏极扩散区域-66，字符线-WL1、WL2；重迭边缘区域-L；位线-BL；深渠沟-DT；位接触插塞-BC。

具体实施方式

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：

请参阅图4a至图4h，为一系列的深渠沟结构剖面图，是显示在本发明的较佳实施例中避免深渠沟的顶部尺寸扩大的方法。

首先，请参照图4a所示，提供一半导体硅衬底40，其内部已经完成一深渠沟电容器42的制作，而该深渠沟电容器42是包含有一埋入电极板、一节点介电层以及一储存节点。深渠沟电容器42的制作方法如下所述。以一p型半导体硅衬底为例，借由一垫层41的图案以及反应性离子蚀刻(RIE)方法，可于硅衬底40内形成一深渠沟47。上述垫层41是由一垫氧化层43及一垫氮化层45所构成，垫氧化层43的材质可为氧化硅，而垫氮化层45的材质可为氮化硅。而后，借由一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火工艺，可使n+型离子扩散至深渠沟47下方区域，而形成一n+型扩散区44，用来作为电容器的埋入电极板。然后，于深渠沟47的内侧壁与底部形成一介电层46，可例如为氮化硅层，再于深渠沟47内沉积一n+型掺杂的第一导电层48，并将第一导电层48及介电层46回蚀刻至一预定深度。如此一来，残留的第一导电层48是用来为电容器的储存节点，而夹设于n+型扩散区44以及第一导电层48之间的介电层46则是用作为电容器的节点介电层。

然后，对深渠沟47开口处的垫层41施以一湿蚀刻处理来进行该垫层41的回缩(pullback)，而上述的湿蚀刻是对于垫氮化层45的蚀刻速率大于对垫氧化层43的蚀刻速率，且对上述半导体硅衬底40几乎不行进蚀刻，请参照图4b所示，该垫氮化层45经蚀刻后在深渠沟47的开口处露出部分的垫氧化层43及部分硅衬底上表面40a。其中上述的湿蚀刻可例如为利用经加热的磷酸(phosphoric acid)作为蚀刻化学品来对垫氮化层45进行回缩(pullback)。在此步骤中，由于对垫层41进行回缩，所以当后续形成的第二导电层欲填入深渠沟时，不易造成缝隙(seam)或孔洞(void)的发生。

继续，请参照图4c所示，形成以一填充层52填入上述深渠沟47至其开口处，此步骤的重点是在于需使上述填充层52填入至上述深渠沟47的开口，且该填充层52在深渠沟47的开口处露出的表面与硅衬底的上表面40a切齐。其中填充层52的材质可为多晶硅，其形成方式可例如为利用同步掺杂的低压化学气相沉积法(LPCVD)形成，其反应气体是PH₃、SiH₄与N₂或AsH₃、SiH₄与N₂的混合气体，反应温度是介于500到650℃之间。而在填充层52填入深渠沟47的过程中，若于填充层52内有缝隙(seam)或孔洞(void)的发生，对此步骤而言是无影响的，在此步骤只需确认形成的填充层52其露出的表面是几乎与硅衬底40的上表面40a构成一平面即可。

接着，请参照图4d所示，保形性形成一遮蔽层49于回缩后的衬垫结构41、硅衬底露出的上表面40a及填充层52上，其中，该遮蔽层49的材质可为氮化硅，可例如为在700-800℃下以SiCl₂H₂及NH₃的混合气体进行低压化学气相沉积形成。然后，对该遮蔽层49进行蚀刻，使经蚀刻后余留的上述遮蔽层49构成一遮蔽层间隙壁49a，并与第一垫氮化层45完全包覆上述垫氧化层43及上述衬底露出的上表面40a，之后并移除作为填充层52的多晶硅层，请参照图4e所示，露出构成上述深渠沟47侧壁的硅衬底40表面。

继续，利用氧化方式于深渠沟47侧壁的硅衬底40表面上长成一第一氧化物层51，例如为一氧化硅，用以覆盖深渠沟47的侧壁，可确保n+型扩散区44与后续制作的埋入带外扩散区域之间的绝缘效果。特别是，由于前述步骤完成的遮蔽层间隙壁49a可以抑制深渠沟47顶部开口处硅衬底上表面40a的硅衬底40转变成为SiO₂，因此第一氧化硅层51仅会成长在深渠沟47侧壁的表面。接着，利用CVD或其它沉积方式，于深渠沟47内沉积一第二氧化物层53，可例如为氧化硅，再以非等向性干蚀刻方式去除第一导电层48顶部的第二氧化物层53，其结果如图4f所示。

接着，请参照图4g所示，于深渠沟47内沉积一n+型掺杂的第二导电层58，可例如为一多晶硅层，并回蚀刻第二导电层58至一预定深度。

最后，请参照图4h所示，利用湿蚀刻方式去除部分的第一氧化物层51以及第二氧化物层53，直至凸出第二导电层58的顶部，并使第一氧化物层51以及第二氧化物层53的顶部切齐，则残留在深渠沟47侧壁的第一氧化硅层51以及第二氧化物层53是用作为一领型介电层50。形成领型介电层50的目的是使外扩散区域30与埋入电极板14之间达到有效的隔绝，以防止此处的漏电流问题危害DRAM胞的保留时间(retentiontime)。

请参阅图5，其显示本发明所述的避免深渠沟的顶部尺寸扩大的方法所应用的DRAM胞的剖面示意图。完成上述领型介电层50工艺之后，后续则可进行一第三导电层60(亦称为一埋入带60)、一埋入带外扩散区域62、一浅沟隔离(STI)结构64、字符线WL1、WL2、一源/漏极扩散区域66、一位接触插塞BC以及一位线BL等工艺。这些工艺不属于本发明技术特征，故于此省略说明。

综上所述可知，本发明于借由填入一填充层于深渠沟，以利接着形成的遮蔽层间隙壁能完全包覆露出的衬底上表面，使经热处理形成的氧化硅只成长在深渠沟内的侧壁上，可避免深渠沟的顶部尺寸因对氧化物进行蚀刻而扩大。由实验验证的结果可知，相较于公知技术所造成的深渠沟顶部开口尺寸扩大，本发明方法可以使公知深渠沟顶部开口半径缩小约40-70，故能防止源/漏极扩散区域66与埋入带外扩散区域之间的重迭边缘区域缩短，进一步防止深沟渠电容器中的次电压漏损，以避免储存于深沟渠电容器的讯号流失现象。

再者，本发明所述的避免深渠沟的顶部尺寸扩大的方法，是在深渠沟完成后，仍对于深渠沟开口处的衬垫结构进行回缩(pullback)的工艺，因此可确保后续形成的第二导电层填入深渠沟时，不产生缝隙(seam)或孔洞(void)，如此一来，在后续的回蚀或化学清洗工艺时，可避免因伤及深渠沟电容器致使该装置失效。

此外，本发明是借由填入填充层以利后续形成的遮蔽层间隙壁覆盖硅衬底的上表面，不需额外的光阻定义工艺，且形成填充层及遮蔽层间隙壁的步骤及相关方法亦为半导体工业所广为利用，故具有简单、不耗费成本的优点，且无须增添新工艺机台或重新研究新工艺配方，可运用现有工艺稍作改进，可迅速导入整体工艺中，避免深渠沟的顶部尺寸扩大产生以防止产生漏电流及改善次电压，进而提升整体DRAM的电性表现。

Claims

1.一种避免深渠沟的顶部尺寸扩大的方法，包括下列步骤：

提供一半导体衬底，包含有一渠沟以及一渠沟电容器，且具有一衬垫结构形成于上述半导体衬底的上表面，其中上述渠沟电容器包含有一节点介电层以及一储存节点，上述节点介电层是形成于该渠沟的侧壁与底部，上述储存节点是填入该渠沟至一预定深度；

对上述半导体衬垫结构进行回缩，露出沟渠周围的上述半导体衬底上表面；

以一填充层填入上述渠沟，使上述填充层露出的表面不高于上述半导体衬底的上表面；

保形性形成一遮蔽层于上述衬垫结构、上述半导体衬底露出的上表面及上述填充层上；

回蚀上述遮蔽层以形成一遮蔽层间隙壁，完全包覆上述衬垫结构侧壁及上述衬底露出的上表面；以及

移除上述填充层，露出构成上述渠沟侧壁的半导体衬底表面。

2.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中在移除上述填充层以露出构成上述渠沟侧壁的衬底表面后，还包括：

进行一氧化工艺，于构成上述渠沟侧壁的衬底表面上长成一第一氧化层；

形成一第二氧化层，于该渠沟侧壁的该第一氧化层与上述遮蔽层的表面上；

填入一第一导电层于该渠沟内，且与该储存节点的顶部形成电连接；

回蚀刻该第一导电层至一预定深度；以及

蚀刻该第二氧化层以及该第一氧化层，使该第二氧化层以及该第一氧化层的顶部大体切齐，并使该第一导电层顶部凸出于该第二氧化层以及该第一氧化层，则残留于该渠沟侧壁的该第二氧化层以及该第一氧化层是作为一领型介电层。

3.根据权利要求2所述的避免深渠沟的顶部尺寸扩大的方法，其中该第一导电层的材质为n+型掺杂的多晶硅。

4.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中该衬垫结构是包括一第一垫层及一第二垫层，且该第一垫层是形成于上述衬底的上表面，而该第二垫层是形成上述第一垫层之上。

5.根据权利要求4所述的避免深渠沟的顶部尺寸扩大的方法，其中该第一垫层是含氧的硅化物，而该第二垫层是含氮的硅化物。

6.根据权利要求4所述的避免深渠沟的顶部尺寸扩大的方法，其中该遮蔽层的材质是与上述第二垫层相同。

7.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中该节点介电层的材质为氮化硅。

8.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中该填充层的材质是与上述储存节点相同。

9.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中该遮蔽层的材质是含氮的硅化物。

10.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中该填充层的材质是多晶硅。

11.根据权利要求1所述的避免深渠沟的顶部尺寸扩大的方法，其中该深渠沟电容器另包含有一埋入电极板，是一n+型扩散区域，位于该渠沟下方区域的该半导体衬底中，且环绕于该节点介电层的外侧。

12.根据权利要求5所述的避免深渠沟的顶部尺寸扩大的方法，其中，该半导体衬底为硅衬底。

13.根据权利要求12所述的避免深渠沟的顶部尺寸扩大的方法，其中在移除上述填充层以露出构成上述渠沟侧壁的衬底表面后，还包括：

进行一氧化工艺，于构成上述渠沟侧壁的衬底表面上长成一第二氧化物层；

形成一第三氧化物层，于上述渠沟侧壁的该第二氧化物层与上述第二氮化物层的表面上；

回蚀刻该第一导电层至一预定深度；以及

蚀刻该第三氧化物层以及该第二氧化物层，使该第三氧化物层以及该第二氧化物层的顶部大体切齐，并使该导电层顶部凸出于该第三氧化物层以及该第二氧化物层，则残留于该渠沟侧壁的该第三氧化物层以及该第二氧化物层是作为一领型介电层。

14.根据权利要求12所述的避免深渠沟的顶部尺寸扩大的方法，其中该第一导电层的材质为n+型掺杂的多晶硅。

15.根据权利要求12所述的避免深渠沟的顶部尺寸扩大的方法，其中该节点介电层的材质为氮化硅。

16.根据权利要求12所述的避免深渠沟的顶部尺寸扩大的方法，其中该渠沟电容器另包含有一埋入电极板，是一n+型扩散区域，位于该渠沟下方区域的该半导体硅衬底中，且环绕于该节点介电层的外侧。