JP3110013B2 - 半導体基板に埋蔵した水平型トレンチコンデンサの製造方法 - Google Patents
半導体基板に埋蔵した水平型トレンチコンデンサの製造方法Info
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- JP3110013B2 JP3110013B2 JP10081392A JP8139298A JP3110013B2 JP 3110013 B2 JP3110013 B2 JP 3110013B2 JP 10081392 A JP10081392 A JP 10081392A JP 8139298 A JP8139298 A JP 8139298A JP 3110013 B2 JP3110013 B2 JP 3110013B2
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Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は集積回路部材に関
し、特に、水平型トレンチコンデンサを有するダイナミ
ックラム（ＤＲＡＭ）セルの新規製作法に関する。
し、特に、水平型トレンチコンデンサを有するダイナミ
ックラム（ＤＲＡＭ）セルの新規製作法に関する。
【０００２】
【従来の技術】ＤＲＡＭデバイスは、メモリセルアレイ
にコンデンサの蓄積電荷によって生成されるデジタル信
号の蓄積に用いられ、メモリセルは、アクセストランジ
スタとコンデンサとで形成される。前記アクセストラン
ジスタは、通常、Ｎチャネル電界効果トランジスタ（Ｆ
ＥＴ）を用い、ワードラインにより周辺回路へ接続す
る。前記コンデンサは、該基板の各メモリセルエリアに
トレンチをエッチングしてトレンチコンデンサを構成、
または、メモリセルエリアのアクセストランジスタの上
に導電層を蒸着することによりスタックドコンデンサを
形成して、電界効果トランジスタ（ＦＥＴ）のソース又
はドレン電極の何れと接続し、ＦＥＴの他のソース又は
ドレン電極にはビットラインが接続される。なお、ＤＲ
ＡＭデバイスのメモリセルアレイを搭載しうるようにす
る為、各コンデンサはメモリセルエリアのサイズよりも
大きくならない状態に置かれる。
にコンデンサの蓄積電荷によって生成されるデジタル信
号の蓄積に用いられ、メモリセルは、アクセストランジ
スタとコンデンサとで形成される。前記アクセストラン
ジスタは、通常、Ｎチャネル電界効果トランジスタ（Ｆ
ＥＴ）を用い、ワードラインにより周辺回路へ接続す
る。前記コンデンサは、該基板の各メモリセルエリアに
トレンチをエッチングしてトレンチコンデンサを構成、
または、メモリセルエリアのアクセストランジスタの上
に導電層を蒸着することによりスタックドコンデンサを
形成して、電界効果トランジスタ（ＦＥＴ）のソース又
はドレン電極の何れと接続し、ＦＥＴの他のソース又は
ドレン電極にはビットラインが接続される。なお、ＤＲ
ＡＭデバイスのメモリセルアレイを搭載しうるようにす
る為、各コンデンサはメモリセルエリアのサイズよりも
大きくならない状態に置かれる。
【０００３】然るに、ＤＲＡＭデバイスのコンバクト化
を期するに当り、前記メモリセルエリアが縮小しえない
状態に於いて、より多きメモリセルを具えるＤＲＡＭデ
バイスの製作難度は増加しつつあり、例えば、２０００
年以降にメモリセル数を１０9 ビット程度迄に拡張しよ
うとするとなれば、各メモリセルエリアのサイズを縮小
し、前記コンデンサの必要面積を縮小しなければならな
い故、充分な静電容量を維持して必要なＳＮ比を提供す
ることが更に難しくなる。また、コンデンサ内に充分な
電荷を維持する為、リフラッシュサイクルの時間をも短
くすることとなり、ＤＲＡＭの実行機能が必然的に劣化
する。半導体工業の前記課題解決方法に於いて、スタッ
クドコンデンサを具えるＤＲＡＭデバイスの形成があ
る。前記コンデンサは、パストランジスタの上に形成さ
れ、Ｚ軸方向に垂直延伸し、Ｘ−Ｙの軸方向、即ち、基
板表面に沿って面積が縮小した場合、Ｚ軸方向に於いて
面積の増加が可能となる。周知される構成は二種類あっ
て、図１は、ビットラインの下方にコンデンサを配置し
た構成（ＣＵＢcapaciter under bit-line）を示し、図
２にビットラインの上方にコンデンサを配置した構造
（ＣＯＢ capaciter over bit-line）を示す。
を期するに当り、前記メモリセルエリアが縮小しえない
状態に於いて、より多きメモリセルを具えるＤＲＡＭデ
バイスの製作難度は増加しつつあり、例えば、２０００
年以降にメモリセル数を１０9 ビット程度迄に拡張しよ
うとするとなれば、各メモリセルエリアのサイズを縮小
し、前記コンデンサの必要面積を縮小しなければならな
い故、充分な静電容量を維持して必要なＳＮ比を提供す
ることが更に難しくなる。また、コンデンサ内に充分な
電荷を維持する為、リフラッシュサイクルの時間をも短
くすることとなり、ＤＲＡＭの実行機能が必然的に劣化
する。半導体工業の前記課題解決方法に於いて、スタッ
クドコンデンサを具えるＤＲＡＭデバイスの形成があ
る。前記コンデンサは、パストランジスタの上に形成さ
れ、Ｚ軸方向に垂直延伸し、Ｘ−Ｙの軸方向、即ち、基
板表面に沿って面積が縮小した場合、Ｚ軸方向に於いて
面積の増加が可能となる。周知される構成は二種類あっ
て、図１は、ビットラインの下方にコンデンサを配置し
た構成（ＣＵＢcapaciter under bit-line）を示し、図
２にビットラインの上方にコンデンサを配置した構造
（ＣＯＢ capaciter over bit-line）を示す。
【０００４】図１は、ＣＵＢ構成のＤＲＡＭデバイスの
断面図である。該セルエリアは基板10の上に形成される
フィールド酸化膜領域12にて隔離され、前記フィールド
酸化膜領域は、局部酸化法（ＬＯＣＯＳ）または、浅溝
隔離法(shallow trench isolation)で形成し、加熱酸化
法により酸化状態中にＦＥＴのゲート酸化層14をアクテ
ィブデバイスエリアに形成する。なお、ポリシリコン又
はポリシード層16を形成し、ＦＥＴのゲート電極をパタ
ーニングで形成し、イオン注入によりＦＥＴのソース／
ドレイン電極17をドーピングして構成するとともに、絶
縁層18を形成し、異方性プラズマエッチバックにより、
ウォールスペーサ18を形成する。更に、選択されるソー
ス／ドレイン電極エリア19を２次イオン注入により形成
してＦＥＴを完成する。スタックドコンデンサは内部誘
電層、即ち絶縁層20を形成する。前記コンデンサのコン
タクト孔２は、絶縁層20をエッチングすることによって
構成され、前記コンタクト孔2 から各ＦＥＴのソース／
ドレイン電極エリア19を露出（図１に於いては、ＤＲＡ
Ｍセルアレイのメモリセルのみを記述）し、それぞれの
コンタクト孔2 の22'（電極の接触点）を介してコンデ
ンサの下電極22に、ＦＥＴのソース／ドレイン電極19が
接続される。例えば、ドーピングされたポリシリコン層
22は、パターニングすることによりブロックコンデンサ
の下電極22を形成する。なお、その他各層とプロセスの
ステップを踏み、クラウン型コンデンサ、フィン型コン
デンサ及びその他類似物等の形成が行われ、前記スタッ
クドコンデンサは、高誘電定数誘電層24及びパターニン
グにて形成される上電極26等とを形成して完成する。な
お、第２の絶縁層28（内部誘電層）は、コンデンサの隔
離用に用いる。ビットラインコンタクト孔４は、絶縁層
28をエッチングしてＦＥＴの第２のソース／ドレイン電
極エリア19を露出することによって形成され、また、チ
タン或いは窒化チタンを含有するアルミ・銅合金バリア
層の第１金属層をパターニングすることによってビット
ライン30を形成し、第２のソース／ドレインエリア19に
接点30' を接続してＤＲＡＭセルアレイを形成する。な
お、前記ビットラインに珪化タングステン(WSi2)又珪化
チタニウム(TiSi2)等のポリシード（金属珪化物／ポリ
シリコン層）を使することもある。
断面図である。該セルエリアは基板10の上に形成される
フィールド酸化膜領域12にて隔離され、前記フィールド
酸化膜領域は、局部酸化法（ＬＯＣＯＳ）または、浅溝
隔離法(shallow trench isolation)で形成し、加熱酸化
法により酸化状態中にＦＥＴのゲート酸化層14をアクテ
ィブデバイスエリアに形成する。なお、ポリシリコン又
はポリシード層16を形成し、ＦＥＴのゲート電極をパタ
ーニングで形成し、イオン注入によりＦＥＴのソース／
ドレイン電極17をドーピングして構成するとともに、絶
縁層18を形成し、異方性プラズマエッチバックにより、
ウォールスペーサ18を形成する。更に、選択されるソー
ス／ドレイン電極エリア19を２次イオン注入により形成
してＦＥＴを完成する。スタックドコンデンサは内部誘
電層、即ち絶縁層20を形成する。前記コンデンサのコン
タクト孔２は、絶縁層20をエッチングすることによって
構成され、前記コンタクト孔2 から各ＦＥＴのソース／
ドレイン電極エリア19を露出（図１に於いては、ＤＲＡ
Ｍセルアレイのメモリセルのみを記述）し、それぞれの
コンタクト孔2 の22'（電極の接触点）を介してコンデ
ンサの下電極22に、ＦＥＴのソース／ドレイン電極19が
接続される。例えば、ドーピングされたポリシリコン層
22は、パターニングすることによりブロックコンデンサ
の下電極22を形成する。なお、その他各層とプロセスの
ステップを踏み、クラウン型コンデンサ、フィン型コン
デンサ及びその他類似物等の形成が行われ、前記スタッ
クドコンデンサは、高誘電定数誘電層24及びパターニン
グにて形成される上電極26等とを形成して完成する。な
お、第２の絶縁層28（内部誘電層）は、コンデンサの隔
離用に用いる。ビットラインコンタクト孔４は、絶縁層
28をエッチングしてＦＥＴの第２のソース／ドレイン電
極エリア19を露出することによって形成され、また、チ
タン或いは窒化チタンを含有するアルミ・銅合金バリア
層の第１金属層をパターニングすることによってビット
ライン30を形成し、第２のソース／ドレインエリア19に
接点30' を接続してＤＲＡＭセルアレイを形成する。な
お、前記ビットラインに珪化タングステン(WSi2)又珪化
チタニウム(TiSi2)等のポリシード（金属珪化物／ポリ
シリコン層）を使することもある。
【０００５】高解析度ホトリソグラフィ技術は、浅いフ
ォーカスの深さ(depth of focus)によって得る故、平坦
な表面に無変形のフォトレジストパターンを用いた照射
を行うとともに、平面上に形成する導電層の後続作業に
異方性プラズマエッチングを施す時のスチープステップ
(steep step)残留の発生を防ぐが、素子表面分布の上下
起伏による荒さがある故、平滑化技術を用いてサブマイ
クロメートル程度の平滑表面を提供しなければならな
い。また、ビットライン接触孔には、高いアスペクトレ
ーショ(aspect ratio)が具えられ為、高接触抵抗による
電気的断線(electrical open) 現象が発生する。図２
に、他の方法によって製造されたスタックドコンデンサ
を有するＤＲＡＭセルの断面図を示す。このＤＲＡＭセ
ルアレイは、ビットラインの上方にコンデンサを配置し
た構成であって、製造方法はビットラインの下方にコン
デンサを配置した構成に類似する故、符号も同じ表示に
する。ＣＯＢ構成に於いて、ビットライン30は、絶縁層
20に形成するビットラインコンタクト孔４に於けるビッ
トライン接点30' をスタックドコンデンサが形成される
前に形成する。このビットライン接触孔４には、比較的
低いアスペクトレーショが具えられるも、ビットライン
30は、通常導電性の低い高融点材質（ドープドポリシリ
コン又は、金属珪化物）で形成される故、高温プロセス
に於いてスタックドコンデンサを完成しなければならな
い。然るに、スタックドコンデンサのノードコンタクト
孔は、高いアスペクトレーショのコンタクトオープニン
グを必要する故、そのエッチングプロセスが難しくな
る。且つ、ＣＵＢ構成をＣＯＢ構成に応用する時、素子
表面の荒さに発生する問題をも考慮しなければならな
い。
ォーカスの深さ(depth of focus)によって得る故、平坦
な表面に無変形のフォトレジストパターンを用いた照射
を行うとともに、平面上に形成する導電層の後続作業に
異方性プラズマエッチングを施す時のスチープステップ
(steep step)残留の発生を防ぐが、素子表面分布の上下
起伏による荒さがある故、平滑化技術を用いてサブマイ
クロメートル程度の平滑表面を提供しなければならな
い。また、ビットライン接触孔には、高いアスペクトレ
ーショ(aspect ratio)が具えられ為、高接触抵抗による
電気的断線(electrical open) 現象が発生する。図２
に、他の方法によって製造されたスタックドコンデンサ
を有するＤＲＡＭセルの断面図を示す。このＤＲＡＭセ
ルアレイは、ビットラインの上方にコンデンサを配置し
た構成であって、製造方法はビットラインの下方にコン
デンサを配置した構成に類似する故、符号も同じ表示に
する。ＣＯＢ構成に於いて、ビットライン30は、絶縁層
20に形成するビットラインコンタクト孔４に於けるビッ
トライン接点30' をスタックドコンデンサが形成される
前に形成する。このビットライン接触孔４には、比較的
低いアスペクトレーショが具えられるも、ビットライン
30は、通常導電性の低い高融点材質（ドープドポリシリ
コン又は、金属珪化物）で形成される故、高温プロセス
に於いてスタックドコンデンサを完成しなければならな
い。然るに、スタックドコンデンサのノードコンタクト
孔は、高いアスペクトレーショのコンタクトオープニン
グを必要する故、そのエッチングプロセスが難しくな
る。且つ、ＣＵＢ構成をＣＯＢ構成に応用する時、素子
表面の荒さに発生する問題をも考慮しなければならな
い。
【０００６】なお、ビットラインとコンデンサとをシリ
コンの表面に形成するスタックドコンデンサの製造方法
がある。コンデンサをビットラインの上方に構成するＤ
ＲＡＭセルの３次元空間図を図３に示す。ＤＲＡＭセル
のサイズが逐次縮小されて、同一シリコン基板の平面上
にビットラインとコンデンサ間に充分な空間を維持しな
がら同時に配置することは更に難しく成る。図３は、ビ
ットラインの上方に二つのコンデンサを画成したＤＲＡ
Ｍセルを示す。この場合、下電極22' の上方に二つの隣
接するクラウン型コンデンサ22と、ビットライン30とが
設置され、図２に於ける絶縁層20と28は、この構成に表
示されていない。図３内に於いて、デバイスのアクティ
ブエリア１は、浅溝隔離エリア12に囲まれ、ＤＲＡＭデ
バイスの提供しうるメモリセル数が少なくなり、ビット
ライン30とスタックドコンデンサ接点22' 間の空間が更
に縮小される。この結果は、同一基板に形成するビット
ラインとコンデンサとの隔離不足をきたし、短絡現象を
もたらすこととなる。なお、不規則形状のメモリセルを
設けることによりビットラインとコンデンサとの隔離を
増加させうるも、不規則形状のＦＥＴゲート電極の設計
は、ＦＥＴの通路長さの制御に困難をもたらし、生産能
率の降下に繋がる。
コンの表面に形成するスタックドコンデンサの製造方法
がある。コンデンサをビットラインの上方に構成するＤ
ＲＡＭセルの３次元空間図を図３に示す。ＤＲＡＭセル
のサイズが逐次縮小されて、同一シリコン基板の平面上
にビットラインとコンデンサ間に充分な空間を維持しな
がら同時に配置することは更に難しく成る。図３は、ビ
ットラインの上方に二つのコンデンサを画成したＤＲＡ
Ｍセルを示す。この場合、下電極22' の上方に二つの隣
接するクラウン型コンデンサ22と、ビットライン30とが
設置され、図２に於ける絶縁層20と28は、この構成に表
示されていない。図３内に於いて、デバイスのアクティ
ブエリア１は、浅溝隔離エリア12に囲まれ、ＤＲＡＭデ
バイスの提供しうるメモリセル数が少なくなり、ビット
ライン30とスタックドコンデンサ接点22' 間の空間が更
に縮小される。この結果は、同一基板に形成するビット
ラインとコンデンサとの隔離不足をきたし、短絡現象を
もたらすこととなる。なお、不規則形状のメモリセルを
設けることによりビットラインとコンデンサとの隔離を
増加させうるも、不規則形状のＦＥＴゲート電極の設計
は、ＦＥＴの通路長さの制御に困難をもたらし、生産能
率の降下に繋がる。
【０００７】図４は、トレンチコンデンサを用いたＤＲ
ＡＭセルアレイ製造方法に於けるＤＲＡＭセルの断面図
を示す。この方法は、蓄積用コンデンサをシリコン基板
のトレンチエッチにて形成し、基板表面のエリアにビッ
トラインを形成する。よって、コンデンサにはＣＵＢま
たはＣＯＢの構造に於けるＤＲＡＭ素子の分離問題がな
い。この方法は、未来の高密度ＤＲＡＭセルアレイに於
けるメモリセル表面積の縮小に対処して応用しうる。図
４に、従来トレンチコンデンサのＤＲＡＭセルの断面図
を示す。先ず、シリコン基板10内に浅いトレンチ隔離エ
リア12を形成することによりアクティブデバイスエリア
を隔離し、基板10にトレンチ５が示すような深い溝をエ
ッチングして形成するとともに、前記トレンチ５のシリ
コン表面に高誘電定数絶縁層32を形成する。トレンチ内
にアノード電極34をドーピングされたポリシード導電層
にエッチバックしてコンデンサを形成し、トレンチコン
デンサのデバイスエリア近隣に第１のゲート酸化層14を
形成してＦＥＴ（アクセストランジスタ）が構成され
る。形成されたポリシード層をパターニングしてゲート
電極とワードライン（未表示）を画成し、また、軽ドー
プド(lightly doped) ソース／ドレインエリア17、絶縁
ウォールスペーサ18、重ドープドソース／ドレインエリ
ア19等を画成して、ＦＥＴが完成される。更に、導電層
をパターニングしてストラップ36を画成することによ
り、コンデンサのポリシード電極34とソース／ドレイン
電極エリア19の一つとを接続させ、絶縁層20をエッチし
てビットラインコンタクト孔４を形成する。最後に第２
のポリシード層をパターニングすることでビットライン
30を形成してＤＲＡＭセルアレイが完成される。
ＡＭセルアレイ製造方法に於けるＤＲＡＭセルの断面図
を示す。この方法は、蓄積用コンデンサをシリコン基板
のトレンチエッチにて形成し、基板表面のエリアにビッ
トラインを形成する。よって、コンデンサにはＣＵＢま
たはＣＯＢの構造に於けるＤＲＡＭ素子の分離問題がな
い。この方法は、未来の高密度ＤＲＡＭセルアレイに於
けるメモリセル表面積の縮小に対処して応用しうる。図
４に、従来トレンチコンデンサのＤＲＡＭセルの断面図
を示す。先ず、シリコン基板10内に浅いトレンチ隔離エ
リア12を形成することによりアクティブデバイスエリア
を隔離し、基板10にトレンチ５が示すような深い溝をエ
ッチングして形成するとともに、前記トレンチ５のシリ
コン表面に高誘電定数絶縁層32を形成する。トレンチ内
にアノード電極34をドーピングされたポリシード導電層
にエッチバックしてコンデンサを形成し、トレンチコン
デンサのデバイスエリア近隣に第１のゲート酸化層14を
形成してＦＥＴ（アクセストランジスタ）が構成され
る。形成されたポリシード層をパターニングしてゲート
電極とワードライン（未表示）を画成し、また、軽ドー
プド(lightly doped) ソース／ドレインエリア17、絶縁
ウォールスペーサ18、重ドープドソース／ドレインエリ
ア19等を画成して、ＦＥＴが完成される。更に、導電層
をパターニングしてストラップ36を画成することによ
り、コンデンサのポリシード電極34とソース／ドレイン
電極エリア19の一つとを接続させ、絶縁層20をエッチし
てビットラインコンタクト孔４を形成する。最後に第２
のポリシード層をパターニングすることでビットライン
30を形成してＤＲＡＭセルアレイが完成される。
【０００８】しかし、前記トレンチコンデンサを有する
ＤＲＡＭセルには制限がある。例えば、充分な蓄積容量
を得る為にはトレンチの深い（アスペクトレーショ20〜
40）コンデンサを構成することとなり、将来、ＵＬＳＩ
プロセスに於けるＤＲＡＭのトレンチアスペクトレーシ
ョは、予期以上の数字となる。なお、従来のトレンチコ
ンデンサの形成方法に於けるプロセスの欠点は、トレン
チによるＦＥＴ下方のセルエリア延在する容量の増加が
できないことである。J.M.ChoiのUSP 5,418,177 に掲示
されるＦＥＴ下方エリアの利用方法は、基板上に埋蔵式
コンデンサを形成し、さらに、ポリシード層にＦＥＴを
形成することであるが、前記ＦＥＴは、単結晶シリコン
に形成された物に比べて劣る。McElroy のUSP 4,896,29
3 に開示する方法は、トレンチの側壁にＦＥＴを形成
し、ドレイン電極を基板の上方表面に画成することでデ
バイスのサイズを小さくする。なお、Ishiが開示したUS
P 5,112,771 は、深いトレンチをエツチングし、トレン
チ下方に位置するシリコン基板を等方性エッチングをす
ることによって容量エリアを増加することである。
ＤＲＡＭセルには制限がある。例えば、充分な蓄積容量
を得る為にはトレンチの深い（アスペクトレーショ20〜
40）コンデンサを構成することとなり、将来、ＵＬＳＩ
プロセスに於けるＤＲＡＭのトレンチアスペクトレーシ
ョは、予期以上の数字となる。なお、従来のトレンチコ
ンデンサの形成方法に於けるプロセスの欠点は、トレン
チによるＦＥＴ下方のセルエリア延在する容量の増加が
できないことである。J.M.ChoiのUSP 5,418,177 に掲示
されるＦＥＴ下方エリアの利用方法は、基板上に埋蔵式
コンデンサを形成し、さらに、ポリシード層にＦＥＴを
形成することであるが、前記ＦＥＴは、単結晶シリコン
に形成された物に比べて劣る。McElroy のUSP 4,896,29
3 に開示する方法は、トレンチの側壁にＦＥＴを形成
し、ドレイン電極を基板の上方表面に画成することでデ
バイスのサイズを小さくする。なお、Ishiが開示したUS
P 5,112,771 は、深いトレンチをエツチングし、トレン
チ下方に位置するシリコン基板を等方性エッチングをす
ることによって容量エリアを増加することである。
【０００９】前記トレンチコンデンサを製造するまた一
つの方法に、ＦＥＴをトレンチの上方に形成ことにより
デバイスの空間を節減する方法がある。この方法は、マ
ガジン「Wolf」第２期609 頁及び611 頁に示す図8-24と
図8-25内に開示される。該方法は、ダブルエピタキシプ
ロセス(double epitaxy process)によってセルフアライ
ンドエピタキシ(self-aligned epitaxy ) をトレンチの
上に形成する。完全にＰ+ 基板と隔離する蓄積電極（Ｐ
+ ポリシリコン点電極）の形成後，選択性エピタキシを
側面に成長させ、トレンチコンデンサを隔離する酸化珪
素の上に単結晶Ｐ- シリコンを形成する。但し、前記エ
ピタキシャル成長は、トレンチの上にエピタキシが完全
に形成される以前に停止してセルフアラインド孔を形成
する。なお、孔内の酸化珪素をエッチングすることによ
りトレンチ内のＰ+ ポリシリコンを露出させ、第２のＰ
- エピタキシャル層が成長し、孔内にＰチャネルＦＥＴ
メモリセルコンデンサのピラミット状ポリシリコンのコ
ンタクトを形成する。しかし、マルチエピタキシは原価
面に於ける効果が薄く、２５６メガビット或いは１ジガ
ビットＤＲＡＭデバイスに於ける孔径の管理が難しい。
また、Ｐ+ 基板のＰ+ 蓄積電極は、高誘電定数の誘電層
を経て漏れ電流現象を引起す原因にもなる。
つの方法に、ＦＥＴをトレンチの上方に形成ことにより
デバイスの空間を節減する方法がある。この方法は、マ
ガジン「Wolf」第２期609 頁及び611 頁に示す図8-24と
図8-25内に開示される。該方法は、ダブルエピタキシプ
ロセス(double epitaxy process)によってセルフアライ
ンドエピタキシ(self-aligned epitaxy ) をトレンチの
上に形成する。完全にＰ+ 基板と隔離する蓄積電極（Ｐ
+ ポリシリコン点電極）の形成後，選択性エピタキシを
側面に成長させ、トレンチコンデンサを隔離する酸化珪
素の上に単結晶Ｐ- シリコンを形成する。但し、前記エ
ピタキシャル成長は、トレンチの上にエピタキシが完全
に形成される以前に停止してセルフアラインド孔を形成
する。なお、孔内の酸化珪素をエッチングすることによ
りトレンチ内のＰ+ ポリシリコンを露出させ、第２のＰ
- エピタキシャル層が成長し、孔内にＰチャネルＦＥＴ
メモリセルコンデンサのピラミット状ポリシリコンのコ
ンタクトを形成する。しかし、マルチエピタキシは原価
面に於ける効果が薄く、２５６メガビット或いは１ジガ
ビットＤＲＡＭデバイスに於ける孔径の管理が難しい。
また、Ｐ+ 基板のＰ+ 蓄積電極は、高誘電定数の誘電層
を経て漏れ電流現象を引起す原因にもなる。
【００１０】
【発明が解決しようとする課題】半導体工業に与えられ
た課題は、ＤＲＡＭセル製作に於けるトレンチ蓄積コン
デンサの製造方法を改善することにより、トレンチコン
デンサの信頼度と経済面の効果とを向上させる原則上に
於いて、深さ（アスペクトレーショ）を減少させても容
量増加が可能である製品の開発となる。本発明は、メモ
リセルに容量増加用の埋蔵式トレンチコンデンサを具え
るＤＲＡＭセルアレイの構造と製造方法を提供すること
を主要目的とする。本発明のまたの目的は、埋蔵式水平
型トレンチコンデンサを製造することによりＤＲＡＭ素
子のメモリセル密度が増加しうる方法を提供し、未来高
密度（ジガビット）メモリデバイスに応用しうるＤＲＡ
Ｍセルアレイの容量増加である。
た課題は、ＤＲＡＭセル製作に於けるトレンチ蓄積コン
デンサの製造方法を改善することにより、トレンチコン
デンサの信頼度と経済面の効果とを向上させる原則上に
於いて、深さ（アスペクトレーショ）を減少させても容
量増加が可能である製品の開発となる。本発明は、メモ
リセルに容量増加用の埋蔵式トレンチコンデンサを具え
るＤＲＡＭセルアレイの構造と製造方法を提供すること
を主要目的とする。本発明のまたの目的は、埋蔵式水平
型トレンチコンデンサを製造することによりＤＲＡＭ素
子のメモリセル密度が増加しうる方法を提供し、未来高
密度（ジガビット）メモリデバイスに応用しうるＤＲＡ
Ｍセルアレイの容量増加である。
【００１１】本発明の更の目的は、埋蔵式水平型トレン
チコンデンサの上にエピタキシャル層を具え、前記ＦＥ
Ｔのゲート電極と浅いトレンチ隔離エリアとをコンデン
サの上に構成することにより、ＤＲＡＭセルの密度を増
加することである。
チコンデンサの上にエピタキシャル層を具え、前記ＦＥ
Ｔのゲート電極と浅いトレンチ隔離エリアとをコンデン
サの上に構成することにより、ＤＲＡＭセルの密度を増
加することである。
【００１２】
【課題を解決するための手段】本発明の目的に対応して
提出される埋蔵式水平型トレンチコンデンサを具えたＤ
ＲＡＭセルアレイの製造方法を以下に簡略に述べる：Ｐ
型導体をドーピングした単結晶シリコン半導体基板の上
に、第１のパッド酸化層と第１の窒化珪素層を形成し、
従来のホトリソグラフィ技術と異方性エツチプロセスに
よるパターニングの後、基板に容量トレンチを形成し、
各ＤＲＡＭセルの基板上に埋蔵式水平型トレンチコンデ
ンサの電極を形成する。前記容量トレンチは、基板に垂
直するＺ軸方向に延伸しうるほか、水平方向（Ｘ−Ｙ軸
方向）に向かっても拡張しうるような逆マシュルーム形
状を形成して、容量の増加を行う。該容量トレンチの表
面に高誘電定数を具える第１の誘電層、例えば、酸化珪
素／窒化珪素層を形成させ、容量トレンチを充填しうる
厚さのブランケット状第１ポリシリコン層を形成し、化
学機械研磨法でシリコン基板の表面が露出するように研
磨してトレンチ内に残留する前記第１のポリシリコン層
とシリコン基板の表面を同一平面に仕上げ、高誘電定数
を具える第２の誘電層を前記第１のポリシリコン層とシ
リコン基板の表面に形成し、第１のポリシリコン層と第
１の誘電層周縁上に延在した部分及び基板の上に拡張し
た部分を覆う部分を残すようにパターニングする。
提出される埋蔵式水平型トレンチコンデンサを具えたＤ
ＲＡＭセルアレイの製造方法を以下に簡略に述べる：Ｐ
型導体をドーピングした単結晶シリコン半導体基板の上
に、第１のパッド酸化層と第１の窒化珪素層を形成し、
従来のホトリソグラフィ技術と異方性エツチプロセスに
よるパターニングの後、基板に容量トレンチを形成し、
各ＤＲＡＭセルの基板上に埋蔵式水平型トレンチコンデ
ンサの電極を形成する。前記容量トレンチは、基板に垂
直するＺ軸方向に延伸しうるほか、水平方向（Ｘ−Ｙ軸
方向）に向かっても拡張しうるような逆マシュルーム形
状を形成して、容量の増加を行う。該容量トレンチの表
面に高誘電定数を具える第１の誘電層、例えば、酸化珪
素／窒化珪素層を形成させ、容量トレンチを充填しうる
厚さのブランケット状第１ポリシリコン層を形成し、化
学機械研磨法でシリコン基板の表面が露出するように研
磨してトレンチ内に残留する前記第１のポリシリコン層
とシリコン基板の表面を同一平面に仕上げ、高誘電定数
を具える第２の誘電層を前記第１のポリシリコン層とシ
リコン基板の表面に形成し、第１のポリシリコン層と第
１の誘電層周縁上に延在した部分及び基板の上に拡張し
た部分を覆う部分を残すようにパターニングする。
【００１３】エピタキシャル珪素層をシリコン基板上に
形成する。前記シリコン基板にエピタキシ成長する前記
エピタキシャル珪素層は、第２の誘電層の上方に向かっ
て延在すると同時に、この非選択性エピタキシによりア
モルファスＳｉを第２の誘電層上に成長させ、エピタキ
シャル珪素層の側面成長により、トレンチに充填される
ポリシリコン上方のアモルファスＳｉ層上部の表面積を
逐次減少させる。トレンチ上のこのアモルファスＳｉ層
を含むエピタキシャル珪素層からなるエピタキシ／アモ
ルファスＳｉ層の延在により、ＦＥＴのゲート電極と浅
溝隔離エリアを容量トレンチの上に形成し、ＤＲＡＭセ
ルの密度増加が可能となる。更に、第２のパッド酸化層
と第２の窒化珪素層でアクティブデバイスエリアを覆う
ことによりフィールド酸化隔離領域を構成し、このフィ
ールド酸化膜隔離領域は埋蔵式水平型トレンチコンデン
サ上方のアクティブエリアを囲うよう形成されて隔離が
行われる。従来の局部エリア酸化（ＬＯＣＯＳ）法によ
って電界酸化膜隔離領域の形成が可能ではあるが、本願
は、浅溝隔離方式を用いて形成される。その後、第２の
窒化珪素層と第２のパック酸化層をフォトレジストマス
クと異方性プラズマエッチングを用いてエッチングをす
るとともに、第２の誘電層に至る迄エピタキシ／アモル
ファスＳｉ層を貫通してノードコンタクト孔を形成す
る。フォトレジストマスクを剥離した後、ノードコンタ
クト孔のエピタキシ／アモルファスＳｉ層側壁上に絶縁
ライナーを構成し、異方性プラズマエッチングによりノ
ードコンタクト孔内の第２の誘電層を除去することによ
って水平型トレンチコンデンサの第１のポリシリコン層
を露出させ、第２のドープドポリシリコン層を形成して
ノードコンタクト孔を充填し、窒化珪素層でアクティブ
デバイスエリアを保護し、第２のポリシリコン層をエッ
チバック又は化学機械研磨法にて第２のポリシリコン層
を研磨して電極としてのコンタクトを形成して、埋蔵式
水平型トレンチコンデンサを完成する。
形成する。前記シリコン基板にエピタキシ成長する前記
エピタキシャル珪素層は、第２の誘電層の上方に向かっ
て延在すると同時に、この非選択性エピタキシによりア
モルファスＳｉを第２の誘電層上に成長させ、エピタキ
シャル珪素層の側面成長により、トレンチに充填される
ポリシリコン上方のアモルファスＳｉ層上部の表面積を
逐次減少させる。トレンチ上のこのアモルファスＳｉ層
を含むエピタキシャル珪素層からなるエピタキシ／アモ
ルファスＳｉ層の延在により、ＦＥＴのゲート電極と浅
溝隔離エリアを容量トレンチの上に形成し、ＤＲＡＭセ
ルの密度増加が可能となる。更に、第２のパッド酸化層
と第２の窒化珪素層でアクティブデバイスエリアを覆う
ことによりフィールド酸化隔離領域を構成し、このフィ
ールド酸化膜隔離領域は埋蔵式水平型トレンチコンデン
サ上方のアクティブエリアを囲うよう形成されて隔離が
行われる。従来の局部エリア酸化（ＬＯＣＯＳ）法によ
って電界酸化膜隔離領域の形成が可能ではあるが、本願
は、浅溝隔離方式を用いて形成される。その後、第２の
窒化珪素層と第２のパック酸化層をフォトレジストマス
クと異方性プラズマエッチングを用いてエッチングをす
るとともに、第２の誘電層に至る迄エピタキシ／アモル
ファスＳｉ層を貫通してノードコンタクト孔を形成す
る。フォトレジストマスクを剥離した後、ノードコンタ
クト孔のエピタキシ／アモルファスＳｉ層側壁上に絶縁
ライナーを構成し、異方性プラズマエッチングによりノ
ードコンタクト孔内の第２の誘電層を除去することによ
って水平型トレンチコンデンサの第１のポリシリコン層
を露出させ、第２のドープドポリシリコン層を形成して
ノードコンタクト孔を充填し、窒化珪素層でアクティブ
デバイスエリアを保護し、第２のポリシリコン層をエッ
チバック又は化学機械研磨法にて第２のポリシリコン層
を研磨して電極としてのコンタクトを形成して、埋蔵式
水平型トレンチコンデンサを完成する。
【００１４】続いて、第２のパッド酸化層と第２の窒化
珪素層を除去するとともに、デバイスエリアにＦＥＴの
ゲート電極を形成してＤＲＡＭセルアレイを構成する。
なお、第１のポリシード金属層を形成してパタニング
し、水平型トレンチコンデンサの上方のノードコンタク
ト孔に近隣したデバイスエリアにＦＥＴのゲート電極を
形成することでＤＲＡＭセルのサイズを縮小させ、ま
た、ポリシード金属層のパタニングと同時にビットライ
ンを浅溝隔離エリアに形成し、イオン移植法でゲート電
極の近傍に軽ドープドソース／ドレイン電極エリアを形
成する。絶縁層を形成してパターニングし、ＦＥＴゲー
ト電極の側壁に間隙壁を形成させ、イオン注入法で間隙
壁の近隣に重ドープドソース／ドレイン電極エリアを形
成することでＤＲＡＭセルアレイのＦＥＴが構成され
る。なお、各ＦＥＴのソース／ドレイン電極エリアを水
平型トレンチコンデンサのノードコンタクト孔上方迄延
伸させ、導電層を蒸着してパターニングし、ノードスト
ラップをパッド層の上方に形成させてソース／ドレイン
電極エリアとトレンチコンデンサ電極の電気接続を構成
する。また、ポリシリコン／金属誘電層にてＦＥＴのゲ
ート電極とソース／ドレイン電極エリアを隔離し、更に
ポリシリコン／金属誘電層をエッチングして各ＦＥＴの
第２のソース／ドレイン電極エリアを露出させてビット
ラインコンタクト孔が画成される。第２のポリシード金
属層を蒸着してパターニングをすることでビットライン
を形成してＤＲＡＭセルアレイが完成される。
珪素層を除去するとともに、デバイスエリアにＦＥＴの
ゲート電極を形成してＤＲＡＭセルアレイを構成する。
なお、第１のポリシード金属層を形成してパタニング
し、水平型トレンチコンデンサの上方のノードコンタク
ト孔に近隣したデバイスエリアにＦＥＴのゲート電極を
形成することでＤＲＡＭセルのサイズを縮小させ、ま
た、ポリシード金属層のパタニングと同時にビットライ
ンを浅溝隔離エリアに形成し、イオン移植法でゲート電
極の近傍に軽ドープドソース／ドレイン電極エリアを形
成する。絶縁層を形成してパターニングし、ＦＥＴゲー
ト電極の側壁に間隙壁を形成させ、イオン注入法で間隙
壁の近隣に重ドープドソース／ドレイン電極エリアを形
成することでＤＲＡＭセルアレイのＦＥＴが構成され
る。なお、各ＦＥＴのソース／ドレイン電極エリアを水
平型トレンチコンデンサのノードコンタクト孔上方迄延
伸させ、導電層を蒸着してパターニングし、ノードスト
ラップをパッド層の上方に形成させてソース／ドレイン
電極エリアとトレンチコンデンサ電極の電気接続を構成
する。また、ポリシリコン／金属誘電層にてＦＥＴのゲ
ート電極とソース／ドレイン電極エリアを隔離し、更に
ポリシリコン／金属誘電層をエッチングして各ＦＥＴの
第２のソース／ドレイン電極エリアを露出させてビット
ラインコンタクト孔が画成される。第２のポリシード金
属層を蒸着してパターニングをすることでビットライン
を形成してＤＲＡＭセルアレイが完成される。
【００１５】
【発明の実施の形態】本発明の前記目的、特徴及びメリ
ットを更に分かりやすくさせる為、実施例を挙げ、図面
を参照して以下に詳細な説明をする。埋蔵式水平型トレ
ンチコンデンサを有する高密度ダイナミックラムセルア
レイは、単一のエピタキシャル珪素層を埋蔵式コンデン
サの上方に延在して形成される。前記ＤＲＡＭセルの構
成とその構成の方法を以下に詳述する。ＤＲＡＭセル
は、埋蔵式水平型トレンチコンデンサのＰ- エピタキシ
ャル層の上に、Ｎ−チャネル電界効果トランジスタ(N-c
hannel FET) を各メモリセルのアクセストランジスタと
して形成する。デバイスエリアが縮小した場合、この設
計は、テバイスエリア下方の空間を利用した本発明によ
り容量の増加された埋蔵式コンデンサの製作が可能とな
る。この技芸に精通した者であれば、本実施例に記述さ
れる以外の工程ステップ及び他形式の素子の増加等を
も、このＤＲＡＭチップに含むことは了承できる筈であ
る。例えば、基板のＰドープドエピタキシ(P-doped epi
taxy) にＮドープドウェルリージョン(N-doped well re
gion) を形成、又は、ＣＭＯＳ回路(complementary met
al-oxide semiconductor circuit) にＰ−チャネルＦＥ
Ｔを形成すること等は、ＤＲＡＭチップの周辺回路の一
つである。
ットを更に分かりやすくさせる為、実施例を挙げ、図面
を参照して以下に詳細な説明をする。埋蔵式水平型トレ
ンチコンデンサを有する高密度ダイナミックラムセルア
レイは、単一のエピタキシャル珪素層を埋蔵式コンデン
サの上方に延在して形成される。前記ＤＲＡＭセルの構
成とその構成の方法を以下に詳述する。ＤＲＡＭセル
は、埋蔵式水平型トレンチコンデンサのＰ- エピタキシ
ャル層の上に、Ｎ−チャネル電界効果トランジスタ(N-c
hannel FET) を各メモリセルのアクセストランジスタと
して形成する。デバイスエリアが縮小した場合、この設
計は、テバイスエリア下方の空間を利用した本発明によ
り容量の増加された埋蔵式コンデンサの製作が可能とな
る。この技芸に精通した者であれば、本実施例に記述さ
れる以外の工程ステップ及び他形式の素子の増加等を
も、このＤＲＡＭチップに含むことは了承できる筈であ
る。例えば、基板のＰドープドエピタキシ(P-doped epi
taxy) にＮドープドウェルリージョン(N-doped well re
gion) を形成、又は、ＣＭＯＳ回路(complementary met
al-oxide semiconductor circuit) にＰ−チャネルＦＥ
Ｔを形成すること等は、ＤＲＡＭチップの周辺回路の一
つである。
【００１６】図５−11を参照して、新規埋蔵式水平型ト
レンチコンデンサにてＤＲＡＭセルを形成するプロセス
ステップの詳細を以下に記述する。また、図12は、前記
埋蔵式トレンチコンデンサにて形成されるＤＲＡＭセル
の断面図を示す。図５に於いて、ＤＲＡＭセルのコンデ
ンサ製作に於けるイニシャルステップの断面図を示す。
この段階に於いて、埋蔵式水平型トレンチコンデンサを
半導体基板40に形成する。Ｐ+ ドーピング（例えば、ジ
ボラン）の単結晶シリコン基板40と、基板40上に熱酸化
法で形成された酸化シリコンが組成する第１のパット酸
化層42を約２０−３００Å間の厚さで形成し、前記第１
のパッド酸化層42の上に第１の窒化珪素層44を、低圧化
学気相成長法（ＬＰＣＶＤ）により二塩化シラン(SiCl2
H2) とアンモニアとの反応ガスで５０−１０００Åの厚
さに形成する。
レンチコンデンサにてＤＲＡＭセルを形成するプロセス
ステップの詳細を以下に記述する。また、図12は、前記
埋蔵式トレンチコンデンサにて形成されるＤＲＡＭセル
の断面図を示す。図５に於いて、ＤＲＡＭセルのコンデ
ンサ製作に於けるイニシャルステップの断面図を示す。
この段階に於いて、埋蔵式水平型トレンチコンデンサを
半導体基板40に形成する。Ｐ+ ドーピング（例えば、ジ
ボラン）の単結晶シリコン基板40と、基板40上に熱酸化
法で形成された酸化シリコンが組成する第１のパット酸
化層42を約２０−３００Å間の厚さで形成し、前記第１
のパッド酸化層42の上に第１の窒化珪素層44を、低圧化
学気相成長法（ＬＰＣＶＤ）により二塩化シラン(SiCl2
H2) とアンモニアとの反応ガスで５０−１０００Åの厚
さに形成する。
【００１７】フォトレジストマスク46と異方性プラズマ
エッチングは、後続するデバイスエリアのエッチングプ
ロセスに於いて、埋蔵式水平型トレンチコンデンサの容
量トレンチ形成に使用される。第１の窒化珪素層44と第
１のパッド酸化層42は、高密度プラズマエッチャ(high-
density plasma etcher)で異方性プラズマエッチング、
又は、フッ素ガス（例えば、CF4)を含有するリアクティ
ブイオンエッチャ(rctive ion etcher) に於いてＰ+ ド
ープド基板40に容量トレンチ7 が形成される迄継続的に
エッチングされ、このトレンチ７には、後続のステップ
に於けるコンデンサの−電極が形成される。なお、より
良きトレンチは、異方性プラズマエッチングと塩素の混
合ガスによるエッチングで形成される。前記トレンチ7
は、垂直の方向（Ｚ軸方向）に延在しうるのみでなく、
水平の方向（Ｘ−Ｙ軸方向）にも拡張することができ、
逆マシュルーム形状を構成し、デバイスエリア下方の空
間を利用することにより容量の増加が可能となる。な
お、容量の増加は、トレンチを深くすることによって増
加することも可能である。前記エッチングによるトレン
チ7 の深さは、少なくとも約０．２μｍ以上にする。
エッチングは、後続するデバイスエリアのエッチングプ
ロセスに於いて、埋蔵式水平型トレンチコンデンサの容
量トレンチ形成に使用される。第１の窒化珪素層44と第
１のパッド酸化層42は、高密度プラズマエッチャ(high-
density plasma etcher)で異方性プラズマエッチング、
又は、フッ素ガス（例えば、CF4)を含有するリアクティ
ブイオンエッチャ(rctive ion etcher) に於いてＰ+ ド
ープド基板40に容量トレンチ7 が形成される迄継続的に
エッチングされ、このトレンチ７には、後続のステップ
に於けるコンデンサの−電極が形成される。なお、より
良きトレンチは、異方性プラズマエッチングと塩素の混
合ガスによるエッチングで形成される。前記トレンチ7
は、垂直の方向（Ｚ軸方向）に延在しうるのみでなく、
水平の方向（Ｘ−Ｙ軸方向）にも拡張することができ、
逆マシュルーム形状を構成し、デバイスエリア下方の空
間を利用することにより容量の増加が可能となる。な
お、容量の増加は、トレンチを深くすることによって増
加することも可能である。前記エッチングによるトレン
チ7 の深さは、少なくとも約０．２μｍ以上にする。
【００１８】図６に、フォトレジスト46を剥離した後の
シリコン基板のトレンチ7 表面に第１の誘電層（高誘電
定数）48、例えば、酸化珪素／窒化珪素／酸化珪素（Ｏ
ＮＯ）誘電層を形成した状態を示す。前記ＯＮＯの形成
は、トレンチ7 の表面を加熱して酸化させた後、窒化珪
素層を蒸着し、酸素雰囲気を通過させることによってア
ニールを行い、一部分の窒化珪素を酸素と反応させて酸
化珪素を形成する。ＯＮＯ48の厚さは、約２０〜１００
Åの間が最適である。なお、前記第１の誘電層にその他
の高誘電定数誘電層、例えば、酸化タンタル(Ta2O5）ま
たは、その類似物を使用することができる。
シリコン基板のトレンチ7 表面に第１の誘電層（高誘電
定数）48、例えば、酸化珪素／窒化珪素／酸化珪素（Ｏ
ＮＯ）誘電層を形成した状態を示す。前記ＯＮＯの形成
は、トレンチ7 の表面を加熱して酸化させた後、窒化珪
素層を蒸着し、酸素雰囲気を通過させることによってア
ニールを行い、一部分の窒化珪素を酸素と反応させて酸
化珪素を形成する。ＯＮＯ48の厚さは、約２０〜１００
Åの間が最適である。なお、前記第１の誘電層にその他
の高誘電定数誘電層、例えば、酸化タンタル(Ta2O5）ま
たは、その類似物を使用することができる。
【００１９】図７は、前記第１の誘電層48の上に厚さが
トレンチの深さより大きいブランケット状の第１のポリ
シリコン層50を形成してトレンチ7 を充填した状態を示
す。ポリシリコン層50は、低圧気相成長法（ＬＰＣＶ
Ｄ）に水素化珪素を反応ガスとし、約１×１０19atom/c
m3から１×１０21atom/cm3迄の濃度でポリシリコンと同
時に水素化燐（phosphine PH3）をＮ+ ドープドして形
成する。なお、化学機械研磨法を用い、前記シリコン基
板40の表面が露出する迄第１のポリシリコン層50を研磨
し、前記トレンチ7 内の第１のポリシリコン層50のみを
残して、前記第１のポリシリコン層50と基板40の表面を
同一の表面に仕上げる。前記研磨は、一般半導体工業が
常用する同一の方法であって、市販の研磨装置とスラリ
ーを用いて行う。前記シリコン基板40と第１のポリシリ
コン層50の上に第１の誘電層48の酸化珪素／窒化珪素／
酸化珪素層同様に第２の誘電層（高誘電定数）52を形成
し、前記第２の酸化珪素／窒化珪素／酸化珪素層の熱酸
化ステップに於いて、化学機械研磨で発生した研磨の損
害を補正する。第２の誘電層52をパタニーングすること
により第１のポリシリコン層50を覆う部分と第１の誘電
層48周縁及び基板40上に延在した部分を残して図８が示
す状態になる。前記誘電層52のパターニングは、フォト
レジストマスクを用い、フッ化水素の希釈液内にてウェ
ットエッチングで酸化珪素層を除き、また、熱燐酸溶液
でエッチングして窒化珪素層を除く。
トレンチの深さより大きいブランケット状の第１のポリ
シリコン層50を形成してトレンチ7 を充填した状態を示
す。ポリシリコン層50は、低圧気相成長法（ＬＰＣＶ
Ｄ）に水素化珪素を反応ガスとし、約１×１０19atom/c
m3から１×１０21atom/cm3迄の濃度でポリシリコンと同
時に水素化燐（phosphine PH3）をＮ+ ドープドして形
成する。なお、化学機械研磨法を用い、前記シリコン基
板40の表面が露出する迄第１のポリシリコン層50を研磨
し、前記トレンチ7 内の第１のポリシリコン層50のみを
残して、前記第１のポリシリコン層50と基板40の表面を
同一の表面に仕上げる。前記研磨は、一般半導体工業が
常用する同一の方法であって、市販の研磨装置とスラリ
ーを用いて行う。前記シリコン基板40と第１のポリシリ
コン層50の上に第１の誘電層48の酸化珪素／窒化珪素／
酸化珪素層同様に第２の誘電層（高誘電定数）52を形成
し、前記第２の酸化珪素／窒化珪素／酸化珪素層の熱酸
化ステップに於いて、化学機械研磨で発生した研磨の損
害を補正する。第２の誘電層52をパタニーングすること
により第１のポリシリコン層50を覆う部分と第１の誘電
層48周縁及び基板40上に延在した部分を残して図８が示
す状態になる。前記誘電層52のパターニングは、フォト
レジストマスクを用い、フッ化水素の希釈液内にてウェ
ットエッチングで酸化珪素層を除き、また、熱燐酸溶液
でエッチングして窒化珪素層を除く。
【００２０】図９は、本発明に於ける重要特徴を示す。
シリコン基板40の上に非選択性エピタキシャル珪素層(n
on-selective epitaxial silicon layer)54 を成長させ
るとともに、トレンチ7 上方の第２誘電層52の上にアモ
ルファスＳｉ54' を成長させる。エピタキシ層54の成長
が第２誘電層52の上迄延在し、非選択性エピタキシであ
る為、第２誘電層52の上に成長するアモルファスＳｉ5
4' は、トレンチを充填するポリシリコンの上のアモル
ファスＳｉ54' に於ける上部面積が逐次減少して図９に
示された点線53の図形を呈す。このエピタキシ／アモル
ファスＳｉ層54（アモルファスＳｉ54' を含む）は、市
販のエピタキシ反応装置にて２００〜５０００Åの厚さ
に形成させ、同時に、ジボラン(diborane B2H6) で前記
エピタ／アモルファスＳｉ層54を硼素のドーピング濃度
１×１０15atom/cm3から１×１０18atom/cm3迄のＰ-ド
ープドエピタキシャル層を形成する。このエピタキシル
層54は、ポリシリコンを充填した容量トレンチの上方に
延在して、ＤＲＡＭのＦＥＴのゲート電極と浅溝隔離エ
リアが容量トレンチの上方に形成しうるようにし、容量
の増加に伴ってＤＲＡＭセルの密度を増加する。
シリコン基板40の上に非選択性エピタキシャル珪素層(n
on-selective epitaxial silicon layer)54 を成長させ
るとともに、トレンチ7 上方の第２誘電層52の上にアモ
ルファスＳｉ54' を成長させる。エピタキシ層54の成長
が第２誘電層52の上迄延在し、非選択性エピタキシであ
る為、第２誘電層52の上に成長するアモルファスＳｉ5
4' は、トレンチを充填するポリシリコンの上のアモル
ファスＳｉ54' に於ける上部面積が逐次減少して図９に
示された点線53の図形を呈す。このエピタキシ／アモル
ファスＳｉ層54（アモルファスＳｉ54' を含む）は、市
販のエピタキシ反応装置にて２００〜５０００Åの厚さ
に形成させ、同時に、ジボラン(diborane B2H6) で前記
エピタ／アモルファスＳｉ層54を硼素のドーピング濃度
１×１０15atom/cm3から１×１０18atom/cm3迄のＰ-ド
ープドエピタキシャル層を形成する。このエピタキシル
層54は、ポリシリコンを充填した容量トレンチの上方に
延在して、ＤＲＡＭのＦＥＴのゲート電極と浅溝隔離エ
リアが容量トレンチの上方に形成しうるようにし、容量
の増加に伴ってＤＲＡＭセルの密度を増加する。
【００２１】さらに、図10の如く、前記第１のパット酸
化層と第１の窒化珪素層を蒸着する方法で第２のパッド
酸化層56と第２の窒化珪素層58をエピタキシ／アモルフ
ァスＳｉ層54の上に蒸着し、未図示のフォトレジストマ
スク及びプラズマエッチングにて、デバイスを形成する
アクティブエリア部分を残す。フィールド酸化膜隔離領
域60は、埋蔵式水平型トレンチコンデンサ上方のアクテ
ィブエリアを囲んで隔離を形成する。前記フィールド酸
化膜隔離領域60は、従来の局部エリア酸化法で形成する
こともできるが、浅溝隔離法にて高密度のＤＲＡＭデバ
イスを形成するほうがよい。一般工業に使用される方法
は、エッチングでトレンチを形成した後、熱酸化及び化
学気相成長法で酸化珪素層60を蒸着し、化学機械で研磨
して、酸化珪素層60を窒化珪素層表面迄エッチバックす
ることによりデバイスエリアとの同一平面を構成させ
る。前記浅溝隔離法にて形成するトレンチの深さは、約
０．１μｍから１．０μｍ迄である。
化層と第１の窒化珪素層を蒸着する方法で第２のパッド
酸化層56と第２の窒化珪素層58をエピタキシ／アモルフ
ァスＳｉ層54の上に蒸着し、未図示のフォトレジストマ
スク及びプラズマエッチングにて、デバイスを形成する
アクティブエリア部分を残す。フィールド酸化膜隔離領
域60は、埋蔵式水平型トレンチコンデンサ上方のアクテ
ィブエリアを囲んで隔離を形成する。前記フィールド酸
化膜隔離領域60は、従来の局部エリア酸化法で形成する
こともできるが、浅溝隔離法にて高密度のＤＲＡＭデバ
イスを形成するほうがよい。一般工業に使用される方法
は、エッチングでトレンチを形成した後、熱酸化及び化
学気相成長法で酸化珪素層60を蒸着し、化学機械で研磨
して、酸化珪素層60を窒化珪素層表面迄エッチバックす
ることによりデバイスエリアとの同一平面を構成させ
る。前記浅溝隔離法にて形成するトレンチの深さは、約
０．１μｍから１．０μｍ迄である。
【００２２】従来のホトリソグラフィ技術のフォトレジ
ストマスク62および異方性プラズマエッチングプロセス
で第２の窒化珪素層58とアモルファスＳｉ層54' を電極
50上の第２誘電層52迄エッチイングしてノードコンタク
ト孔9 を形成する。前記ノードコンタクト孔9 は、リア
クティブイオンエッチング、又は、高密度プラズマエッ
チングで形成するほうが良い。なお、窒化珪素層58及び
酸化珪素層56は、CCl2F2、CHF3、CF4/H2、CH3CHF2等の
フッ素を含むフッ化物、または、その類似性質を具物の
エッチングガスでエッチングし、アモルファスＳｉ層5
4' は、BCl2/CCl4、BCl3/CF4等塩素或いは臭素を含むガ
ス、または、その類似性質を具える物のエングガスでエ
ッチングする。その後、図11が示すように、フォトレジ
ストマスク62を剥離し、第２の窒化珪素層58を除去する
前に、熱酸化法を用いてノードコンタクト孔9 の側壁に
ライナーオキサイド層64を形成する。デバイスエリア上
の第２の窒化珪素層58と第２誘電層上の窒化珪素層58
は、酸化反応の発生を防止する。前記ライナーオキサイ
ド層64は、高誘電定数の誘電層、例えば、酸化物／窒化
物／酸化物層を約２０Åから１００Å迄の厚さに蒸着、
又は、酸化タンタル(Ta2O5）で前記ライナー層64を形
成。その後、異方性プラズマエッチングを行いことによ
り、ノードコンタクト孔9 内の高誘電定数誘電層64，52
を選択的に除去する。
ストマスク62および異方性プラズマエッチングプロセス
で第２の窒化珪素層58とアモルファスＳｉ層54' を電極
50上の第２誘電層52迄エッチイングしてノードコンタク
ト孔9 を形成する。前記ノードコンタクト孔9 は、リア
クティブイオンエッチング、又は、高密度プラズマエッ
チングで形成するほうが良い。なお、窒化珪素層58及び
酸化珪素層56は、CCl2F2、CHF3、CF4/H2、CH3CHF2等の
フッ素を含むフッ化物、または、その類似性質を具物の
エッチングガスでエッチングし、アモルファスＳｉ層5
4' は、BCl2/CCl4、BCl3/CF4等塩素或いは臭素を含むガ
ス、または、その類似性質を具える物のエングガスでエ
ッチングする。その後、図11が示すように、フォトレジ
ストマスク62を剥離し、第２の窒化珪素層58を除去する
前に、熱酸化法を用いてノードコンタクト孔9 の側壁に
ライナーオキサイド層64を形成する。デバイスエリア上
の第２の窒化珪素層58と第２誘電層上の窒化珪素層58
は、酸化反応の発生を防止する。前記ライナーオキサイ
ド層64は、高誘電定数の誘電層、例えば、酸化物／窒化
物／酸化物層を約２０Åから１００Å迄の厚さに蒸着、
又は、酸化タンタル(Ta2O5）で前記ライナー層64を形
成。その後、異方性プラズマエッチングを行いことによ
り、ノードコンタクト孔9 内の高誘電定数誘電層64，52
を選択的に除去する。
【００２３】なお、低圧化学気相成長法で第２のポリシ
リコン層66を形成して研磨し、ノードコンタクト孔９に
埋蔵式水平型トレンチコンデンサと接続されるノードコ
ンタクト点66を形成する。前記窒化珪素層58とフィール
ド酸化膜隔離領域60は、研磨またはエッチバックの作業
に於いてシリコン基板を保護する。前記第２のポリシリ
コン層66の厚さはノードコンタクト孔9 の幅の半分より
も大きくし、ノードコンタクト孔を完全に充填しうるよ
うに形成するとともに、低圧化学気相成長法でポリシリ
コンを蒸着する時、燐化水素(PH3) を通し、ドープド濃
度を約１×１０19atom/cm3から１×１０22atom/cm3迄の
程度にする ＤＲＡＭセルアレイは、図12に示すよう
に、パストランジスタとビットラインを形成して完成さ
れる。本発明に於ける重要特徴は、各メモリセルのＦＥ
Ｔをトレンチコンデンサ上方のエビタキシャル層54の上
に形成したことであって、デバイスのサイズを縮小する
とともに、容量値を増加させる。
リコン層66を形成して研磨し、ノードコンタクト孔９に
埋蔵式水平型トレンチコンデンサと接続されるノードコ
ンタクト点66を形成する。前記窒化珪素層58とフィール
ド酸化膜隔離領域60は、研磨またはエッチバックの作業
に於いてシリコン基板を保護する。前記第２のポリシリ
コン層66の厚さはノードコンタクト孔9 の幅の半分より
も大きくし、ノードコンタクト孔を完全に充填しうるよ
うに形成するとともに、低圧化学気相成長法でポリシリ
コンを蒸着する時、燐化水素(PH3) を通し、ドープド濃
度を約１×１０19atom/cm3から１×１０22atom/cm3迄の
程度にする ＤＲＡＭセルアレイは、図12に示すよう
に、パストランジスタとビットラインを形成して完成さ
れる。本発明に於ける重要特徴は、各メモリセルのＦＥ
Ｔをトレンチコンデンサ上方のエビタキシャル層54の上
に形成したことであって、デバイスのサイズを縮小する
とともに、容量値を増加させる。
【００２４】その後の工程で、図11に示されるデバイス
の第２窒化珪素層58および第２パット酸化層56を除去す
る。窒化珪素層58の除去に熱燐酸エッチングが使用さ
れ、パット酸化層56の除去にフッ酸(hydrofluoric aci
d) 溶液が使用される。ＦＥＴのゲート電極酸化層14は
ドライ酸素の雰囲気に於いて、熱酸化法を用いデバイス
エリアの上に、厚さ約２０Åから１００Å迄に形成す
る。ＦＥＴのゲート電極16とビットライン16' は、ゲー
ト電極酸化層14の上にポリシリコン層と珪化タングステ
ン層を蒸着して第１のポリサイド層16を形成し、パター
ニングによって形成する。前記第１のポリサイド層16
は、低圧化学気相成長法により、厚さ約５００Åから３
５００Å迄のＮ+ ドープドポリシリコン層を形成する。
典型的なポリシリコンは、濃度約１×１０19atom/cm3か
ら１×１０21atom/cm3程度迄の砒素または燐にてイオン
注入を行ってドーピングする。珪化タングステン層は、
WF6と水素化珪素を反応ガスとして低圧化学気相成長法
によって形成する。
の第２窒化珪素層58および第２パット酸化層56を除去す
る。窒化珪素層58の除去に熱燐酸エッチングが使用さ
れ、パット酸化層56の除去にフッ酸(hydrofluoric aci
d) 溶液が使用される。ＦＥＴのゲート電極酸化層14は
ドライ酸素の雰囲気に於いて、熱酸化法を用いデバイス
エリアの上に、厚さ約２０Åから１００Å迄に形成す
る。ＦＥＴのゲート電極16とビットライン16' は、ゲー
ト電極酸化層14の上にポリシリコン層と珪化タングステ
ン層を蒸着して第１のポリサイド層16を形成し、パター
ニングによって形成する。前記第１のポリサイド層16
は、低圧化学気相成長法により、厚さ約５００Åから３
５００Å迄のＮ+ ドープドポリシリコン層を形成する。
典型的なポリシリコンは、濃度約１×１０19atom/cm3か
ら１×１０21atom/cm3程度迄の砒素または燐にてイオン
注入を行ってドーピングする。珪化タングステン層は、
WF6と水素化珪素を反応ガスとして低圧化学気相成長法
によって形成する。
【００２５】その後、伝統的ホトリソグラフィ技術およ
び異方性プラズマエッチングにより、ポリシード層をエ
ッチングし、ＦＥＴのゲート電極16と浅溝隔離エリア60
の上のビットライン16' を同時に形成する。本発明の方
法では、ゲート電極16を埋蔵式水平型トレンチコンデン
サ8 の上迄延在伸してＤＲＡＭセルのサイズを更に縮小
する。なお、ゲート電極酸化層16をノードコンタクト孔
に近隣して形成することができる。軽ドープドソース／
ドレイン電極エリア17は、ゲート電極16に近隣してイオ
ン注入を行うことで形成される。一般ＤＲＡＭセルが採
用するＮ−チヤネルパストランジスタの軽ドープドソー
ス／ドレイン電極エリア17の形成では、約１５KeV から
４０KeV 程度のエネルギーが注入される故、約１×１０
13atom/cm3から１×１０15atom/cm3程度の砒素または燐
が注入される。また、酸化珪素層等絶縁層を蒸着し、エ
ッチバックしてＦＥＴのゲート電極16とビットライン1
6'の側壁間隙壁18を形成し、砒素を注入して重ドープド
ソース／ドレイン電極エリア19を形成する。前記ソース
／ドレイン電極エリア19は、イオン注入法により、約１
×１０19atom/cm3から１×１０21atom/cm3程度のドーピ
ングを行う。ＦＥ前記ソース／ドレイン電極エリア19は
埋蔵隠匿式水平型トレンチコンデンサ8 のアノード接触
点66の上迄延在伸する。また、絶縁ライナー64の上に導
電層を蒸着して、パターニングにより接触層68を形成
し、前記ソース／ドレイン電極エリア19とノードコンタ
クト66をより良き電気接触にする。なお、前記接触層68
は、厚さ５０Åから１０００Å迄のチタン、窒化チタ
ン、珪化タングステンまたはその他の金属窒化物を蒸着
し、プラズマエツチまたはウェットエッチでパタニング
して形成する。
び異方性プラズマエッチングにより、ポリシード層をエ
ッチングし、ＦＥＴのゲート電極16と浅溝隔離エリア60
の上のビットライン16' を同時に形成する。本発明の方
法では、ゲート電極16を埋蔵式水平型トレンチコンデン
サ8 の上迄延在伸してＤＲＡＭセルのサイズを更に縮小
する。なお、ゲート電極酸化層16をノードコンタクト孔
に近隣して形成することができる。軽ドープドソース／
ドレイン電極エリア17は、ゲート電極16に近隣してイオ
ン注入を行うことで形成される。一般ＤＲＡＭセルが採
用するＮ−チヤネルパストランジスタの軽ドープドソー
ス／ドレイン電極エリア17の形成では、約１５KeV から
４０KeV 程度のエネルギーが注入される故、約１×１０
13atom/cm3から１×１０15atom/cm3程度の砒素または燐
が注入される。また、酸化珪素層等絶縁層を蒸着し、エ
ッチバックしてＦＥＴのゲート電極16とビットライン1
6'の側壁間隙壁18を形成し、砒素を注入して重ドープド
ソース／ドレイン電極エリア19を形成する。前記ソース
／ドレイン電極エリア19は、イオン注入法により、約１
×１０19atom/cm3から１×１０21atom/cm3程度のドーピ
ングを行う。ＦＥ前記ソース／ドレイン電極エリア19は
埋蔵隠匿式水平型トレンチコンデンサ8 のアノード接触
点66の上迄延在伸する。また、絶縁ライナー64の上に導
電層を蒸着して、パターニングにより接触層68を形成
し、前記ソース／ドレイン電極エリア19とノードコンタ
クト66をより良き電気接触にする。なお、前記接触層68
は、厚さ５０Åから１０００Å迄のチタン、窒化チタ
ン、珪化タングステンまたはその他の金属窒化物を蒸着
し、プラズマエツチまたはウェットエッチでパタニング
して形成する。
【００２６】更に、ポリシリコン／金属誘電(PMD) 層70
をデバイスの上に蒸着してＦＥＴのゲート電極16とソー
ス／ドレイン電極エリア19を隔離する。前記ＰＭＤ層70
は、化学気相成長法で厚さ１０００〜５０００Åの酸化
珪素層を形成蒸着し、表面を平坦化することによって、
無変形のフォトレジスト画面を形成させ、次層ビットラ
インのパターニングを改善し、ビットライン間に残留物
がないようにする。前記ポリシリコン／金属誘電(PMD)
層70を各ＦＥＴの第２のソース／ドレイン電極エリア19
が露出するまでエッチイングしてビットラインコンタク
ト孔4 を設け、第２のポリサイド層30を蒸着してパター
ニングすることによりビットラインを画成してＤＲＡＭ
セルアレイを完成する。前記ポリサイド層30は、厚さ約
２５０Åから２０００Å迄のＮ+ ドープドポリシリコン
層と厚さ約２００Åから２０００Å迄の珪化タングステ
ン層で構成される。なお、ポリシリコン層は低圧化学気
相成長法にて燐化水素(PH3) を反応ガスとし、濃度約１
×１０19atomm3から１×１０21atom/cm3程度迄の砒素ま
たは燐でドーピングを行う。前記タングステン層は、WF
6と水素化珪素を反応ガスとして低圧化学気相成長法に
よって形成し、最後に、異方性プラズマエッチングで前
記ポリシリコン／金属層30をエッチングしてビットライ
ンを形成する。
をデバイスの上に蒸着してＦＥＴのゲート電極16とソー
ス／ドレイン電極エリア19を隔離する。前記ＰＭＤ層70
は、化学気相成長法で厚さ１０００〜５０００Åの酸化
珪素層を形成蒸着し、表面を平坦化することによって、
無変形のフォトレジスト画面を形成させ、次層ビットラ
インのパターニングを改善し、ビットライン間に残留物
がないようにする。前記ポリシリコン／金属誘電(PMD)
層70を各ＦＥＴの第２のソース／ドレイン電極エリア19
が露出するまでエッチイングしてビットラインコンタク
ト孔4 を設け、第２のポリサイド層30を蒸着してパター
ニングすることによりビットラインを画成してＤＲＡＭ
セルアレイを完成する。前記ポリサイド層30は、厚さ約
２５０Åから２０００Å迄のＮ+ ドープドポリシリコン
層と厚さ約２００Åから２０００Å迄の珪化タングステ
ン層で構成される。なお、ポリシリコン層は低圧化学気
相成長法にて燐化水素(PH3) を反応ガスとし、濃度約１
×１０19atomm3から１×１０21atom/cm3程度迄の砒素ま
たは燐でドーピングを行う。前記タングステン層は、WF
6と水素化珪素を反応ガスとして低圧化学気相成長法に
よって形成し、最後に、異方性プラズマエッチングで前
記ポリシリコン／金属層30をエッチングしてビットライ
ンを形成する。
【００２７】
【発明の効果】以上に記述するＤＲＡＭセルの構成は、
基板に形成するコンデンサを水平方向に延在伸すること
によりその容量の増加が可能であって、従来の高アスペ
クトレーショトレンチのエッチングが不要になるととも
に容量増加の目的を達成することができる。更に容量を
増加しなければならない場合、従来の垂直デープトレン
チのアスペクトレーショ２０〜４０は、未来ＵＬＳＩの
ＤＲＡＭデバイスに於いて、更に増加されることが予期
されうる。しかし、コンデンサの垂直トレンチを深くす
ることは、エッチングと再充填のステップに於いてプロ
セスの困難を招く。本願の構成は、基板表面の空き空間
にビットラインを形成することにより、メモリセルのサ
イズを縮小し、また、この新規の構成によるＤＲＡＭ
は、スタックドコンデンサの容量電極とビットラインと
を基板表面に形成することでデバイスの構成が更に凹凸
起伏する前記構成よりはメリットがある。
基板に形成するコンデンサを水平方向に延在伸すること
によりその容量の増加が可能であって、従来の高アスペ
クトレーショトレンチのエッチングが不要になるととも
に容量増加の目的を達成することができる。更に容量を
増加しなければならない場合、従来の垂直デープトレン
チのアスペクトレーショ２０〜４０は、未来ＵＬＳＩの
ＤＲＡＭデバイスに於いて、更に増加されることが予期
されうる。しかし、コンデンサの垂直トレンチを深くす
ることは、エッチングと再充填のステップに於いてプロ
セスの困難を招く。本願の構成は、基板表面の空き空間
にビットラインを形成することにより、メモリセルのサ
イズを縮小し、また、この新規の構成によるＤＲＡＭ
は、スタックドコンデンサの容量電極とビットラインと
を基板表面に形成することでデバイスの構成が更に凹凸
起伏する前記構成よりはメリットがある。
【００２８】本発明は、発明の実施形態にて記述したよ
うに掲示するが、前記記述は本発明を拘束するものでは
ない。本発明に述べる発明の主旨と範囲に於いて、この
方面の技芸に精通した者が各種の変更及び修飾をするこ
とができうる故、本発明の保護すべき範囲は、明細書に
記載された特許請求の範囲を基準とする。
うに掲示するが、前記記述は本発明を拘束するものでは
ない。本発明に述べる発明の主旨と範囲に於いて、この
方面の技芸に精通した者が各種の変更及び修飾をするこ
とができうる故、本発明の保護すべき範囲は、明細書に
記載された特許請求の範囲を基準とする。
【図１】従来のビットラインの下方にコンデンサを配置
した構成（ＣＵＢ構成）を示すＤＲＡＭセルの断面図。
した構成（ＣＵＢ構成）を示すＤＲＡＭセルの断面図。
【図２】従来のビットラインの上方にコンデンサを配置
した構成（ＣＯＢ構成）を示すＤＲＡＭセルの断面図。
した構成（ＣＯＢ構成）を示すＤＲＡＭセルの断面図。
【図３】従来のスタックドコンデンサをビットラインの
上方に構成したＤＲＡＭセルの三次元空間図。ビットラ
インとコンデンサとが同一のデバイスエリア上に形成し
た場合の問題を掲示する。
上方に構成したＤＲＡＭセルの三次元空間図。ビットラ
インとコンデンサとが同一のデバイスエリア上に形成し
た場合の問題を掲示する。
【図４】従来のＤＲＡＭセルに於いてデバイスの比例を
縮小した場合、伝統的なトレンチコンデンサがデープト
レンチを構成して容量を増加する時の断面図。
縮小した場合、伝統的なトレンチコンデンサがデープト
レンチを構成して容量を増加する時の断面図。
【図５】本発明の実施形態に於いて、埋蔵式水平型トレ
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
【図６】本発明の実施形態に於いて、埋蔵式水平型トレ
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
【図７】本発明の実施形態に於いて、埋蔵式水平型トレ
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
【図８】本発明の実施形態に於いて、埋蔵式水平型トレ
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
【図９】本発明の実施形態に於いて、埋蔵式水平型トレ
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
ンチコンデンサを具えたＤＲＡＭセルアレイを形成する
時の各ステップに於けるデバイスの断面図。
【図１０】本発明の実施形態に於いて、埋蔵式水平型ト
レンチコンデンサを具えたＤＲＡＭセルアレイを形成す
る時の各ステップに於けるデバイスの断面図。
レンチコンデンサを具えたＤＲＡＭセルアレイを形成す
る時の各ステップに於けるデバイスの断面図。
【図１１】本発明の実施形態に於いて、埋蔵式水平型ト
レンチコンデンサを具えたＤＲＡＭセルアレイを形成す
る時の各ステップに於けるデバイスの断面図。
レンチコンデンサを具えたＤＲＡＭセルアレイを形成す
る時の各ステップに於けるデバイスの断面図。
【図１２】本発明の実施形態に於いて、埋蔵式水平型ト
レンチコンデンサを具えたＤＲＡＭセルアレイを形成す
る時の各ステップに於けるデバイスの断面図。
レンチコンデンサを具えたＤＲＡＭセルアレイを形成す
る時の各ステップに於けるデバイスの断面図。
２, ９ ノードコンタクト孔 ４ ビッ
トラインコンタクト孔 ７ 容量トレンチ 10,40 基
板 12,60 フィールド酸化膜隔離領域 14 ゲー
ト電極酸化層 16 ゲート電極 16' ワ
ードライン 17 ライトドープドソース／ドレイン電極エリア 18 間隙壁 19 重ドープドソース／ドレイン電極エリア 20,28,32 絶縁層 22 コン
デンサ 22' 下電極 24,48,52 誘電
層 26 上電極 30,30' ビッ
トライン 34 アノード電極 36,68 パッ
ド酸化層 44,58 窒化珪素層 46,52 フォ
トレジストマスク 50 ポリシリコン層 54 エピ
タキシシリコン 54' アモルファスＳｉ層 64 絶縁
ライナー層 66 ノードコンタクト点 70 ポリ
シリコン／金属誘電層
トラインコンタクト孔 ７ 容量トレンチ 10,40 基
板 12,60 フィールド酸化膜隔離領域 14 ゲー
ト電極酸化層 16 ゲート電極 16' ワ
ードライン 17 ライトドープドソース／ドレイン電極エリア 18 間隙壁 19 重ドープドソース／ドレイン電極エリア 20,28,32 絶縁層 22 コン
デンサ 22' 下電極 24,48,52 誘電
層 26 上電極 30,30' ビッ
トライン 34 アノード電極 36,68 パッ
ド酸化層 44,58 窒化珪素層 46,52 フォ
トレジストマスク 50 ポリシリコン層 54 エピ
タキシシリコン 54' アモルファスＳｉ層 64 絶縁
ライナー層 66 ノードコンタクト点 70 ポリ
シリコン／金属誘電層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (39)
- 【請求項１】 半導体基板に埋蔵する水平型トレンチコ
ンデンサの製造方法に於いて、 前記基板に、エッチングによって複数の前記水平型トレ
ンチコンデンサを形成するためのトレンチを形成し、 前記基板の各トレンチに第１の誘電層を形成させ、 前記各トレンチに第１のポリシリコン層を充填するとと
もに、前記第１のポリシリコン層と前記基板表面を同一
平面にして、前記基板と前記第１のポリシリコン層上に
第２の誘電層を形成させ、なお、 第２の誘電層をパターニングすることにより第１のポリ
シリコン層上の前記第２の誘電層を残し、 前記シリコン基板上に成長するエピタキシャル層の側面
を前記第１のポリシリコン層上の前記第２の誘電層を上
迄延在させると共に、アモルファスＳｉ層を前記第２の
誘電層上に成長させ、 前記アモルファスＳｉ層上部の表面積を、エビタキシ成
長の厚さの増加に対して縮小させることから前記アモル
ファスＳｉ層を含む前記エピタキシャル層からなるエピ
タキシ／アモルファスＳｉ層を形成させ、また、 前記エピタキシ／アモルファスＳｉ層及び前記第２の誘
電層を貫通して前記トレンチ上の前記第１のシリコン層
に複数のノードコンタクト孔をエッチングし、 前記各ノードコンタクト孔の前記エピタキシ／アモルフ
ァスＳｉ層の側壁に絶縁ライナーを形成させ、 前記各ノードコンタクト孔に第２のポリシリコン層を充
填してトレンチコンデンサ電極の接触点を形成して前記
埋蔵式水平型トレンチコンデンサのアレイを完成するス
テップ等を備えたことを特徴とする半導体基板に埋蔵し
た水平型トレンチコンデンサの製造方法。 - 【請求項２】 前記基板がＰ+ 単結晶シリコンで、その
ドーピング濃度が約１×１０16atom/cm3から１×１０18
atom/cm3迄の間で形成されてあることをとする請求項１
に記載の半導体基板に埋蔵した水平型トレンチコンデン
サの製造方法。 - 【請求項３】 エッチングされた前記トレンチの深さが
約０．２μｍから２．０μｍ迄の間にあることを特徴と
する請求項１に記載の半導体基板に埋蔵した水平型トレ
ンチコンデンサの製造方法。 - 【請求項４】 前記第１と第２の誘電層が酸化珪素／窒
化珪素／酸化珪素層であることを特徴とする請求項１に
記載の半導体基板に埋蔵した水平型トレンチコンデンサ
の製造方法。 - 【請求項５】 前記第１と第２のポリシリコン層は、約
１×１０19atom/cmから１×１０21atom/cm3迄の濃度で
Ｎ+ドープドされて形成することを特徴とる請求項１に
記載の半導体基板に埋蔵した水平型トレンチコンデンサ
の製造方法。 - 【請求項６】 前記エピタキシ層は、約１×１０15atom
/cm3から １×１０18atom/cm3迄の濃度でＰ-ドープド
されて形成することを特徴とする請求項１に載の半導体
基板に埋蔵した水平型トレンチコンデンサの製造方法。 - 【請求項７】 前記絶縁ライナーが酸化珪素／窒化珪素
／酸化珪素であることを特徴とする請求項１に記載の半
導体基板に埋蔵した水平型トレンチコンデンサの製造方
法。 - 【請求項８】 半導体基板内に形成された複数の埋蔵式
水平型トレンチコンデンサによって形成されるＤＲＡＭ
セルアレイの製造方法に於いて、 前記基板上に第１のパッド酸化層を形成し、 前記第１のパッド酸化層に第１の窒化シリコン層を形成
させ、 前記第１の窒化珪素層をパターニングして前記基板に複
数のトレンチを形成し、 前記各埋蔵式水平型トレンチコンデンサをそれぞれの前
記各ダイナミックラムセルに形成させ、 前記基板の前記各トレンチ上に第１の誘電層を形成し、
充填しうる厚さのブランケット状の第１のポリシリコン
層を形成して前記各トレンチを充填し、なお、 化学機械研磨法にて前記第１のポリシリコン層を研磨す
ることにより前記第１のポリシリコン層と前記基板とが
同一の平面を形成するとき、前記基板の表面に露出させ
て前記基板と前記第１のポリシリコン層の上に第２の誘
電層を形成し、 前記第２誘電層をパターニングすることにより前記第１
のポリシリコン層を覆う部分のみを残し、 前記基板上にエピタキシャル層を成長させてその側面を
前記第１のポリシリコン層上の前記第２誘電層の上迄延
在させるとともに、アルモファスＳｉ層を前記第２誘電
層の上に成長させることにより前記アモルファスＳｉ層
の上部表面積をエピタキシが成長する厚さの増加によっ
て減少し、前記アモルファスＳｉ層を含む前記エピタキ
シャル層からなるエピタキシ／アモルファスＳｉ層を形
成させ、 第２のパッド酸化層及び第２の窒化珪素層にて前記アク
ティブデバイスエリアの上にフィールド酸化膜隔離領域
を形成して、前記埋蔵式水平型トレンチコンデンサの周
囲を囲むようにして前記埋蔵式水平型トレンチコンデン
サ上のアクティブデバイスエリアを隔離し、 前記第２の窒化珪素層、前記エピタキシ／アモルファス
Ｓｉ層及び前記第２の誘電層を貫通して前記埋蔵式水平
型トレンチコンデンサ上の前記第１のシリコン層に複数
のノードコンタクト孔をエッチングし、 前記各ノードコンタクト孔の前記エピタキシ／アモルフ
ァスＳｉ層の側壁に絶縁ライナーを形成させ、第２のポ
リシリコン層を形成するとともに、エッチバックするこ
とにより前記各ノードコンタクト孔を第２のポリシリコ
ン層で充填してトレンチコンデンサ電極を形成し、 前記第２の窒化珪素層と前記第２のパット酸化層を除去
することで埋蔵式水平型トレンチコンデンサのアレイを
画成するステップ等を備えたことを特徴とする半導体基
板内に形成する複数の前記埋蔵式水平型トレンチコンデ
ンサによって形成されるダイナミックラムセルアレイの
製造方法。 - 【請求項９】 前記基板がＰ+単結晶シリコンで、その
ドーピング濃度が約１×１０16atom/cm3から１×１０18
atom/cm3迄の間で形成されてあることを特徴とする請求
項８に記載の半導体基板内に形成する複数の前記埋蔵式
水平型トレンチコンデンサによって形成されるダイナミ
ックラムセルアレイの製造方法。 - 【請求項１０】 エッチングされた前記トレンチの深さ
が約０．２μｍから２．０μｍ迄の間にあることを特徴
とする請求項８に記載の半導体基板内に形成する複数の
前記埋蔵式水平型トレンチコンデンサによって形成され
るダイナミックラムセルアレイの製造方法。 - 【請求項１１】 前記第１と第２の誘電層が酸化珪素／
窒化珪素／酸化珪素層であることを特徴とする請求項８
に記載の半導体基板内に形成する複数の前記埋蔵式水平
型トレンチコンデンサによって形成されるダイナミック
ラムセルアレイの製造方法。 - 【請求項１２】 形成された前記酸化珪素／窒化珪素／
酸化珪素層の厚さが約２０から１００Åの間にあること
を特徴とする請求項８に記載の半導体基板内に形成する
複数の前記埋蔵式水平型トレンチコンデンサによって形
成されるダイナミックラムセルアレイの製造方法。 - 【請求項１３】 前記第１と第２の誘電層に酸化タンタ
ル(Ta2O5）を含むを特徴とする請求項８に記載の半導体
基板内に形成する複数の前記埋蔵式水平型トレンチコン
デンサによって形成されるダイナミックラムセルアレイ
の製造方法。 - 【請求項１４】 前記第１と第２のポリシリコン層は、
約１×１０19atom/cmから１×１０21atom/cm3迄の濃度
でＮ+ドープドされて形成することを特徴とする請求項
８に記載の半導体基板内に形成する複数の前記埋蔵式水
平型トレンチコンデンサによって形成されるダイナミッ
クラムセルアレイの製造方法。 - 【請求項１５】 前記エピタキシ層は、約１×１０15at
om/cm3から１×１０atom/cm3迄の濃度でＰ- ドープされ
て形成することを特徴とする請求項８に記の半導体基板
内に形成する複数の前記埋蔵式水平型トレンチコンデン
サによって形成されるダイナミックラムセルアレイの製
造方法。 - 【請求項１６】 前記エピタキシ／アモルファスＳｉ層
の厚さが約200 から5000Åの間にあることを特徴とする
請求項８に記載の半導体基板内に形成する複数の前記埋
蔵式水平型トレンチコンデンサによって形成されるダイ
ナミックラムセアレイの製造方法。 - 【請求項１７】 前記絶縁ライナーが酸化珪素／窒化珪
素／酸化珪素であって、その厚さが約２０から２００Å
の間にあることを特徴とする請求項８に記載の半導体基
板内に形成する複数の前記埋蔵式水平型トレンチコンデ
ンサによって形成されるダイナミックラムセルアレイの
製造方法。 - 【請求項１８】 前記絶縁パッドが酸化タンタル(Ta
2O5）であって、その厚さが約２０から１００Åの間に
あることを特徴とする請求項８に記載の半導体基板内に
形成する複数の前記埋蔵式水平型トレンチコンデンサに
よって形成されるダイナミックラムセルアレイの製造方
法。 - 【請求項１９】 前記フィールド酸化膜隔離領域は、Ｌ
ＯＣＯＳ法によってエキピタシ層を熱酸化して形成され
たことを特徴とする請求項８に記載の半導体基板内に形
成する複数の前記埋蔵式水平型トレンチコンデンサによ
って形成されるダイナミックラムセルアレイの製造方
法。 - 【請求項２０】 前記フィールド酸化膜隔離領域は、浅
溝隔離法によって形成され、前記方法に、 (a) フォトレジストエッチマスクで前記第２の窒化珪素
層をパターニングすることにより前記エピタキシ／アモ
ルファスＳｉ層に複数の浅い隔離溝をエツチングで形成
し、 (b) 前記フォトレジストマスクを除去して、 (c) 前記各トレンチに選択性の熱酸化層を生成し、 (d) 二酸化珪素層を化学蒸着し、化学機械研磨法を用い
て前記酸化珪素を前記窒化珪素層が露出する迄研磨して
前記浅溝隔離エリアを形成する、 ことを特徴とする請求項８に記載の半導体基板内に形成
する複数の前記埋蔵式水平型トレンチコンデンサによっ
て形成されるダイナミックラムセルアレイの製造方法。 - 【請求項２１】 タイナミックラムセルアレイの製造に
於いて、半導体基板上に複数の埋蔵式水平型トレンチコ
ンデンサ具える前記メモリセルアレイを生成すると
き；、 前記シリコン基板上に第１のパッド酸化層を形成し、 前記第１のパッド酸化層上に第１の窒化珪素層を形成
し、 前記第１の窒化珪素層をパターニングすることにより前
記基板に複数のトレンチをエッチングして前記各埋蔵式
水平型トレンチコンデンサをそれぞれの前記各ＤＲＡＭ
セルの中に画成し、なお前記基板の前記各トレンチ上に
第１の誘電層を形成して、 充填しうる厚さのブランケット状の第１のポリシリコン
層を形成して前記各トレンチを充填し、 化学機械研磨法にて前記第１のポリシリコン層を研磨す
ることにより前記第１のポリシリコン層と前記基板とが
同一の平面を形成するとき、前記基板の表面を露出さ
せ、 前記基板と前記第１のポリシリコン層の上に第２の誘電
層を形成し、 前記第２誘電層をパターニングすることにより前記第１
のポリシリコン層を覆う部分のみを残し、 前記基板上にエキピタシャル層を成長させてその側面を
前記第１のポリシリコン層上の前記第２誘電層の上迄延
在させるとともに、アルモファスＳｉ層を前記第２誘電
層の上に成長させることにより前記アモルファスＳｉ層
の上部表面積をエピタキシが成長する厚さの増加によっ
て減少して、前記アモルファスＳｉ層を含む前記エピタ
キシャル層からなるエピタキシ／アモルファスＳｉ層を
形成させ、 第２のパッド酸化層及び第２の窒化珪素層にて前記アク
ティブデバイスエリアの上にフィールド酸化膜隔離領域
を画成して、前記埋蔵式水平型トレンチコンデンサの周
囲を囲むようにして前記埋蔵式水平型トレンチコンデン
サ上のアクティブデバイスエリアを隔離し、 前記第２の窒化珪素層、前記エピタキシ／アモルファス
Ｓｉ層及び前記第２の誘電層を貫通して前記埋蔵式水平
型トレンチコンデンサ上の前記第１のシリコン層に複数
のノードコンタクト孔をエッチングし、 前記各ノードコンタクト孔の前記エピタキシ／アモルフ
ァスＳｉ層の側壁に絶縁ライナーを形成させ、 第２のポリシリコン層を形成するとともに、エッチバッ
クすることにより前記各ノードコンタクト孔を第２のポ
リシリコン層を充填してトレンチコンデンサ電極の接触
点を形成し、 前記第２の窒化珪素層と前記第２のパッド酸化層を除去
することで埋蔵式水平型トレンチコンデンサのアレイを
形成するとともに、前記デバイスエリアにゲート電極酸
化層を形成して前記各メモリセルアレイを形成し、 ポリシリコン層と珪化タングステン層からなる第１のポ
リサイド層を形成してパターニングすることにより、前
記埋蔵式水平型トレンチコンデンサの上方迄延伸した前
記デバイスエリアに、複数のＦＥＴゲート電極を形成
し、 前記各ゲート電極の近傍に軽ドーピングソース／ドレイ
ン電極エリアを形成し、 絶縁層を形成してエツチバックすることにより、複数の
前記各ゲート電極の間隙壁を構成し、 前記各間隙壁の横に重ドーピングソース／ドレイン電極
エリアを形成し、前記各ＤＲＡＭセルアレイの複数のア
クセスＦＥＴ形成し、前記各トランジスタのソース／ド
レイン電極エリアと前記各埋蔵式水平型トレンチコンデ
ンサの前記各トレンチコンデンサ電極を接続させ、 前記絶縁パッドの上に、前記ソース／ドレイン電極エリ
アと前記ノードコンタクト間を電気的に接触させる接触
層を形成し、 前記各ゲート電極及び前記各ソース／ドレイン電極エリ
アの上に酸化珪素層を形成させ、 前記酸化珪素層をエッチングして前記各トランジスタの
第２ソース／ドレイン電極エリアにビットラインコンタ
クト孔を形成し、 パターニングされたポリシリコン層と珪化タングステン
層からなる第２のポリサイド層を延伸させて前記各ビッ
トラインコンタクト孔を覆い、前記各ＤＲＡＭセルを完
成する、 諸ステップを具えたことを特徴とするダイナミックラム
セルアレイの製造方法。 - 【請求項２２】 前記基板がＰ+ 単結晶シリコンで、そ
のドーピング濃度が約１×１０16atom/cm3から１×１０
18atom/cm3迄の間で形成されてあることをとする請求項
21に記載のダイナミックラムセルアレイの製造方法。 - 【請求項２３】 エッチングされた前記トレンチの深さ
が約０．２ｍｍから２．０ｍｍ迄の間にあることを特徴
とする請求項21に記載のダイナミックラムセルアレイの
製造方法。 - 【請求項２４】 前記第１と第２の誘電層が酸化珪素／
窒化珪素／酸化珪素層であり、形成された厚さが約２０
から１００Åの間にあることを特徴とする請求項21に記
載のダイナミックラムセルアレイの製造方法。 - 【請求項２５】 前記第１と第２のポリシリコン層は、
約１×１０19atom/cmから１×１０21atom/cm3迄の濃度
でＮ+ ドーピングで形成することを特徴とす請求項21に
記載のダイナミックラムセルアレイの製造方法。 - 【請求項２６】 前記エピタキシャル層はドーピング量
約１×１０15atom/cm3か１×１０18atom/cm3間のジボラ
ンのＰ- ドーピングで形成されたことを特徴とる請求項
21に記載のダイナミックラムセルアレイの製造方法。 - 【請求項２７】 前記エピタキシ／アモルファスＳｉ層
の厚さが約200 から5000Åの間にあることを特徴とする
請求項21に記載のダイナミックラムセルアレイの製造方
法。 - 【請求項２８】 前記絶縁ライナーが酸化珪素／窒化珪
素／酸化珪素であって、その厚さが約２０から２００Å
の間にあることを特徴とする請求項21に記載のダイナミ
ックラムセルアレイの製造方法。 - 【請求項２９】 前記フィールド酸化膜隔離領域は、Ｌ
ＯＣＯＳ法によってエピタキシ層を熱酸化して形成され
たことを特徴とする請求項21に記載のダイナミックラム
セルアレイの製造方法。 - 【請求項３０】 前記接触層の材質は、チタン、チタン
／窒化物、珪化タングステン(WSi2)又は珪化チタニウム
(TiSi2) 等のグループによりされ、形成厚さが約５０か
ら１０００Åの間にあることを特徴とする請求項21に記
載のダイナミックラムセルアレイの製造方法。 - 【請求項３１】 埋蔵式水平型トレンチコンデンサに於
いて、 表面に容量トレンチをエッチングした基板と、 前記容量トレンチに第１の誘電層を形成するとともに、
第１のポリシリコン層で前記容量トレンチを充填し、 パターニングされた第２の誘電層で前記容量トレンチの
第１のポリシリコン層の上を覆うとともに、前記第２の
誘電層を前記容量トレンチの周囲の前記第１の誘電層の
上迄に延在させ、 前記基板上のエピタキシ層を側面に向かってパターニン
グされた前記第２の誘電層の上迄延在し、 前記エピタキシ層に下方に向かって前記容量トレンチの
前記第１のポリシリコン層迄延在した垂直コンタクト孔
を有し、且つ、絶縁ライナーを前記ノードコンタクト孔
の側壁に有して前記ノードコンタクト孔内の第２のポリ
シリコン層にて前記容量トレンチ内の第１のポリシリコ
ン層と接触することによって完成される諸構造を有する
ことを特徴とする埋蔵式水平型トレンチコンデンサの構
造。 - 【請求項３２】 ＦＥＴを前記埋蔵式水平型トレンチコ
ンデンサの上に形成し、前記ＦＥＴの第１ソース／ドレ
イン電極エリアと前記ノードコンタクト孔を接触させ、
ビットラインと前記ＦＥＴの第２ソース／ドレイン電極
を接続してメモリセルを形成することを特徴とする請求
項31に記載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項３３】 前記ＦＥＴがＭＯＳトランジスタであ
って、ゲート電極、ゲート酸化層と軽ドープドドレイン
電極及び複数のソース／ドレイン電極エリア等で構成さ
れたことを特徴とする請求項31に記載の埋蔵式水平型ト
レンチコンデンサの構造。 - 【請求項３４】 前記基板が単結晶シリコンに燐でＮ+
ドーピングして形成されたことを特徴とする請求項31に
記載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項３５】 前記第１のポリシリコン層と第２のポ
リシリコン層は、燐でＮ+ ドーピングして形成されたこ
とを特徴とする請求項31に記載の埋蔵式水平型トレンチ
コンデンサの構造。 - 【請求項３６】 前記エピタキシ層はドーピング量約１
×１０15atom/cm3から１×１０18atom/cm3間のジボラン
のＰ- ドーピングで形成されたことを特徴とする請求項
31に記載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項３７】 前記エピタキシ層の厚さが約200 から
5000Åの間にあることを特徴とする請求項31に記載の埋
蔵式水平型トレンチコンデンサの構造。 - 【請求項３８】 前記コンデンサのトレンチの深さが少
なくとも０．２μｍであることを特徴とする請求項31に
記載の埋蔵式水平型トレンチコンデンサの構造。 - 【請求項３９】 埋蔵式水平型トレンチコンデンサを有
するダイナミックラムに於いて、 表面に容量トレンチをエッチングした基板と、 前記容量トレンチに第１の誘電層を形成するとともに、
第１のポリシリコン層で前記容量トレンチを充填し、 パターニングされた第２の誘電層で前記容量トレンチの
第１のポリシリコン層の上を覆うとともに、前記第２の
誘電層を前記容量トレンチの周囲の前記第１の誘電層の
上迄に延在させ、 前記基板上のエピタキシ層を側面に向かってパターニン
グされた前記第２の誘電層の上迄延在し、 前記エピタキシ層に下方に向かって前記容量トレンチの
前記第１のポリシリコン層迄延在した垂直ノードコンタ
クト孔を有し、且つ、絶縁ライナーを前記ノードコンタ
クト孔の側壁に有して前記コンタクト孔内の第２のポリ
シリコン層にて前記容量トレンチ内の第１のポリシリコ
ン層と接触することによって埋蔵式水平型トレンチコン
デンサを完成し、且つ、前記埋蔵式水平型トレンチコン
デンサの上を覆う前記エピタキシ層にＦＥＴを有して、
前記ＦＥＴの第１ソース／ドレイン電極エリアと前記ノ
ードコンタクト孔を接続し、 ビットラインと前記ＦＥＴの第２ソース／ドレイン電極
とを接続してダイナミックラムセルを完成する構造を特
徴とする埋蔵式水平型トレンチコンデンサを有するダイ
ナミックラムの構造。
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|---|---|---|---|
| TW87100115 | 1998-01-06 | ||
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| JPH11204758A JPH11204758A (ja) | 1999-07-30 |
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| Country | Link |
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-
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- 1998-01-06 TW TW087100115A patent/TW357456B/zh not_active IP Right Cessation
- 1998-03-27 JP JP10081392A patent/JP3110013B2/ja not_active Expired - Lifetime
Also Published As
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| JPH11204758A (ja) | 1999-07-30 |
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