JPH04274361A - トレンチ容量型ダイナミックランダムアクセスメモリーの洩れ電流防止方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路の分野に係り、
特にトレンチ型容量をもつ集積回路高速メモリー装置、
ダイナミックランダムアクセスメモリーに関する。

【０００２】

【従来の技術】周知のように、ダイナミックランダムア
クセスメモリー（ＤＲＡＭ）形半導体の開発目標は、と
どまる所を知らずに大規模化する要求を満たすことにあ
る。半導体メモリー産業は、Ｗｈｉｔｅ，ＭｃＡｄａｍ
ｓとＲｅｄｗｉｎｅによって開示された米国特許第４，
０８１，７０１号に記載された１６ＫビットＤＲＡＭに
はじまり、ＲａＯの開示した米国特許第４，０５５，４
４４号に記載された６４Ｋビットを経てＭｃＥｌｒｏｙ
の開示した米国特許第４，６５８，３７７号に記載され
たような１Ｍビットタイプへと確実に進歩している。４
ＭビットＤＲＡＭは現在生産工程に入っており、更に６
４ＭビットＤＲＡＭの開発が開始された。より大規模な
集積の開発が進められうる大きな理由のひとつは、米国
特許第４，２４０，０９２号でＫｕＯが図示したプレー
ナー型容量セルや米国特許第４，７２１，９８７号でＢ
ａｇｌｅｅらが図示したトレンチ型容量セルのように、
メモリーセルの寸法を縮少できる技術が開示されている
ことである。トレンチ型容量セル素子においては、素子
容量は容量領域に溝やトレンチをエッチングで形成する
ことによって増加する。Ｂａｇｌｅｅのトレンチ型容量
セルは、その上部プレートを、トレンチ内部に迄延ばし
て充填した多結晶シリコン層によって形成している。こ
の多結晶シリコン層は、シリコン棒の表面を覆っており
、フィールドプレート絶縁を行なう。

【０００３】トレンチ型容量のＤＲＡＭを開発する過程
でプロセス技術者らは、トレンチの頭頂部に「ゲートダ
イオードの洩れ電流」といわれる問題が発生することを
見出した。この問題は、洩れ電流を通してその存在が明
らかになる。この電流はトレンチ壁端の頭頂部において
、キャリア蓄積領域の上部を通してｂａｎｄ　　ｔｏｂ
ａｎｄのトンネル効果によってシリコン基板に流れ込む
。これによって、蓄積領域に蓄えられた電荷が減少する
という問題が生ずる。

【０００４】

【発明が解決しようとする課題】本発明の主な目的は、
高集積ＤＲＡＭなどで用いられるトレンチ型容量素子の
トレンチの頭頂部付近でみられる上記した好ましからざ
るゲートダイオード洩れ電流を消去する方法を開示する
ことである。本発明の他の目的および効果は、以下の明
細書および図面に記載された技術の開示の中で明らかに
される。

【０００５】

【課題を解決するための手段】前記目的を達成するため
に本発明では、トレンチ型容量のもとになるトレンチを
基板に設け、そこにキャリア蓄積領域を形成した後その
表面を被うごとく多結晶シリコン層をトレンチ壁面に形
成する。そして、その上に蓄積領域の誘電体層を形成す
る技術を開示する。この多結晶シリコン層によって洩れ
電流を効果的に減少させることが出来る。このような構
造をもつトレンチ型フィールドプレート絶縁ＤＲＡＭは
新規であり、本発明によって初めて開示されるものであ
る。また本発明では、トレンチ内壁面の半導体基板に不
純物を打込んでキャリア蓄積領域を形成する従来の方法
に代えて、トレンチ内壁面の基板上に直接不純物をドー
プしながら多結晶シリコン層を設ける方法および素子も
開示する。この方法およびよって形成された素子を用い
ても、前記した洩れ電流問題を解決することが出来る。

【０００６】

【実施例】以下に本発明の好ましい実施態様について図
を利用して詳しく説明する。図１は、ＤＲＡＭ１０メモ
リーアレーの一部の上面図を示す。ＤＲＡＭ１０は例え
ば、１６Ｍビットの超ＬＳＩ（ＶＬＳＩ）メモリー装置
である。この装置は、一枚の半導体基板上に実質１．６
×１０７　ケ以上のメモリーセルを形成して成る。この
装置には雑音を避けるために三重に捩ってあるｐｏｌｙ
−３ポリサイド（ＴｉＳｉ２　）のビット線１２が含ま
れている。ワード線は分割されたｐｏｌｙ−２ポリサイ
ドで形成され、各６４ビットがｍｅｔａｌ−２でつなが
っている。ＤＲＡＭ１０では、ビット線とワード線が、
約３．０μｍのダブルワード線ピッチにつきビット線ピ
ッチが約１．６μｍになるようなパターンで設計してあ
る。トレンチ型容量１６ａと１６ｂはトレンチ開口部が
約０．８μｍ×０．８μｍ、隣接トレンチ間距離が約１
．１μｍ、トレンチ深さが約６．０μｍであるように設
けられている。ビット線コンタクト１８は、ビット線１
２と図示していないパストランジスタ２０とを接続する
。

【０００７】図２は、図１の一部を三次元的な見取り図
にしたものであり、図３は断面図を示す。三層のコンタ
クト間金属２２、すなわちｍｅｔａｌ−２はワード線へ
のつなぎを行なう。２２は、最上層２２ａがＡｌ−Ｓｉ
−Ｃｕスパッター膜であり、中層２２ｂが厚さ約３５０
０Ａのタングステン（Ｗ）化学蒸着（ＣＶＤ）膜であり
、最下層２２ｃが厚さ約５００ＡのＴｉＷスパッター膜
である。また、ｍｅｔａｌ−２の下に位置する酸化物層
２４は、金属間酸化物（ＭＩＬＯ）の三層膜である。 すなわち、最上層ＭＩＬＯ−２　　２４ａは、厚さ約３
５００ＡのＰＥＣＶＤされたＴＥＯＳ膜であり、図示し
てないが中層はガラス塗布膜（ＳＯＧ）であり、最下層
ＭＩＬＯ−２　　２４ｂは厚さ約７０００ＡのＰＥＣＶ
ＤされたＴＥＯＳ膜である。ＭＩＬＯ−２の下に位置す
る二層の接続用金属２６、すなわちｍｅｔａｌ−１は、
ビット線のコンタクトを成す。２６の上層２６ａは、化
学蒸着されたタングステン（ＣＶＤＷ）であり、下層２
６ｂはＴｉＷスパッター膜である。多層酸化膜２８、Ｍ
ＬＯは接続用金属２６の下に設けられており、ｍｅｔａ
ｌ−１とｐｏｌｙ−３シリサイドビット線との間の絶縁
を行なう。ビット線酸化物層３０、ＢＬＯはビット線１
２の下にあって、ビット線１８とｐｏｌｙ−２ワード線
１４との間を絶縁している。ｐｏｌｙ−２ワード線１４
は、線幅が約０．６μｍである。ｐｏｌｙ−２ワード線
１４ａは、パストランジスタ２０ａのゲートを構成し、
一方ｐｏｌｙ−２ワード線１４ｂはパストランジスタ２
０ｂのゲートを構成する。パストランジスタ２０ｂは、
トレンチ型容量１６ｂをもつ。この二つのトランジスタ
は共に厚さ約１５０Ａのｇａｔｅ−２酸化物層３４によ
って基板から分離されている。ｐｏｌｙ−２ワード線１
４ｃと１４ｄはそれぞれ、トレンチ型容量１６ａと１６
ｂの上を通り、図示していない他のトレンチ型容量へと
接続している。１４ｃと１４ｄは、熱酸化形成の層酸化
物膜３６、ＩＬＯによってｐｏｌｙ−１フィールドプレ
ート３２と分離されている。ｐｏｌｙ−２ワード線１４
は、ｎｉｔｒｉｄｅ−２を堆積して成る側壁３８を有し
ている。Ｐタンク４０内に、ビット線コンタクトＢＬＯ
層３０の下でかつトレンチ型容量１６ａのワード線１４
ａと１６ｂのワード線１４ｂの間の領域に、リンを打込
んだＮ＋　層が形成されている。リン打込みＮ＋　層４
２はまた、パストランジスタ２０のドレインとソースを
形成する。ｐｏｌｙ−１フィールドプレート３２の下に
は、厚さ約１３００Ａの窒化物層４４、ｎｉｔｒｉｄｅ
−３が、トレンチ型容量を空間的に分離するために両ト
レンチの間の領域に形成されている。ｎｉｔｒｉｄｅ−
３層４４とＰタンク４０の間には、厚さ約３００Ａの酸
化膜から成る酸化物層４６、ｐａｄ　　ｏｘ−３が形成
されている。ｐａｄ　　ｏｘ−３層４６は、シリコン基
板４８とｎｉｔｒｉｄｅ−３層４４との間のバッファー
層であり、またフィールドプレート３２を絶縁するため
の誘電体層の一部を成す。

【０００８】更に図２、図３について述べれば、トレン
チ型容量１６ａ，１６ｂはＰタンク４０を貫通してシリ
コンウエファー（図示せず）のｐ型基板４８内に迄形成
されている。トレンチ型容量の側壁外層は、砒素の打込
層５０から成っている。砒素打込層５０は、トレンチ型
容量１６のＮ＋　キャリア蓄積領域を形成する。ゲート
ダイオード洩れ電流がＰタンク４０に流入するトレンチ
端頭頂部にあるキャリア蓄積領域上部を、番号５１で図
示した。トレンチ型容量壁には更にゲート誘電体層５２
、ｇａｔｅ　　ｏｘ−１が形成されており、これは砒素
打込みトレンチ層５０とｐｏｌｙ−１フィールドプレー
ト３２との間の誘電膜として働く。ゲート誘電体層５２
は、薄い窒化物層とその上に被着した酸化物層とから成
る。

【０００９】図４は、本発明のより好ましい実施態様の
一例を含むＤＲＡＭのトレンチ型容量セル断面図である
。素子構成は図３に示したものと同様であるが、トレン
チ型容量セルがドープされた多結晶シリコンより成るト
レンチ側壁５６ｓを有するのが特徴である。トレンチ側
壁５６ｓは、トレンチ内にあってトレンチ型容量のＮ＋
　キャリア蓄積層を成す砒素打込層５０の上のトレンチ
壁面に形成される。そしてトレンチ側壁５６ｓの上にゲ
ート誘電体層５２が堆積される。多結晶シリコントレン
チ側壁５６ｓは約５００Ａの厚みをもつ。ゲート誘電体
層５２が側壁５６ｓの上に形成されるので、５１の領域
ではもはやゲートダイオード構造がなくなり、したがっ
てゲートダイオードによる洩れ電流は消滅することにな
る。

【００１０】図５は、本発明の別の一実施例を含むＤＲ
ＡＭのトレンチ型容量セルの断面図である。素子構成は
図３、図４で示したものと同様である。しかし、本実施
例では、側壁５６ｓを砒素ドープしながら形成した多結
晶シリコンまたはリンドープしながら形成した多結晶シ
リコンで構成し、砒素の打込層５０は用いない。砒素ま
たはリンをドープしながら形成した多結晶シリコン側壁
は、トレンチ型容量のキャリア蓄積領域として機能する
。

【００１１】次に、図６から図１１ｂまでを用いて、ゲ
ートタイオードの洩れ電流問題をうまく解消するプロセ
ス上の要点を含む本発明の好ましい一実施例、すなわち
前記した図４のＤＲＡＭ１０に関してその製造プロセス
を開述する。Ｂａｇｌｅｅらにより１９８８年１月２６
日付で登録され、テキサス・インスツルメント社に権利
譲渡された米国特許第４，７２１，９８７号「高密度Ｄ
ＲＡＭのトレンチ型容量製造プロセスはフィールドプレ
ートで絶縁されたＤＲＡＭのトレンチ型容量に関する全
てのプロセスの流れを開示している。また、テキサス・
インスツルメント社と１９８９年７月２５日付で共同出
願され共同権利を有する下記の応用特許にも、ＤＲＡＭ
１０と同様にトレンチ型容量とフィールドプレート絶縁
を有するＤＲＡＭ装置を製造するのに適したプロセスの
流れが全部述べられている。 米国出願番号　　第３８５，４４１号（ＴＩ−１４，０
４２号） 米国出願番号　　第３８５，６０１号（ＴＩ−１４，４
１５号） 米国出願番号　　第３８５，３２８号（ＴＩ−１４，４
１６号） 米国出願番号　　第３８５，３４０号（ＴＩ−１４，４
１９号） 米国出願番号　　第３８５，３４４号（ＴＩ−１４，４
１８号）

【００１２】図６は、硼素打込工程によりｐ型シリコン
基板４８にＰタンク４０が形成されることを示す。約６
．０Ｅ１２／ｃｍ２　の硼素を５０ＫｅＶの加速電圧で
打込めば、Ｐタンク４０の硼素濃度をトレンチ容量のリ
ーク又はラッチアップ制御を行なうに充分な値まで高め
ることが出来る。次に、約９００℃で水蒸気とＨＣｌの
混合ガスを送る酸化工程によって約３００Ａの酸化膜が
Ｐタンク４０の上に成長し、ｐａｄ　　ｏｘｉｄｅ−３
層４６が形成される。ｐａｄ　　ｏｘ−３層４６は、シ
リコン基板４８とｎｉｔｒｉｄｅ−３層４４の間のバッ
ファー層として働く。次に、８００℃で２００ｍｔｏｒ
ｒの混合ガス（ほぼＩＤＣＳ：１０ＮＨ３　の割合）を
流すと、ｐａｄ　　ｏｘ−３層４６の上に厚さ約１３０
０Ａのｎｉｔｒｉｄｅ−３層４４が被着する。

【００１３】図７では、約７．４ｗｔ％のリンを含むリ
ン化シリケートガラス（ＰＳＧ）膜の被着が、まず５３
０℃で行われる。この結果、ｎｉｔｒｉｄｅ−３層４４
の上にトレンチ形成マスク用酸化物５４が形成される。 次に、マスク用酸化物５４の上にホトレジスト５８を塗
布し、露光・現像を行なってホトレジスト５８を望みの
トレンチパターンに切るトレンチパターン工程を行なう
。

【００１４】図８は、トレンチマスクパターンのエッチ
ング工程の後でトレンチエッチングを行なった結果得ら
れた構造を示す。トレンチマスクのエッチング工程は、
約０．８μｍ×０．８μｍのトレンチパターンに約９０
０ｍｔｏｒｒのＣＨＦ３　／ＣＦ４　／Ｈｅ／Ａｒ混合
ガスを流してＰＳＧ酸化膜５４、ｎｉｔｒｉｄｅ−３層
４４、ｐａｄ　　ｏｘ−３層４６を通して１００％オー
バーエッチングすることにより行なう。また、トレンチ
エッチングの工程は、約１００ｍｔｏｒｒでＳｉＦ４　
／ＨＢｒの混合ガスを流してＲＩＥによって行ない、Ｐ
タンク４０を貫通して約６μｍの深さにｐ型シリコン４
８をエッチングする。

【００１５】図９ａは、前図のトレンチマスクを除去し
、その後でトレンチ部に砒素を打込む工程を終えた構造
を示す。図９ｂは、トレンチ壁端の上部５１の拡大図を
示している。詳しく述べると、トレンチマスク除去工程
は、強力な超音波洗浄機を用いて約５０秒間１０％弗化
水素中でガラス層を溶かし、ＰＳＧマスク酸化膜５４お
よびトレンチ壁にまわりこんだ酸化物被着膜を除去する
ことである。ＰＳＧマスク酸化膜５４を除去する弗酸洗
滌工程は、同時にｎｉｔｒｉｄｅ−３層４４の下にある
ｐａｄ　　ｏｘ−３層４６をもエッチングするので、図
９ｂに示すようにトレンチ頭頂部にアンダーカット領域
４６ｕを作る。かくして窒化膜４４の端はｐａｄ　　ｏ
ｘ−３層４６の端より前に出てへこみが出来る。一方、
キャリア蓄積領域５０の形成は、トレンチ壁に砒素を打
込むことで行なわれる。６度傾斜打込みで、１００Ｋｅ
Ｖに加速された１．０Ｅ１５／ｃｍ２　の砒素線を４回
９０度回転して照射すると、合計約４．０Ｅ１５／ｃｍ
２の砒素が打込まれて５０が形成される。

【００１６】本発明のより好ましい実施態様の一例にお
ける実利的方法では、多結晶シリコン層５６が堆積によ
って形成される。図１０ａはその断面図を示し、図１０
ｂはこの工程後のトレンチ１６ａの上端部拡大図を示す
。厚さ約５００Ａのリンドープ多結晶シリコン層が、低
圧化学蒸着法（ＬＰＣＶＤ）を用いてトレンチ壁面を含
む露出面全体に堆積される。図のアンダーカット領域４
６ｕにリンドープ多結晶シリコン層を堆積して４６ｕを
完全に多結晶シリコン層５６で埋めるには、５６０℃で
ガス圧約４００ｍｔｏｒｒのＳｉＨ４　とＴＢＰ（或い
は他のドーパントガス）との混合ガスを流せばよい。こ
の堆積工程によってｐａｄ　　ｏｘｉｄｅ−３層４６お
よびその上に形成されたｎｉｔｒｉｄｅ−３層４４も多
結晶シリコン層５６で被覆される。

【００１７】次に、トレンチ側壁の多結晶シリコン５６
ｓがレジストで被覆されるようにしてトレンチにレジス
ト塗布を行なう。その上でレジストを露光して現像する
。そして、ｎｉｔｒｉｄｅ−３層４４上の多結晶シリコ
ン５６を、トレンチ側壁の多結晶シリコン層５６ｓのみ
が残るようにしてメモリーアレーから除去してしまう。 この場合、異方性ドライエッチングを用いると５６ｓの
みを残して４４上の多結晶シリコンをうまく除去するこ
とが出来る。その結果得られた構造断面を図１１ａに、
またトレンチ１６ａの頭頂部端面の拡大図を図１１ｂに
示す。

【００１８】再び図４に戻るが、この上に次々と製造工
程を加えていけば、図示されているようなダイナミック
メモリーセルが出来る。一番上には保護層が被着される
（図示してない）。そして、ボンディングパッドを露出
させるようにパターニングされる。更に、この半導体ウ
エファーが検査され、スクライブされて小片に分割され
る。各小片は半導体パッケージにマウントされる。

【００１９】以上には本発明を図解的実施例によって説
明してきたが、本発明は決してこれに限定されるもので
はない。当該技術分野における専門家が本実施例の記述
から得られる様々な別の実施態様が、本発明に含まれる
ことは自明である。それ故、本「発明の詳細な説明」欄
の最後に、本発明の真正な範囲と技術思想に含まれる実
施態様の変形を記述する。

【００２０】

【発明の効果】本発明を用いることによって、フィール
ドプレートで絶縁されたトレンチ型容量をもつＤＲＡＭ
において問題にされてきた洩れ電流、すなわちトレンチ
上部端において発生するキャリア蓄積層からのゲートダ
イオードの洩れ電流が消滅し、電荷保持力の高い大規模
ダイナミックメモリーセルを実現することが出来た。

【００２１】以上の説明に関して、更に以下の項を開示
する。 （１）　　　トレンチ型容量をもつＤＲＡＭにおいて、
（ｉ）　トレンチ壁を有するトレンチを、半導体基板内
にエッチングにより形成する工程と、（ｉｉ）半導体基
板内の当該トレンチを取囲んでキャリア蓄積領域を設け
る工程と、（ｉｉｉ）　当該トレンチの壁面に多結晶シ
リコン層を形成する工程と、（ｉｖ）トレンチ壁の前記
多結晶シリコン膜の上に蓄積誘電体層を設けて、当該多
結晶シリコン膜が蓄積誘電体層とキャリア蓄積領域の中
間に位置するようにする工程と、より成るキャリア蓄積
層から洩れ電流を減少させる方法。

【００２２】（２）　　　トレンチ壁の多結晶シリコン
層が堆積によって形成される第１項記載の方法。

【００２３】（３）　　　トレンチ壁の多結晶シリコン
層が同時ドープされた多結晶シリコン層である第２項記
載の方法。

【００２４】（４）　　　多結晶シリコン層が約５００
Ａの厚みをもつ第３項記載の方法。

【００２５】（５）　　　半導体を用いて、（ｉ）　マ
スク酸化膜をトレンチパターンに抜くために、半導体基
板のマスク酸化膜上にレジスト膜を塗布し現像する工程
と、（ｉｉ）開口部を半導体基板表面近くに有し、側壁
を半導体基板内に有するトレンチを前記トレンチパター
ンにしたがってエッチングにより半導体内に形成する工
程と、（ｉｉｉ）　前記マスク酸化膜を除去し、その時
アンダーカット領域をトレンチ頭頂部近くの半導体内に
形成する工程と、（ｉｖ）半導体基板内にトレンチを取
囲むキャリア蓄積領域を形成する工程と、（ｖ）　多結
晶シリコン側壁をトレンチ側壁に形成し、多結晶シリコ
ン側壁がトレンチ頭頂部近くの前記アンダーカット領域
内に充填されるようにする工程と、（ｖｉ）多結晶シリ
コン側壁を覆うように蓄積誘電体層をトレンチ側壁上に
形成する工程と、（ｖｉｉ）　フィールドプレートをト
レンチ内に形成する工程と、より成るトレンチ型フィー
ルドプレート絶縁ＤＲＡＭセルの製造方法。

【００２６】（６）　　　前記多結晶シリコン側壁が同
時ドープされた多結晶である第５項記載の方法。

【００２７】（７）　　　前記多結晶シリコン側壁が約
５００Ａの厚みをもつ第６項記載の方法。

【００２８】（８）　　　キャリア蓄積領域が砒素の打
込みによって形成される第６項記載の方法。

【００２９】（９）　　　蓄積誘電体層が（ｉ）　窒化
物層を前記多結晶シリコン側壁上に堆積する工程と、（
ｉｉ）当該窒化物層の上に酸化膜を成長させる工程と、
により形成されることを特徴とする第８項記載の方法。

【００３０】（１０）　　トレンチ型容量のＤＲＡＭに
おいて、（ｉ）　トレンチがトレンチ壁を有するように
半導体基板内にエッチングによってトレンチを形成する
工程と、（ｉｉ）トレンチ側壁上に同時ドープした多結
晶シリコン層を被着せしめることによってキャリア蓄積
領域を形成する工程と、（ｉｉｉ）　トレンチ側壁上の
キャリア蓄積層の上に蓄積誘電体層を形成する工程と、
より成るキャリア蓄積層からゲートダイオード洩れ電流
を減少させる方法。

【００３１】（１１）　　トレンチ側壁上に形成された
同時ドープ多結晶シリコン層が砒素の同時ドープ多結晶
シリコン層である第１０項記載の方法。

【００３２】（１２）　　トレンチ側壁上に形成された
同時ドープ多結晶シリコン層がリンの同時ドープ多結晶
シリコン層である第１０項記載の方法。

【００３３】（１３）　　半導体を用いて、（ｉ）　マ
スク酸化物層をトレンチパターンに抜くために半導体基
板のマスク酸化膜上にレジスト膜を塗布し現像する工程
と、（ｉｉ）開口部を半導体基板表面近くに有し、側壁
を半導体基板内にもつトレンチを前記トレンチパターン
に従ってエッチングにより半導体内に形成する工程と、
（ｉｉｉ）　前記マスク酸化物を除去し、その時アンダ
ーカット領域をトレンチ頭頂部近くの半導体内に形成す
る工程と、（ｉｖ）多結晶シリコンのキャリア蓄積領域
をトレンチ側壁上に形成し、多結晶シリコンのキャリア
蓄積領域がトレンチ頭頂部近くの前記アンダーカット領
域内に充填されるようにする工程と、（ｖ）　トレンチ
側壁上に多結晶シリコンの蓄積領域を覆うように蓄積誘
電体層を形成する工程と、（ｖｉ）フィールドプレート
をトレンチ内に形成する工程と、より成るトレンチ型フ
ィールドプレート絶縁ＤＲＡＭセルを製造する方法。

【００３４】（１４）　　前記多結晶シリコンのキャリ
ア蓄積領域が砒素を同時ドープしながら形成されること
を特徴とする第１３項の方法。

【００３５】（１５）　　前記多結晶シリコンのキャリ
ア蓄積領域がリンを同時ドープしながら形成されること
を特徴とする第１３項の方法。

【００３６】（１６）　　半導体基板内に形成され、（
ｉ）　半導体基板内にトレンチ壁を有する如くしてエッ
チングされて成るトレンチと、（ｉｉ）当該トレンチ壁
上の多結晶シリコン層と、（ｉｉｉ）　半導体基板内で
当該トレンチ壁を取囲んで形成されたキャリア蓄積領域
と、（ｉｖ）当該トレンチ壁の多結晶シリコン層上に形
成された蓄積誘電体層と、（ｖ）　当該トレンチ内に充
填されたフィールドプレートとより成るダイナミックメ
モリーの蓄積容量。

【００３７】（１７）　　前記キャリア蓄積領域が半導
体基板に打込まれた砒素含有層で形成される第１６項記
載のダイナミックメモリーの蓄積容量。

【００３８】（１８）　　前記フィールドプレートが多
結晶シリコンで形成される第１７項記載のダイナミック
メモリーの蓄積容量。

【００３９】（１９）　　半導体基板内に形成され、（
ｉ）　トレンチ壁を有するが如く半導体基板内にエッチ
ングにより形成されたトレンチと、（ｉｉ）半導体基板
内でトレンチ壁上に形成されたキャリア蓄積領域と、（
ｉｉｉ）　トレンチ壁のキャリア蓄積領域上に形成され
た蓄積誘電体層と、（ｉｖ）トレンチ内に充填されたフ
ィールドプレートとより成るダイナミックメモリーの蓄
積容量。

【００４０】（２０）　　上記キャリア蓄積領域がトレ
ンチ壁上に形成された同時ドープ多結晶シリコン層から
成ることを特徴とする第１９項記載のダイナミックメモ
リーの蓄積容量。

【００４１】（２１）　　トレンチ型容量をもつフィー
ルドプレート絶縁型ＤＲＡＭ装置においてゲートダイオ
ードの洩れ電流を減少させる方法を開示する。トレンチ
１６は、半導体基板４８の内部にエッチングにより形成
される。トレンチを取囲むキャリア蓄積領域５０が形成
される。多結晶シリコン層５６ｓがトレンチ壁に形成さ
れる。蓄積誘電体層５２がトレンチ壁上に形成された多
結晶シリコン層５６の上に堆積され、多結晶シリコン層
５６ｓはこれによって蓄積誘電体層５２とキャリア蓄積
領域５０の中間に位置する。トレンチ壁上に形成された
多結晶シリコン層５６ｓは、キャリア蓄積領域５０から
の洩れ電流を減少させる。トレンチ型フィールドプレー
ト絶縁ＤＲＡＭセル構造も又開示されている。

【図面の簡単な説明】

【図１】ダイナミックランダムアクセスメモリー（ＤＲ
ＡＭ）のメモリーアレーの一部を示す上面図。

【図２】トレンチ容量１６ａ，１６ｂを含む図１のＤＲ
ＡＭメモリーアレーの一部の三次元見取図。

【図３】トレンチ容量１６ａ，１６ｂを含む図２のＤＲ
ＡＭメモリーアレーの一部の断面図。

【図４】本発明のより好ましい実施態様を含む図２と同
様のＤＲＡＭメモリーアレーの一部の断面図。

【図５】本発明の別の実施態様を含む図２、図４と同様
のＤＲＡＭメモリーアレーの一部の断面図。

【図６】図４記載のトレンチ型容量１６ａ，１６ｂを製
造する連続的工程の一部を示す断面図。

【図７】図４記載のトレンチ型容量１６ａ，１６ｂを製
造する連続的工程の一部を示す断面図。

【図８】図４記載のトレンチ型容量１６ａ，１６ｂを製
造する連続的工程の一部を示す断面図。

【図９】図４記載のトレンチ型容量１６ａ，１６ｂを製
造する連続的工程の一部を示す断面図。

【図１０】図４記載のトレンチ型容量１６ａ，１６ｂを
製造する連続的工程の一部を示す断面図。

【図１１】図４記載のトレンチ型容量１６ａ，１６ｂを
製造する連続的工程の一部を示す断面図。

【符号の説明】

１０　　ダイナミックランダムアクセスメモリー（ＤＲ
ＡＭ） １２　　ビット線（ｐｏｌｙ−３） １４，１４ａ，１４ｂ，１４ｃ，１４ｄ　　ワード線（
ｐｏｌｙ−２） １６，１６ａ，１６ｂ　　トレンチ型容量１８　　ビッ
ト線コンタクト ２０，２０ａ，２０ｂ　　パストランジスタ２２，２２
ａ，２２ｂ，２２ｃ　　コンタクト間金属２４，２４ａ
，２４ｂ　　三層酸化物層（ＭＩＬＯ−２）２６，２６
ａ，２６ｂ　　接続間金属（ｍｅｔａｌ−１）２８　　
多層酸化物層（ＭＬＯ） ３０　　ビット線酸化物層（ＢＬＯ） ３２　　フィールドプレート（ｐｏｌｙ−１）３４　　
酸化膜（ｇａｔｅ−２） ３６　　層間酸化物（ＩＬＯ） ３８　　側壁（ｎｉｔｒｉｄｅ−２） ４０　　Ｐタンク ４２　　リン打込みＮ＋　層 ４４　　誘電体層（ｎｉｔｒｉｄｅ−３）４６　　パッ
ド酸化物層（ｐａｄ　　ｏｘ−３）４８　　シリコン基
板

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　トレンチ型容量をもつダイナミックラ
   ンダムアクセスメモリー（ＤＲＡＭ）において、（１）
   　半導体基板内にトレンチ壁を有するトレンチをエッチ
   ングによって形成する工程と、（２）　半導体基板内の
   前記トレンチを取囲んでキャリア蓄積領域を形成する工
   程と、（３）　前記トレンチ壁面に多結晶シリコン層を
   形成する工程と、（４）　トレンチ壁面の前記多結晶シ
   リコン層に接して蓄積誘電体層を形成して、前記多結晶
   シリコン層が当該蓄積誘電体層と前記キャリア蓄積領域
   の間に位置するようにする工程と、より成る蓄積層から
   洩れ電流を減少せしめる方法。
2. 【請求項２】　　半導体基板内に形成され、（１）　半
   導体基板内にトレンチ壁を有する如くしてエッチングさ
   れて成るトレンチと、（２）　当該トレンチ壁上の多結
   晶シリコン層と、（３）　半導体基板内で当該トレンチ
   壁を取囲んで形成されたキャリア蓄積領域と、（４）　
   当該トレンチ壁の多結晶シリコン層上に形成された蓄積
   誘電体層と、（５）　当該トレンチ内部に迄充電された
   フィールドプレートとより成るダイナミックメモリーの
   蓄積容量。