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Die
Erfindung betrifft eine Speicherzellenanordnung mit wenigstens einer
ersten Speicherzelle und einer zweiten Speicherzelle gemäß dem Oberbegriff
des Anspruchs 1 und ein Speicherzellenfeld mit einer Vielzahl solcher
Speicherzellenanordnungen.
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In
dynamischen Schreib-/Lesespeichern mit wahlfreiem Zugriff (DRAMs)
werden vorwiegend Ein-Transistor-Speicherzellen eingesetzt, die
sich jeweils aus einem Auswahltransistor und einem Speicherkondensator
zusammensetzen, wobei die Information im Speicherkondensator in
Form elektrischer Ladungen gespeichert wird. Ein DRAM-Speicher besteht
dabei aus einer Matrix solcher Speicherzellen, welche in Form von
Zeilen und Spalten verschaltet sind, wobei die Zeilenverbindungen üblicherweise
als Wortleitungen und die Spaltenverbindungen als Bitleitungen bezeichnet
werden. Der Auswahltransistor und der Speicherkondensator der Speicherzelle
sind dabei so miteinander verbunden, dass bei Ansteuerung des Auswahltransistors über eine
Wortleitung die Ladung des Speicherkondensators über eine Bitleitung ein- und
ausgelesen werden kann.
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Der
stetige Trend zu immer leistungsfähigeren DRAM-Speichern bedingt
zunehmend höhere
Integrationsdichten der Speicherzellen. Um den Flächenbedarf
der Speicherzellen zu verringern werden zunehmend Speicherzellenkonzepte
eingesetzt, die die dritte Dimension nutzen. So werden die Speicherkondensatoren
zunehmend als Grabenkondensatoren unter bzw. als Stapelkondensatoren über dem
zugehörigen
Auswahltransistor ausgebildet, was zu einer wesentlichen Einsparung
der zur Ausbildung der Speicherzellen benötigten Chipfläche führt. Weiterhin
sind Speicherzellenkonzepte bekannt, bei denen auch die Auswahltransistoren
vertikal angeordnet sind.
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Jedoch
auch die bekannten dreidimensionalen Speicherzellenanordnungen weisen
den Nachteil auf, dass für
die Ausbildung der Speicherzelle relativ viel Fläche benötigt wird.
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Eine
Speicherzellenanordnung mit dem Merkmalen des Oberbegriffs des Anspruchs
1 ist aus der
US 5,950,084 bekannt.
Eine ähnliche
Speicherzellenanordnung ist in der
US
5,354,701 beschrieben.
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Aufgabe
der Erfindung ist es, eine Speicherzellenanordnung bereitzustellen,
die gegenüber
der bekannten ineinander verschachtelten Speicherzellenanordnung
mit zwei Speicherkondensatoren in einem gemeinsamen Graben sich
durch einen verminderten Flächenbedarf
auszeichnet.
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Diese
Aufgabe wird mit einer Speicherzellenanordnung gemäß Anspruch
1 gelöst.
Eine bevorzugte Weiterbildung ist in dem abhängigen Anspruch angegeben.
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Erfindungsgemäß ist eine
Speicherzellenanordnung mit wenigstens einer ersten und einer zweiten
Speicherzelle, die jeweils einen Speicherkondensator und einen Auswahltransistor
aufweisen, so ausgebildet, dass die Bauelemente der ersten Speicherzelle
und die Bauelemente der zweiten Speicherzelle im Halbleitersubstrat
wenigstens teilweise ineinander verschachtelt angeordnet sind. Durch
die erfindungsgemäße verschachtelte
Ausbildung zweier Speicherzellen wenigstens teilweise auf der gleichen Chipfläche wird
im Vergleich zu herkömmlichen
Speicherzellen weniger Fläche
zur Ausbildung der Speicherzellen benötigt, wodurch sich eine weitere
Miniaturisierung der DRAM-Speicher erreichen lässt.
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Gemäß der Erfindung
werden die Speicherkondensatoren der ersten und zweiten Speicherzelle wenigstens
teilweise ineinander verschachtelt angeordnet, da insbesondere die
Speicherkondensatoren einen hohen Flächenbedarf aufgrund der für eine sichere
Ladungsdetektion erforderlichen Speicherkapazität auf weisen. Durch Verschränkung der
Speicherkondensatoren der beiden Speicherzellen lässt sich
ein packungsdichtes und strukturfreundliches Zellenlayout mit stark
reduziertem Flächenbedarf
erreichen.
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Weiterhin
sind die Speicherkondensatoren der ersten und der zweiten Speicherzelle
im Halbleitersubstrat wenigstens teilweise in einem gemeinsamen
Graben ausgebildet. Ein solches Zellenlayout zeichnet sich durch
eine vereinfachte Herstellung mit einer reduzierten Anzahl von Gräben zur
Ausbildung der Speicherkondensatoren aus. Darüber hinaus lässt sich
durch dieses Speicherkondensator-Layout eine maximale Einsparung
an Speicherzellenfläche erreichen.
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Erfindungsgemäß sind dabei
die Speicherkondensatoren der ersten und zweiten Speicherzelle im
Halbleitersubstrat ineinander verschachtelt mit ihren Kondensatorelektroden
in folgender Reihenfolge von außen
nach innen angeordnet: Außenelektrode des
einen Speicherkondensators, an einen zugehörigen Auswahltransistor angeschlossene
Innenelektrode dieses Speicherkondensators, Außenelektrode des anderen Speicherkondensators
und an einen zugehörigen
Auswahltransistor angeschlossene Innenelektrode dieses Speicherkondensators.
Diese Anordnung ermöglicht
eine besonders platzsparende, ineinander verschachtelte Anordnung
der Kondensatorelektroden der beiden Speicherkondensatoren und darüber hinaus
eine einfache Ausbildung im Rahmen der Planartechnik.
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Gemäß einer
weiteren bevorzugten Ausführungsform
ist es ausgehend von der ineinander verschachtelten Anordnung der
Speicherkondensatoren mit ihren Kondensatorelektroden in einem gemeinsamen
Graben bevorzugt, die Speicherzellen im Rahmen einer Speicherzellen-Matrix
so anzuordnen, dass die beiden Speicherzellen jeder Speicherzellenanordnung
einer Spalte und zwei benachbarten Zeilen zugeordnet sind, wobei
die äußeren Kondensatorelektroden
der Speicherkondensatoren zwei benachbarter Zeilen jeweils miteinander
verbunden sind. Auf diese Weise lässt sich platzsparend eine gemeinsame
Außenelektrode
für die
jeweils im gemeinsamen Graben angeordneten Speicherkondensatoren
in Form einer durchgehenden Schicht erzeugen. Dies ermöglicht wiederum
eine einfache und platzsparende Herstellung.
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Die
Erfindung wird anhand der beigefügten Zeichnungen
näher erläutert.
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Es
zeigen:
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1 schematisch
ein Schaltbild einer dynamischen Speicherzelle;
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2 einen
schematischen Querschnitt durch eine erfindungsgemäße Speicherzellenanordnung
mit zwei Speicherzellen; und
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3 eine
schematische Aufsicht auf ein Speicherzellenfeld mit zwei erfindungsgemäßen Speicherzellenanordnungen,
die jeweils zwei Speicherzellen umfassen.
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Die
Erfindung wird anhand der Herstellung von dynamischen Speicherzellen
in einem DRAM-Speicher erläutert.
Die Ausbildung der einzelnen Bauelemente der DRAM-Speicherzellen
erfolgt dabei vorzugsweise mithilfe der Silizium-Planartechnik,
die aus einer Abfolge von jeweils ganzflächig an der Oberfläche einer
Siliziumscheibe wirkenden Einzelprozessen besteht, wobei über geeignete
Maskierungsschichten gezielt eine lokale Veränderung des Siliziumsubstrats
durchgeführt
wird. Bei der DRAM-Speicherzellenherstellung wird dabei gleichzeitig
eine Vielzahl von DRAM-Speicherzellen ausgebildet.
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In
DRAM-Speichern wird vorwiegend eine Ein-Transistor-Speicherzelle
eingesetzt, deren Schaltbild in 1 gezeigt
ist. Diese Ein-Transistor-Speicherzelle besteht aus einem Speicherkondensator 1 und
einem Auswahltransistor 2. Der Auswahltransistor 2 ist
dabei vorzugsweise als Feldeffekttransistor ausgebildet und weist
eine erste Source-/Drain-Elektrode 21 und
eine zweite Source-/Drain-Elektrode 23 auf, zwischen denen
ein aktiver Bereich 22 angeordnet ist. Über dem aktiven Bereich 22 ist
von einer Gate-Isolatorschicht 24 getrennt eine Gateelektrode 25 angeordnet,
die wie ein Platten-Kondensator wirkt, mit dem die Ladungsdichte
im aktiven Bereich 22 beeinflusst werden kann, um einen
stromleitenden Kanal zwischen der ersten Source-/Drain-Elektrode 21 und
der zweiten Source-/Drain-Elektrode 23 auszubilden bzw.
zu sperren.
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Die
zweite Source-/Drain-Elektrode 23 des Auswahltransistors 2 ist über eine
Verbindungsleitung 4 mit einer ersten Kondensatorelektrode 11 des Speicherkondensators 1 verbunden.
Eine zweite Kondensatorelektrode 12 des Speicherkondensators 1 ist
wiederum an eine Kondensatorplatte 5 angeschlossen, die
vorzugsweise allen Speicherkondensatoren des DRAM-Speicherzellenfeldes
gemeinsam ist. Die erste Source-/Drain-Elektrode 21 des
Auswahltransistors 2 ist weiter mit einer Bitleitung 7 verbunden,
um die im Speicherkondensator 1 in Form von Ladungen gespeicherten
Information ein- und auslesen zu können. Der Ein- und Auslesevorgang wird
dabei über
eine Wortleitung 6 gesteuert, die zugleich die Gateelektrode 25 des
Auswahltransistors 2 bildet, um durch Anlegen einer Spannung
einen stromleitenden Kanal im aktiven Bereich 22 zwischen der
ersten Source-/Drain-Elektrode 21 und der zweiten Source-/Drain-Elektrode 23 herzustellen.
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Als
Speicherkondensatoren werden bei DRAM-Speicherzellen in der Regel
dreidimensionale Strukturen eingesetzt, um eine Verkleinerung der Speicherzellenfläche zu erreichen.
Die wesentliche Ausführungsformen
von dreidimensionalen Speicherkondensatoren sind Grabenkondensatoren
und Stapelkondensatoren. Grabenkondensatoren bestehen aus einem
in das Halbleitersubstrat geätzten Graben,
der mit einem hoch leitfähigen
Material gefüllt
ist, welches als innere Kondensatorelektrode dient. Die äußere Kondensatorelektrode
dagegen ist im Halbleitersubstrat vergraben und durch eine Dielektrikumschicht
von der inneren Kondensatorelektrode getrennt ausgebildet. Die elektrische
Verbindung zwischen der einen Source-/Drain-Elektrode des Auswahltransistors und
der inneren Kondensatorelektrode erfolgt über einen im oberen Grabenbereich üblicherweise
als Diffusionsgebiet ausgebildeten Kondensatoranschluss, den sog.
Buried-Strap. Der Auswahltransistor ist dann in der Regel planar
an den Grabenkondensator angrenzend an der Halbleiteroberfläche ausgebildet,
wobei die Source-/Drain-Elektroden
des Auswahltransistors als Diffusionsbereiche an der Halbleiteroberfläche ausgeführt sind.
Es besteht jedoch auch die Möglichkeit den
Auswahltransistor senkrecht über
dem Grabenkondensator im Graben auszubilden, um zusätzlich Speicherzellenfläche einzusparen.
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Alternativ
kann der Speicherkondensator als Stapelkondensator aber über dem
Auswahltransistor angeordnet sein, wobei die innere Kondensatorelektrode
im Allgemeinen kronenförmig
ausgeformt und mit der einen Source-/Drain-Elektrode des Auswahltransistors
verbunden ist. Die äußere Kondensatorelektrode
ist dann in der Regel eine leitende Schicht, die durch ein Dielektrikumsschicht
von der inneren Kondensatorelektrode getrennt ist.
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Erfindungsgemäß ist vorgesehen,
um eine weitere Speicherzellenflächeneinsparung
zu erreichen und für
eine zusätzliche
Miniaturisierung der DRAM-Speicher zu sorgen, die DRAM-Speicherzellen als
Doppel-Speicherzellen auszubilden, wobei die Bauelemente, d. h.
die Auswahl- und/oder die Speicherkondensatoren der beiden Speicherzellen ineinander
verschachtelt ausgebildet sind. Bevorzugt ist hierbei insbesondere
die Speicherkondensatoren der beiden Speicherzellen ineinander verschachtelt auszubilden.
Dies erfolgt bei Grabenkondensatoren bevorzugt dadurch, dass die
beiden Speicherkondensatoren in einem gemeinsamen Graben angeordnet
und die Kondensatorelektroden von außen nach innen in folgender
Reihenfolge ausgebildet sind: Äußere Kondensatorelektrode
des einen Speicherkondensators, innere Kondensatorelektrode dieses Speicherkondensators, äußere Kondensatorelektrode
des anderen Speicherkondensators und innere Kondensatorelektrode
dieses Speicherkondensators. Als Stapelkondensatoren ausgelegte
Speicherkondensatoren einer erfindungsgemäßen Doppel-Speicherzelle sind vorzugsweise so ausgebildet, dass
die Speicherkondensatoren in einem gemeinsamen Topf ineinander verschachtelt
angeordnet sind, wobei die Reihenfolge der Kondensatorelektroden von
außen
nach innen der der Grabenkondensatoren entspricht.
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2 zeigt
schematisch einen Querschnitt durch das erfindungsgemäße Doppel-Speicherzellenkonzept
am Beispiel einer Speicherzellenauslegung mit einem planaren Auswahltransistor
und einem angrenzenden Grabenkondensator. Eine Speicherzelle A und
eine Speicherzelle B weisen jeweils einen Auswahltransistor 2A, 2B auf,
die an einem gemeinsamen Graben 1 angrenzend planar ausgebildet
sind. Jeder der beiden Auswahltransistoren 2A, 2B ist
als planarer Feldeffekttransistor ausgelegt und weist eine erste
stromliefernde Source-/Drain-Elektrode 21A, 21B und
eine zweite stromaufnehmende Source-/Drain-Elektrode 23A, 23B auf,
zwischen denen jeweils ein aktiver Bereich 22A, 22B angeordnet ist,
in dem sich ein stromleitender Kanal zwischen den beiden Source-/Drain-Elektroden 21A, 21B, 23A, 23B ausbilden
kann. Über
dem aktiven Bereich 22A, 22B ist durch eine Isolatorschicht 24 getrennt jeweils
eine Gateelektrode 25A, 25B angeordnet, mit der
die Ladungsdichte im aktiven Bereich 22A, 22B beeinflusst
werden kann. Die erste Source-/Drain-Elektrode 21A, 21B der
Auswahltransistoren 2A, 2B ist an eine gemeinsame
Bitleitung 7 angeschlossen. Die Steuerung des Auswahltransistors wird über eine
zugehörige
Wortleitung 6A, 6B vorgenommen, die jeweils mit
der Gateelektrode 25A, 25B der Auswahltransistoren 2A, 2B verbunden
und vorzugsweise mit diesem einteilig ausgebildet ist.
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Die
zweite Source-/Drain-Elektrode 23A, 23B der Auswahltransistoren 2A, 2B ist
jeweils über einen
Kondensatoranschluss 4A, 4B mit einer inneren
Kondensatorelektrode 11A, 11B des zugeordneten
Grabenkondensators verbunden, die in dem gemeinsamen Graben 1 ausgebildet
sind. Die Kondensatorelektroden, die der jeweiligen Speicherzelle
A, B zugeordnet sind, sind dabei, wie der Querschnitt in 2 zeigt,
vorzugsweise so ausgebildet, dass eine Außenelektrode 12A des
der Speicher zelle A zugeordneten Grabenkondensators als äußere Schicht
an den beiden Grabenwandungen ausgebildet ist. Eine Innenelektrode 11A dieses
Grabenkondensators ist dann durch eine dielektrische Schicht 13A von
der Außenelektrode 12A getrennt,
im Querschnitt vorzugsweise U-förmig
im Graben 1 ausgebildet. Von dieser inneren Kondensatorelektrode 11A wiederum durch
eine Isolatorschicht 15 getrennt ist als beabstandete Doppel-Platten eine Außenelektrode 12B des
Grabenkondensators der zweiten Speicherzelle B im Graben 1 angeordnet,
die durch eine weitere Dielektrikumsschicht 13B von einer
plattenförmigen
Innenelektrode 11B des Grabenkondensators B im Zentrum
des Grabens 1 getrennt ist. Die Dielektrikumsschicht 13A,
die Isolator-Schicht 15 und die Dielektrikumsschicht 13B sind
dabei vorzugsweise aus demselben isolierenden Material hergestellt.
Dies gilt auch für
die inneren und äußeren Kondensatorelektroden 11A, 11B, 12A, 12B,
die aus demselben leitenden Material z. B. Polysilizium oder Metall
ausgebildet sind. Durch diese ineinander verschachtelte Anordnung
der Kondensatorelektroden der beiden benachbarten Speicherzellen
A, B zugeordneten Grabenkondensatoren besteht die Möglichkeit
einer wesentlichen Reduzierung der von den beiden Speicherzellen
benötigten
Chipfläche
und eine weitere Miniaturisierung der Speicherzellenanordnung zu
erreichen.
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Ein
Speicherzellenfeld eines DRAM-Speichers setzt sich aus in vertikalen
Reihen verlaufenden Bitleitungen und im horizontalen Reihen verlaufenden
Wortleitungen zusammen. Erfindungsgemäß ist das DRAM-Speicherzellenfeld
dabei so ausgebildet, dass die mit ihren Grabenkondensatoren ineinander
verschachtelten Speicherzellen A, B an dieselbe Bitleitung 7 angeschlossen
und jeweils einer benachbarten Wortleitung 6A, 6B zugeordnet
sind. Diese Anordnung ist in der Aufsicht in 3 dargestellt, die
zwei parallel zueinander angeordnete erfindungsgemäße verschachtelte
Doppel-Speicherzellen zeigt. Dabei ist es bevorzugt, dass die als
jeweils zwei Platten ausgebildeten äußeren Kondensatorelektroden 12A, 12B der
parallel zueinander angeordneten Speicherzellen A, B jeweils miteinander
verbunden sind und eine gemeinsame Kondensatorplatte bilden. Hierdurch
wird einerseits eine einfache Herstellung der äußeren Kondensatorelektroden 12A, 12B der parallel
zueinander angeordneten Speicherzellen A, B gewährleistet und darüber hinaus
eine wesentliche Platzeinsparung erreicht.
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Alternativ
zu der dargestellten Ausführungsform
mit in einem gemeinsamen Graben ineinander verschachtelt angeordneten
Speicherkondensatoren zweier benachbarter Speicherzellen besteht
die Möglichkeit
Stapelkondensatoren in ähnlicher
Weise kronenförmig über den
planaren Auswahltransistoren anzuordnen. Auch hier können dann
die äußeren Kondensatorelektroden
von parallel zueinander angeordneten Speicherzellen als gemeinsame
Schicht ausgebildet werden.
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- 1
- Speicherkondensator
- 2
- Auswahltransistor
- 4,4A,
4B
- Verbindungsleitung
- 5
- Kondensatorplatte
- 6,6A,
6B
- Wortleitung
- 7
- Bitleitung
- 11,11A,
11B
- innere
Kondensatorelektrode
- 12,12A,
12B
- äußere Kondensatorelektrode
- 13A,
13B
- dielektrische
Schicht
- 15
- Isolatorschicht
- 21,21A,
21B
- Source-/Drain-Elektrode
- 22A,
22B
- aktiver
Bereich
- 23,23A,
23B
- zweite
Source-/Drain-Elektrode
- 24
- (Gate-)Isolatorschicht
- 25,25A,
25B
- Gateelektrode