JPS63148674A

JPS63148674A - 半導体記憶装置の製造方法

Info

Publication number: JPS63148674A
Application number: JP61297140A
Authority: JP
Inventors: Noriaki Sato; 佐藤　典章
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-12
Filing date: 1986-12-12
Publication date: 1988-06-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ＤＲＡＭのキャパシタ用の溝を形成するにあたり、第１
回目のシリコンのエツチングでは広い領域をエツチング
し突出部を形成し、このエツチング領域を絶縁膜で埋め
戻した後、キャパシタ形成領域のｗＡ縁膜のみ除去し基
板を露出させ、ついで第２回目のシリコンのエツチング
を行い基板に溝を形成し、キャパシタ用溝の形成完了す
る。キャパシタ用の深い溝を容易に形成出来、容量が大
となり、高集積化が可能となる。

〔産業上の利用分野〕

本発明はＤ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏ
ｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ　）の製造方法に係り、
詳しくは溝型キャパシタ構造をもつＭＯ３型ＤＲＡＭの
キャパシタ用溝と絶縁分離領域の形成方法に関する。

ＤＲＡＭはすでにＩ　Ｍｂｉｔ　、　４　Ｍｂｉｔの大
容量のものが実用化されつつある。

これら大容ＩＤＲＡＭのメモリセルの構成は、最も簡単
な構成である、１トランジスタ・１キヤパシタ（ＩＴＩ
Ｃ）型のものが使用されている。

第２図はＩＴＩＣ型ＤＲＡＭメモリセルの等価回路図で
ある。

この図において、１０はスイッチング用トランジスタで
、そのゲート電極はワード線１１に、ソースはビット線
１２に、ドレインはキャパシタ９に夫々接続されている
。

このトランジスタ１０をＯＮ、ＯＦＦさせて、キャパシ
タ９とビット線１２を接続したり、絶縁したりすること
により、キャパシタ９に蓄積していた電荷量をビット線
１２の電位の変化として検知、読み出す。

高集積化によるメモリセルサイズの縮小に伴い、キャパ
シタ部面積も縮小して来ているが、キャパシタ部面積減
少によるメモリ電荷量の減少は、耐α線問題、センスア
ンプの怒度の劣化をひき起こす。

従来、このような問題点を解決するために、メモリセル
面積の縮小にもかかわらず大きな記憶容量部を形成する
方法として半導体基板内に溝を設け、この溝を利用して
キャパシタを形成する方法が知られている。

このようなりＲＡＭによれば、溝の深さを深くすれば、
それだけ容量を増やすことが可能であるが、基板を深く
掘ることによって種々の問題が発生する。即ち、溝の形
成は異方性エツチングによって形成するが、溝幅の狭い
深いストレートな溝を形成しようとしても、次のような
問題が生起する。

エツチングイオンの方向均一性の問題、溝側壁でのイオ
ンの反射の問題があるため、溝の深い所で溝幅が狭くな
ったり、或いは広（なったりしてテーバがつき易くなる
。

又、塩素（ＣＩ）を含むエッチャントの場合、溝の底の
隔部分のエッチ−ングが異常に進み挾れる。

このため、キャパシタの規定の容量値が確保しにくくな
り微細化が困難となる、リークが多くなり耐圧が低下す
る等の問題を生ずる。

本発明は、キャパシタ用の幅の狭い且つ深い溝を形成す
る方法を提供しようとするものである。

〔従来の技術〕

る。

第３図（ａ）はＳｉ基板上の絶縁膜層に開口した状態を
示す。

この図において、１はＰ型シリコン（Ｓｉ）基板で、こ
の上に絶縁膜層２を形成する。この絶縁膜層２は、下記
の３層で構成する。

即ち、ＳｉＯ□膜２−１を熱酸化により膜厚約３００Ａ
形成する。続いて、その上に窒化シリコン膜（５ｉ３Ｎ
ａ膜）２−２を約５００人、ＣＶＤ法で被着形成する。

更にその上にＳｉＯ□膜２−３をＣＶＤ法で厚さ約０．
５μｍ形成する。

つづいて、通常のフォトプロセス工程により形成したフ
ォトレジストをマスクにして、前記の絶縁膜層２に開口
３０を形成し、Ｓｉ基板１を表出せしむる。

第３図（ｂ−１）　、（ｂ−２）は分間絶縁膜層を形成
するための開口を設けた状態を示す。

（ｂ−１）図は（ｂ−２）図のＡ・１−Ａ・２における
断面を示し、（ｂ−２）図は斜視図である。

異方性エツチングを行い、Ｓｉ基板１の表出部に深さ約
２μｍの開口３１を形成する。

この時の異方性エツチングの条件としては、ガスは５ｉ
Ｃ１４、圧力は　０．０４　Ｔｏｒｒで行う。

ついで、フォトレジストを除去する。

さらに、表面のＳｉＯ□膜２−３を除去する。

第３図（ｃ）はＳｉＯ□膜を被着した状態を示す。

ＣＶＤ法で５ｉ（ｈ膜１２を約２．５　ｐ　ｍ厚被着す
る。

第３図（ｄ−１）　、（ｄ−２）は埋込分離絶縁膜層を
形成した状態を示す。

（ｄ−１）図は（ｄ−２）図のＢ・１−Ｂ・２における
断面を示し、（ｄ−２）図は斜視図である。

５ｉＪ４膜２−２が露出するまで埋込絶縁膜層のＳｉｎ
、膜３２をエッチバンクして、余分のＳｉｎ、膜を除去
して表面を平坦化する。エッチバックはガス：ＣＦ４あ
るいはＣＨＦ　３、圧カニ　０．３　Ｔｏｒｒの条件の
プラズマエツチングによって行う。

第３図（ｅ）はキャパシタ用溝を形成した状態・を示す
。

Ｓｉ基板１の表面にフォトレジスト３３の膜層を塗布形
成し、これをパターニングしてキャパシタ溝形成用のマ
スクを形成する。

ついで、ＲＩＥ異方性エツチングをＳｔに対して行い、
溝３４を形成する。この溝３４はＳｉＯ□膜３２膜形２
されていない領域に形成する。

異方性エツチングの条件は、ガス：　５ｉＣ１４、圧カ
ニ　０．０２　Ｔｏｒｒで行う。

このとき溝幅を１μｍ程度とすると、４μｍまでの溝深
さが限度で、それ以上の深さにすると、前記したような
欠陥が生じる。即ち、溝が深くなるに従って溝幅が狭く
なったり、或いは広くなったりしてテーパがつく、また
場合によっては、溝の底の隔部分にＣＩイオンが溜りこ
の部が深（決られる等の欠陥が発生する。

このため幅の狭い深い溝の形成は困難である。

第３図（ｆ−１）　、（ｆ−２）はフォトレジストを除
去した後の状態を示す。

（ｆ−１）図は（ｆ−２）図のＣ・１−Ｃ・２における
断面を示し、（ｆ−２）図は斜視図である。

第３図（ｇ）は溝部にポリＳｉ層を被着した後、その表
面に酸化膜を形成した状態を示す。

この図において、ＣＶＤ法で溝表面を含む全領域にＮ型
不純物をドープしたポリＳｉ層１５を厚さ約１０００人
波着する。ついで、バターニングして、このポリ５ｉｊ
３１５を溝３４の近傍以外は除去する。ついで、Ｓｉｎ
□膜１６膜厚６約３００〜１０００人、ＣＶＤ法で被着
する。

第３図（ｈ）は溝にポリＳｉを埋め込んだ後、キャパシ
タとドレイン間の接続ポリ５１１ｇ１を形成し、ＭＯＳ
トランジスタのゲート、ドレインおよびソース、ビット
線を形成した状態を示す。

ここに図示しないドレイン接続領域のＮ′″領域を形成
した後、溝３４の内部にＮ型不純物をドープしたポリ５
ｉ１７を埋め込み、更に前記ドレイン接続領域とをポリ
Ｓｉで接続する。これにより、ポリＳｉ層１５とポリ５
ｔ１７をセルプレートとし、ＳｉＯ□膜１６を誘電体層
とするキャパシタ９を構成する。

この上にＣＶＤ５ｉＯ□膜１８を被着形成、所定厚さの
ゲート酸化膜を形成、この上にポリＳｉのゲート１１（
ゲート１１はワード線を兼ねる）の電極を形成する。こ
のゲート１１およびＳｉｎ、膜１８をマスクにして自己
整合的にＮ型不純物をイオン注入し、後活性化しＮ゛拡
散層のドレイン１９とソース２０を形成する。

Ｐ　Ｓ　Ｇ　（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇ
ｌａｓｓ）２１を被覆した後、コンタクト窓を開口し＾
ｌのビット線１２を形成する。

斯（して、溝型キャパシタ構造のＤＲＡＭを形成するこ
とが出来る。

然し、ここで形成される溝３４は、Ｓｔ基板ｌに直かに
形成するので、前記した幅の狭い且つ深い溝形成する際
の困難性が発生する。即ち、ストレートな壁面をもつ溝
が得られ難く、高集積化の障害となる。

〔発明が解決しようとする問題点〕

従来のＤＲＡＭのキャパシタ用の溝の形成法では、幅の
狭い深いストレートな溝を形成することが困難で集積度
向上の障害となっていた。

〔問題点を解決するための手段〕

上記問題点の解決は、半導体基板をエツチングして突出
部と低地を形成する工程と、低地を突出部の高さまで埋
込絶縁膜層で埋め戻す工程と、該埋込絶縁膜層をエツチ
ングして、その開口位置は一部が突出部にかかるか或い
は近接し、その深さは低地に達する第１の溝を形成し、
残存する埋込絶縁膜層を絶縁分離領域とする工程と、更
に表出した低地をエツチングして第２の溝を形成する工
程と、第２の溝の壁面に沿ってセルプレートと誘電体層
を作り、キャパシタを形成する工程と、このキャパシタ
に近接して、半導体基板の表面にトランジスタを形成す
る工程とを含む本発明による半導体記憶装置の製造方法
により達成される。

〔作用〕

ＤＲＡＭのキャパシタ用の溝を形成するにあたり、第１
回目のＳｔに対するエツチングでは広い領域をエツチン
グし突出部を形成する。このとき形成されるＳｔの突出
部はストレート性の良好な形状のものが得られる。

ついで、先程エツチングした領域を絶縁膜で埋め戻した
後、キャパシタ形成領域の絶縁膜のＳｉＯ□膜のみ除去
開口し基板を露出させる。この場合の開口も、ＳｉＯ□
膜への開口であるため、ストレート性の良好な開口を得
ることが出来る。

更に、第２回目のＳｉに対するエツチングを行い基板に
溝を形成し、キャパシタ用溝形成を完了する。

（実施例〕ある。

第１図（ａ−１）　、（ａ−２）はＳｉ基板上の絶縁膜
層に開口した状態を示す。

（ａ−１）図は（ａ−２）図のＡ・１−Ａ−２における
断面を示し、（ａ−２）図は平面図である。

これら図において、１はＰ型シリコン（Ｓｔ）基板で、
この上に絶縁膜層２を形成する。この絶縁膜層２は、下
記の３層で構成する。

即ち、ＳｉＯ□膜２−１を熱酸化により膜厚約３００人
形成する。続いて、その上に窒化シリコン膜（５ｉＪａ
膜）２−２を約５００人、ＣＶＤ法で被着形成する。更
にその上にＳｉＯ□膜２−３をＣＶＤ法で厚さ約０．５
μｍ形成する。

つづいて、通常のフォトプロセス工程により形成したフ
ォトレジストをマスクにして、前記の絶縁膜層２に開口
１３を形成し、Ｓｉ基１ｔｙｉ１を表出せしむる。

第１図（ｂ）は分離絶縁膜層を形成するための開口をＳ
ｉｉ仮に設けた状態を示す。

深さ約２μｍの異方性エツチングを行い、Ｓｉ基板１の
広く表出した表出部を低地４となし、マスクの下の領域
には突出部５を形成する。

ついで、フォトレジストを除去する。

さらに、表面の５ｉＯｚ膜２−３を除去する。

このときのエツチングは、エツチングされる領域が広い
ので、垂直壁面の垂直性の良好な突出部５を形成するこ
とが出来る。

第１図（ｃ）は埋込絶縁膜層を被着した状態を示す。

基板温度約８００℃で、モノシラン（ＳｉＨａ）ガスを
用いたＣＶＤ法で埋込絶縁膜層のＳｉＯ□膜６を約２．
５μｍ厚被覆形成する。

第１図（ａ−１）　、（ｄ−２）は埋込分離絶縁膜層を
形成した状態を示す。

Ｓｉ、Ｎ４膜２−２が露出するまで埋込絶縁膜層の５ｉ
ＯＪ６をエッチバンクして、余分の５３０ｇ膜を除去し
て表面を平坦化する。エッチバンクはガス：ＣＦ４ある
いは　Ｃ１１ｈ、圧カニ　０．３　Ｔｏｒｒの条件のプ
ラズマエツチングによって行う。

第１図（ｅ−１）　、（ｅ−２）はキャパシタ用溝をＳ
ｉ５板に形成した状態を示す。

（ｅ−１）図は（ｅ−２）図のＣ−１−Ｃ・２における
断面を示し、（ｅ−２）図は斜視図である。

Ｓｉ基板１の表面にフォトレジスト１４の膜層を塗布形
成し、これをパターニングしてキャパシタ溝形成用のマ
スクを形成する。

このキャパシタ溝形成用のフォトレジスト１４の開口の
一部は突起部５の端にかかるが或いは接近するようにす
る。

ついで、ＲＩＢ異方性エツチングを行い、満幅約１μｍ
の第１の溝７を形成する。異方性エツチングはＣＣ１，
ガスを用いて、ＳｉＯ□の埋込絶縁膜層６をエツチング
し下部のｓｉ５板１の低地４の面を露出せしめるまで行
う。

相隣る２つの第１の溝の間に残存する埋込絶縁膜層６は
メモリセル間を分離する分離領域６ｉとなる。

この埋込絶縁膜層６への第１の溝形成は５ｉＯｚに対す
る異方性エツチングであり、Ｓｔにおけるときよりスト
レート性の良好な溝が形成出来る。

第１図（ｆ−１）　、（ｆ−２）は第２の溝を形成した
状態を示す。

（ｆ−１）図は（ｆ−２）図のＤ・１−Ｄ・２における
断面を示し、（ｆ−２）図は斜視図である。

これら図において、引き続いてガスを５ｉＣ１，に切り
替え、圧カニ　０．０２　ＴｏｒｒでＲＩＥ異方性エツ
チングを行い、第２の溝８を形成する。

このエツチングは低地４の面からは約３μｍ程エツチン
グして溝を形成する。ついで、フォトレジスト１４を除
去する。

このＳｉに対する第２の溝形成は、その溝幅が１μｍで
あっても深さが３μｍと浅く、また、その上に形成され
た良好な形状の第１の溝を基にしているため、Ｓｉ基板
ｌに直かに溝を形成する従来例の方法に比べ、ストレー
ト性の良好な溝を得ることが出来る。

第１図（ｇ）は溝にポリＳｉ層、酸化膜被着、ポリＳｉ
を埋め込んだ後、キャパシタとドレイン間の接続ポリＳ
ｉＮを形成し、ＭＯ５Ｉ−ランジスタのゲート、ドレイ
ンおよびソース、ビット線を形成した状態を示す。

溝形成後の工程は従来例の第３図（ｇ）　、（ｈ）に示
すものと同じである。

この工程の大要は下記の如くである。

ＣＶＤ法で溝表面を含む全領域に、Ｎ型不純物をドープ
したポリＳｉＪ！！１５を厚さ約１０００人波着形成す
る。ついで、パターニングして、このポリＳｉ層１５を
溝の近傍以外は除去する。ついで、Ｓ　ｉ　Ｏｚ　１Ｉ
２１６を厚さ約３００〜１０００人、ＣＶＤ法で被着す
る。

さらに、ここに図示しないドレイン接続領域のＮ゛領域
形成した後、溝の内部にＮ型不純物をドープしたポリ５
ｉ１７を埋め込み、更に前記ドレイン接続領域とをポリ
Ｓｉで接続する。このポリ５ｉ１７とＳｉＯ□膜１６膜
上６ポリＳｉ層１５でキャパシタ９を構成している。

この上にＣＶ　ＤＳｉＯ２ＳｉＯ２膜着８成、所定厚さ
のゲート酸化膜を形成、この上にポリＳｉのゲートＩＨ
ゲート１１はワード線を兼ねる）の電極を形成する。こ
のゲート１１およびＳｉｎｇ膜１８をマスクにして自己
整合的にＮ型不純物をイオン注入し、後活性化しＮ゛拡
散層のドレイン１９とソース２０を形成する。

ＰＳＧ２１を被覆した後、コンタクト窓を開口しＡＩの
ピント線１２を形成する。

斯くして、溝型キャパシタ構造のＤＲＡＭを形成するこ
とが出来る。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、ＤＲＡＭ
のキャパシタ用の溝として、ＳｉとＳｉＯ□を壁面とす
るストレート性の良好な第１の溝と、それを基にしてエ
ツチングした第２の溝で形成することにより、幅の狭い
深い溝を得ることが出来、容量の大きいキャパシタを形
成することが可能となる。デバイスの高集積化が可能と
なる。

【図面の簡単な説明】

第２図＆’！　Ｉ　Ｔ　Ｉ　Ｃ型ＤＲＡＭメモリセルの
等価回路図、る。これら図において、 ■はＳｔ基板、２は絶縁膜層、２−１はＳｉＯ□膜、２−２はＳｉ、Ｎ、膜、２−３はＳｉＯ□膜、３はパターン、４は低地、５は突出部、６は埋込絶縁膜層（ＳｉＯ□）、６ｉは分離領域（Ｓｉｎｇ）、７は第１の溝、８は第２の溝、　　　　　　１５はポリＳｉ層、９はキ
ャパシタ、　　　　　　日＃年噂呑輔ｈ１０はトランジ
スタ、　　　　１６は５ｉＯｚ膜、１１はゲート（ワー
ド線）、　１７はポリＳｉ、１２はビット線（ＡＩ）　
　　　　　１８はＳｉ０ｇ膜、１３は開口、　　　　　
　　　　１９はドレイン、１４はフォトレジスト、２０
はソース、２１はｐｓｃ膜券；　図＄　１図＄３阿

Claims

【特許請求の範囲】　半導体基板（１）をエッチングして突出部（５）と低
地（４）を形成する工程と、低地（４）を突出部（５）の高さまで埋込絶縁膜層（６
）で埋め戻す工程と、該埋込絶縁膜層（６）をエッチングして、その開口位置
は一部が突出部（５）にかかるか或いは近接し、その深
さは低地（４）に達する第１の溝（７）を形成し、残存
する埋込絶縁膜層（６）を絶縁分離領域（６ｉ）とする
工程と、更に表出した低地（４）をエッチングして第２の溝（８
）を形成する工程と、第２の溝（８）の壁面に沿ってセルプレートと誘電体層
を作り、キャパシタ（９）を形成する工程と、このキャパシタ（９）に近接して、半導体基板（１）の
表面にトランジスタ（１０）を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。