JPH01192163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01192163A JPH01192163A JP63015926A JP1592688A JPH01192163A JP H01192163 A JPH01192163 A JP H01192163A JP 63015926 A JP63015926 A JP 63015926A JP 1592688 A JP1592688 A JP 1592688A JP H01192163 A JPH01192163 A JP H01192163A
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- Japan
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- oxide film
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の目的〕
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特にダイナミック型
ＲＡＭ （ｄＲＡＭ）のメモリ構造およびその製造方法
に関する。
ＲＡＭ （ｄＲＡＭ）のメモリ構造およびその製造方法
に関する。
（従来の技術）
一個のＭＯＳトランジスタと一個のキャパシタによりメ
モリセルを構成する、いわゆるＭＯ８型ｄＲＡＭは、高
集積化の一途を辿っている。高集積化に伴って情報を記
憶するキャパシタの面積が減少し、従って蓄積される電
荷量が減少する。この結果、メモリ内容が誤って読み出
されたり、Ｘ線等の放射線によりメモリ内容が破壊され
る、といった問題が生じている。
モリセルを構成する、いわゆるＭＯ８型ｄＲＡＭは、高
集積化の一途を辿っている。高集積化に伴って情報を記
憶するキャパシタの面積が減少し、従って蓄積される電
荷量が減少する。この結果、メモリ内容が誤って読み出
されたり、Ｘ線等の放射線によりメモリ内容が破壊され
る、といった問題が生じている。
この様な問題を解決するためにＭＯＳキャパシタに様々
な構造を持たせる提案がなされてきた。
な構造を持たせる提案がなされてきた。
その１つとしてＭＯＳトランジスタのソース又はドレイ
ン領域にコンタクト孔を介して下部電極として多結晶シ
リコンを堆積させ、絶縁膜を介して上部電極となる多結
晶シリコンを形成し積層型キャパシタとする。スタック
ドキャパシタセルが提案されている。第６図に従来スタ
ックドキャパシタセルのビット線方向の断面図を示す。
ン領域にコンタクト孔を介して下部電極として多結晶シ
リコンを堆積させ、絶縁膜を介して上部電極となる多結
晶シリコンを形成し積層型キャパシタとする。スタック
ドキャパシタセルが提案されている。第６図に従来スタ
ックドキャパシタセルのビット線方向の断面図を示す。
第６図において、１０１はＰ型シリコン基板１を表わし
、１０２は素子分離領域上に形成したフィールド酸化膜
を表わしている。その後通常の方法でゲート絶縁膜１０
３、ゲート電極１０４、ソースドレイン拡散層ｉｏｓを
形成してＭＯ８型トランジスタを形成する。さらに、絶
縁膜１０６を堆積し、コンタクト孔１０７を介して下部
電極１０８を例えば膜厚４０００人で形成する下部電極
と拡散層１０５の電気的導通を得るために通常はリンを
基板と下部電極界面に例えば、１×１０”ａｌ−”程度
イオン注入する方法が用いられる。
、１０２は素子分離領域上に形成したフィールド酸化膜
を表わしている。その後通常の方法でゲート絶縁膜１０
３、ゲート電極１０４、ソースドレイン拡散層ｉｏｓを
形成してＭＯ８型トランジスタを形成する。さらに、絶
縁膜１０６を堆積し、コンタクト孔１０７を介して下部
電極１０８を例えば膜厚４０００人で形成する下部電極
と拡散層１０５の電気的導通を得るために通常はリンを
基板と下部電極界面に例えば、１×１０”ａｌ−”程度
イオン注入する方法が用いられる。
その後キャパシタ絶縁膜１０９、上部電極１１０を形成
して積層型キャパシタを形成する。その後は通常の配線
工程に従い層間絶縁膜１１１．コンタクト孔１１２、
ビット線として例えばモリブデンシリサイド膜１１３を
形成して、ＤＲＡＭセルを完成させる。
して積層型キャパシタを形成する。その後は通常の配線
工程に従い層間絶縁膜１１１．コンタクト孔１１２、
ビット線として例えばモリブデンシリサイド膜１１３を
形成して、ＤＲＡＭセルを完成させる。
上記積層キャパシタ構造では、平面的にはメモリセル領
域の面積を増大する事なく下部電極の表面積を大きくし
てキャパシタの実質的な面積を保証する事ができる。
域の面積を増大する事なく下部電極の表面積を大きくし
てキャパシタの実質的な面積を保証する事ができる。
しかし、上記構造では、さらに高集積化を進める上で以
下のような問題が生じる。
下のような問題が生じる。
まず、下部電極の表面積を大きくシ、十分なキャパシタ
容量を得るためには、下部電極の厚さを実際上３０００
Å以上にする必要がある。このような厚い下部電極を微
細加工するのは困難になり下部電極どうしのショート等
の不良の原因となる。さらに、下部電極が厚いと、第６
図に示すように、コンタクト孔１１２のアスペクト比が
高くなり、モリブデンシリサイド膜１１３がコンタクト
部で薄くなったり断切れしたりして不良の原因となる。
容量を得るためには、下部電極の厚さを実際上３０００
Å以上にする必要がある。このような厚い下部電極を微
細加工するのは困難になり下部電極どうしのショート等
の不良の原因となる。さらに、下部電極が厚いと、第６
図に示すように、コンタクト孔１１２のアスペクト比が
高くなり、モリブデンシリサイド膜１１３がコンタクト
部で薄くなったり断切れしたりして不良の原因となる。
次に、コンタクト１０７で下部電極１０８とソース・ド
レイン拡散層の電気的導通を得る場合、接触面積が小さ
いため歩留り良く、導通を得るために上述のように界面
付近にｌＸｌ０”ａｓ″″２以上の高濃度のリンをイオ
ン注入するのが一般である。しかるに、注入されたリン
は、その後の熱工程で再拡散し、そのうち側方に拡散し
たリンはＭＯＳトランジスタの特性を劣化させたり、と
なりのセルとのリークの原因となったりする。
レイン拡散層の電気的導通を得る場合、接触面積が小さ
いため歩留り良く、導通を得るために上述のように界面
付近にｌＸｌ０”ａｓ″″２以上の高濃度のリンをイオ
ン注入するのが一般である。しかるに、注入されたリン
は、その後の熱工程で再拡散し、そのうち側方に拡散し
たリンはＭＯＳトランジスタの特性を劣化させたり、と
なりのセルとのリークの原因となったりする。
（発明が解決しようとする課題）
本発明は、上記従来技術の問題点に鑑みなされたもので
、下部電極の加工不良を小さくし、かつモリブデンのシ
リサイド膜の断切れを防止して、配線の不良を小さくし
、メモリーの信頼性を向上したものである。さらに、セ
ル・セル間のリークとトランジスタ特性の劣化を防止し
て、やはりメモリーの信頼性を著しく向上した。
、下部電極の加工不良を小さくし、かつモリブデンのシ
リサイド膜の断切れを防止して、配線の不良を小さくし
、メモリーの信頼性を向上したものである。さらに、セ
ル・セル間のリークとトランジスタ特性の劣化を防止し
て、やはりメモリーの信頼性を著しく向上した。
（課題を解決するための手段）
本発明においては、分離領域とゲート電極によって、自
己整合的に規定された領域に、下部電極と基板のコンタ
クト部を設け、かつ、コンタクト部のシリコン基板をエ
ツチング除去する。このためコンタクトの接触面積が数
倍から数十倍に増大するためコンタクトの歩留りが向上
し、従来例のように界面にリンをイオン注入して導通を
得る事が不要となった。そのため前記リンの側方拡散に
よるデバイス特性の劣化は防ぐ事ができる。さらに、本
発明では、上記コンタクト部に溝を掘るため、下部電極
の三次元的表面積を従来より大きくとる事ができ、下部
電極の厚さを３０００Å以下にしても十分なキャパシタ
ンス容量を得る事ができるようになった。さらに本発明
では、下部電極から不純物を拡散させ、該ＭＯＳトラン
ジスタのリース・ドレイン拡散層とつなげるため形成す
る拡散層は、浅い接合が得られセル・セル間のリークを
押える事ができる。
己整合的に規定された領域に、下部電極と基板のコンタ
クト部を設け、かつ、コンタクト部のシリコン基板をエ
ツチング除去する。このためコンタクトの接触面積が数
倍から数十倍に増大するためコンタクトの歩留りが向上
し、従来例のように界面にリンをイオン注入して導通を
得る事が不要となった。そのため前記リンの側方拡散に
よるデバイス特性の劣化は防ぐ事ができる。さらに、本
発明では、上記コンタクト部に溝を掘るため、下部電極
の三次元的表面積を従来より大きくとる事ができ、下部
電極の厚さを３０００Å以下にしても十分なキャパシタ
ンス容量を得る事ができるようになった。さらに本発明
では、下部電極から不純物を拡散させ、該ＭＯＳトラン
ジスタのリース・ドレイン拡散層とつなげるため形成す
る拡散層は、浅い接合が得られセル・セル間のリークを
押える事ができる。
（作用）
前述のように本発明では、界面にイオン注入したリンの
側方拡散が無くなるため、ＭＯＳトランジスタの特性が
劣化する事なく、かつセル・セル間のリークも押えられ
るようになった。また、下部電極から不純物を拡散する
ため、浅い拡散層が得られセル・セル間のリークを押え
る事ができる。
側方拡散が無くなるため、ＭＯＳトランジスタの特性が
劣化する事なく、かつセル・セル間のリークも押えられ
るようになった。また、下部電極から不純物を拡散する
ため、浅い拡散層が得られセル・セル間のリークを押え
る事ができる。
もう１つの本発明の作用として、自己整合的にシリコン
基板をエツチングして該溝を形成するため、下部電極の
表面積を３次元的に十分大きくできるため、従来のよう
に下地電極を厚くする必要がなくなり、下地電極の加工
が容易になり、かつモリブデンシリサイド膜の断切れが
著しく減少した。
基板をエツチングして該溝を形成するため、下部電極の
表面積を３次元的に十分大きくできるため、従来のよう
に下地電極を厚くする必要がなくなり、下地電極の加工
が容易になり、かつモリブデンシリサイド膜の断切れが
著しく減少した。
（実施例）
以下本発明の実施例を図面を用いて説明する。
第１図〜第５図は１本発明の一実施例を示すための工程
断面図である。
断面図である。
第１図に示すように、Ｐ型シリコン基板１の所望の領域
に比較的厚いシリコン酸化膜２を選択的に形成して素子
間分離領域とする。
に比較的厚いシリコン酸化膜２を選択的に形成して素子
間分離領域とする。
次に第２図に示すように、まずゲート酸化膜３、ゲート
電極４、その上にＣＶＤ酸化膜５を例えば厚さ３０００
人程形０する。
電極４、その上にＣＶＤ酸化膜５を例えば厚さ３０００
人程形０する。
次に３図に示すように、全面にＣＶＤ酸化膜を堆積し反
応性イオンエツチング技術を用いてエツチングし、該電
極の側面に、ＣＶＤ酸化膜７を残置する０次に露出した
シリコン基板８をエツチング除去して第４図に示すよう
に溝９を形成し、その後例えば２０００人程度０例えば
Ａｓを含んだ多結晶シリコン層１０を形成する。
応性イオンエツチング技術を用いてエツチングし、該電
極の側面に、ＣＶＤ酸化膜７を残置する０次に露出した
シリコン基板８をエツチング除去して第４図に示すよう
に溝９を形成し、その後例えば２０００人程度０例えば
Ａｓを含んだ多結晶シリコン層１０を形成する。
次に、本発明の方法により、 Ａｓを溝に拡散して接合
深さ０．１５．程度の浅い拡散層１１を形成する。
深さ０．１５．程度の浅い拡散層１１を形成する。
次に第５図に示すように、キャパシタ絶縁膜１２を形成
し、上部電極１３をかぶせてＭＯＳキャパシターを形成
する。その後は、層間絶縁膜１４を堆積しコンタクト孔
１５を開孔後１例えばモリブデンシリサイドから成るビ
ット配線１６を形成する。
し、上部電極１３をかぶせてＭＯＳキャパシターを形成
する。その後は、層間絶縁膜１４を堆積しコンタクト孔
１５を開孔後１例えばモリブデンシリサイドから成るビ
ット配線１６を形成する。
本実施例によれば、分離領域とゲート電極によって自己
整合的に規定された領域に下部電極と基板のコンタクト
部を設け、かつ露出した基板をエツチングして溝を形成
するためコンタクトまわりの寸法を微細化する事ができ
、セル面積を縮少する事が容易である。かつ、コンタク
ト部に溝を形成するためコンタクトの接触面積を増大で
き、従来のように界面にリンとイオン注入しなくとも十
分なコンタクト歩留りを得る事ができる。リンの界面イ
オン注入が不要になるため、リンの側方拡散によるデバ
イス特性の劣化が無くなる。即ち、トランジスタ特性の
低下やセル間のリークが少なくなる。また、下部電極か
ら逆導電型不純物を拡散しているため浅い接合が得られ
、そのためセル・セル間のリークを押える事ができる。
整合的に規定された領域に下部電極と基板のコンタクト
部を設け、かつ露出した基板をエツチングして溝を形成
するためコンタクトまわりの寸法を微細化する事ができ
、セル面積を縮少する事が容易である。かつ、コンタク
ト部に溝を形成するためコンタクトの接触面積を増大で
き、従来のように界面にリンとイオン注入しなくとも十
分なコンタクト歩留りを得る事ができる。リンの界面イ
オン注入が不要になるため、リンの側方拡散によるデバ
イス特性の劣化が無くなる。即ち、トランジスタ特性の
低下やセル間のリークが少なくなる。また、下部電極か
ら逆導電型不純物を拡散しているため浅い接合が得られ
、そのためセル・セル間のリークを押える事ができる。
さらに上記溝上に下部電極を形成するため、三次元的な
表面積を大きくとる事ができ、従来のように下部電極を
厚くしなくとも十分なキャパシタ面積を得る事ができる
。そのため、下部電極の加工が容易になり、かつ表面段
差が小さくなるためモリブデンシリサイド等の配線の段
切れが押えられ、配線の信頼性が著しく向上する。
表面積を大きくとる事ができ、従来のように下部電極を
厚くしなくとも十分なキャパシタ面積を得る事ができる
。そのため、下部電極の加工が容易になり、かつ表面段
差が小さくなるためモリブデンシリサイド等の配線の段
切れが押えられ、配線の信頼性が著しく向上する。
第１図、第２図、第３図、第４図、第５図は本発明の一
実施例を示すための製造工程断面図、第６図は従来のス
タックドキャパシタセル構造を示すだめの断面図である
。 １、Ｌｏｔ・・・シリコン基板 ２．３．５，７．１４．１０２．１０３．１０６．１１
１・・・シリコン酸化膜４．１０４・・・ゲート電極 １０．１０８・・・下部電極 １２．１０９・・・キャパシタ絶縁膜 １３．１１０・・・上部電極 １６．１１３・・・モリブデンシリサイド膜６．１１，
１０５・・・拡散層 ８．１５・・・コンタクト部 ９・・・溝 代理人 弁理士 則 近 憲 佑 同 松山光之 ＩＪＩＩＩＩ 第 ２１！ｌ 第 ３ 図 Ｏ 第 ４ 図 第 ５ 図
実施例を示すための製造工程断面図、第６図は従来のス
タックドキャパシタセル構造を示すだめの断面図である
。 １、Ｌｏｔ・・・シリコン基板 ２．３．５，７．１４．１０２．１０３．１０６．１１
１・・・シリコン酸化膜４．１０４・・・ゲート電極 １０．１０８・・・下部電極 １２．１０９・・・キャパシタ絶縁膜 １３．１１０・・・上部電極 １６．１１３・・・モリブデンシリサイド膜６．１１，
１０５・・・拡散層 ８．１５・・・コンタクト部 ９・・・溝 代理人 弁理士 則 近 憲 佑 同 松山光之 ＩＪＩＩＩＩ 第 ２１！ｌ 第 ３ 図 Ｏ 第 ４ 図 第 ５ 図
Claims (2)
- （１）半導体基板上に、基板と電機的導通を持った下部
電極と絶縁膜を介した上部電極とからなるキャパシタと
、ＭＯＳトランジスタとからなるメモリセルが配列形成
された半導体記憶装置の製造方法において、セル・セル
間の素子分離領域を形成する工程と上記ＭＯＳトランジ
スタを形成する工程と、該ＭＯＳトランジスタのゲート
電極と該素子分離領域で自己整合的に規定される領域に
下部電極との電気的導通を得るための開口部を設ける工
程と、該開口部を用いて露出した半導体基板の少なくと
も一部をエッチング除去する工程と、少なくとも基板と
逆導伝型不純物を含む下部電極層を形成し半導体基板中
に該逆導伝型不純物を拡散して該ＭＯＳトランジスタの
リースドレイン拡散層とつなげる工程と、下部電極上に
該上部電極を絶縁膜を介して形成しキャパシタを形成す
る工程とを含む事を特徴とする半導体装置の製造方法。 - （２）前記下部電極層はＡｓ（ヒ素）、又はＰ（リン）
を含む多結晶シリコン層である事を特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015926A JPH01192163A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015926A JPH01192163A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192163A true JPH01192163A (ja) | 1989-08-02 |
Family
ID=11902385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015926A Pending JPH01192163A (ja) | 1988-01-28 | 1988-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192163A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651374A1 (fr) * | 1989-08-31 | 1991-03-01 | Gold Star Electronics | Cellule de memoire a acces aleatoire (dram) comportant un condensateur en pile, et procede de production de celle-ci. |
| US5202279A (en) * | 1990-12-05 | 1993-04-13 | Texas Instruments Incorporated | Poly sidewall process to reduce gated diode leakage |
-
1988
- 1988-01-28 JP JP63015926A patent/JPH01192163A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651374A1 (fr) * | 1989-08-31 | 1991-03-01 | Gold Star Electronics | Cellule de memoire a acces aleatoire (dram) comportant un condensateur en pile, et procede de production de celle-ci. |
| US5202279A (en) * | 1990-12-05 | 1993-04-13 | Texas Instruments Incorporated | Poly sidewall process to reduce gated diode leakage |
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