JP2000091518A - トレンチキャパシタの製造方法 - Google Patents
トレンチキャパシタの製造方法Info
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- JP2000091518A JP2000091518A JP10250807A JP25080798A JP2000091518A JP 2000091518 A JP2000091518 A JP 2000091518A JP 10250807 A JP10250807 A JP 10250807A JP 25080798 A JP25080798 A JP 25080798A JP 2000091518 A JP2000091518 A JP 2000091518A
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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Abstract
としてトレンチパターンを形成し、半導体基板をドライ
エッチングしてトレンチを形成し、ONO薄膜層48を
トレンチ内部表面に形成して誘電層となし、第1のポリ
シリコン50を該トレンチの底部に形成してキャパシタ
の上層電極となし、酸化膜の誘電層カラー(collerdiele
ctric)52aをトレンチの側壁に形成し、続いて犠牲層
のプラグをトレンチ内に形成し、誘電層カラーを一部エ
ッチングしてその表面を犠牲層のプラグよりやや低く
し、ウエットエッチングで該犠牲層のプラグを除去し、
第2のポリシリコン56aを堆積してトレンチ内を埋
め、第2のポリシリコンを化学機械で研磨し、エッチバ
ックを行い、表面をシリコン基板の表面よりやや低くし
て第2のポリシリコンプラグをトレンチ内に形成し、こ
うしてトレンチキャパシタを完成する。
Description
術に係り、特に、トレンチキャパシタの製造において、
ポリシリコン上層電極のシリコン成長と化学機械研磨ス
テップ数を減少した製造方法に関する。
上に、MOS電界トランジスタとキャパシタを製造し、
並びに該FETのソースにキャパシタの上層保存電極
(storage node)を連接することでDRA
Mのメモリセルを形成し、膨大な数のメモリセルにより
メモリICが組成されていた。
式とトレンチ式の2種の形態に分けられ、スタックキャ
パシタは直接半導体基板表面にキャパシタを形成してあ
り、トレンチキャパシタは半導体基板内部にキャパシタ
を形成してある。これらの2種の形態のキャパシタはそ
れぞれに長短を有しており、半導体メーカーごとにその
採用する形態は異なっている。
加し、すでに64MBのものが量産されている。DRA
Mの高度集積化を達成するためには、メモリセルサイズ
の縮小が必要であり、即ちFETとキャパシタの寸法を
縮小する必要がある。しかしキャパシタ寸法の縮小は電
容値を下げ、そのためメモリ回路の信号/ノイズ比の許
容値が下がり、そのためデータの誤認やデータの不安定
などの欠点が生じることになった。
の電容値を維持或いは増加できるようにする方法として
は、スタック式キャパシタに関しては、富士通株式会社
のMasao Taguchi等によるアメリカ合衆国
パテント第5,021,357号に、鰭型キャパシタ構
造(fin structure)によりキャパシタの
表面積を増加する方法が代表的なものである。また、I
EDM 1992に掲載のH.Watanabe氏等に
よる新規なキャパシタ構造もある。しかし、キャパシタ
寸法の縮小と同時にキャパシタの電容値を維持或いは増
加するためのこれらの構造の製造行程は非常に複雑であ
り、産業上、量産に採用するには不向きである。また、
スタック式キャパシタは半導体基板の貴重な面積を多く
占有するため、DRAMの集積密度を上げてCMOS素
子の能力を整合する効果を提供できなかった。
メリカのIBM社のLouis Hsu氏等によるアメ
リカ合衆国パテント第5,395,786号に記載のも
のが代表的であり、図1から図5は周知の典型的なトレ
ンチキャパシタの製造方法を示している。まず、半導体
基板10上に酸化膜14及び窒化膜16の薄膜を形成
し、リソグラフィー、エッチングによりトレンチキャパ
シタのパターンを形成し、その後、この半導体基板10
をエッチングしてトレンチ内にONO(酸化膜−窒化膜
−酸化膜)10の誘電層を成長させる。次に第1のポリ
シリコン20をこのトレンチの底部に堆積してキャパシ
タの上層電極となし、酸化膜カラー22(collar
oxide)をトレンチの側壁に形成し、図1に示さ
れる状態となす。続いて、第2のポリシリコン24を堆
積させトレンチを充填し、図2に示される状態となす。
さらに化学機械研磨技術(chemical mech
anical polishing;CMP)及びドラ
イエッチングエッチバック法を利用して第2のポリシリ
コンプラグ24aをトレンチ内に形成し、さらに一部の
酸化膜カラー22aをエッチングしてその表面を該第2
のポリシリコンプラグ24aよりやや低くして、完成後
のキャパシタとソース又はドレインとのコンタクトウイ
ンドウを開き、図3に示される状態を形成する。その
後、さらに第3のポリシリコン26をトレンチ内に堆積
させ並びに第2のポリシリコン24を化学機械研磨法で
研磨し、図4に示される状態となす。最後に、該第3の
ポリシリコンをドライエッチング法で基板10表面より
やや低くなるまでエッチバックし、図5に示される状態
となす。この時、第3のポリシリコン26aは製造する
ソース又はドレインと電気的に接触する。こうしてトレ
ンチキャパシタの製造が完成する。さらに、隔離区(i
solation)とMOSFET(図示せず)を上述
の基板に製造すれば、キャパシタの電荷がトレンチキャ
パシタの経路を経てソース又はドレインと基板の間で充
電と放電の動作を進行することを以て、DRAMに対す
るデータの読み書きを執行できるようになる。
トレンチキャパシタは、以下のような欠点を有してい
た。 1.三回のポリシリコンの堆積と二回の化学機械研磨
(CMP)を進行する必要があり、製造ステップ数が多
く、ウエハーに欠陥や汚染の発生する機会が増し、ゆえ
に製品特性が不安定となった。 2.生産ラインが長くなり時間がかかり、製造コストが
増した。 このため、製造ステップ数を減らすことができて従来の
方法の各種の欠点を解決しうるトレンチキャパシタの製
造方法が求められていた。
来の第2のポリシリコンに代えて採用することで、ポリ
シリコン堆積とエッチングの回数を減少できるようにし
た、一種のトレンチキャパシタの製造方法を提供するこ
とを課題とする。
トレンチキャパシタの製造方法を提供することを次の課
題とする。
る機会を減少でき、製品の品質及び歩留りを上げること
ができる一種のトレンチキャパシタの製造方法を提供す
ることをさらなる課題とする。
のaからjのステップ、即ち、 a.半導体基板を提供し、該半導体基板の表面にトレン
チパターンを形成するステップ b.上記半導体基板をエッチングしてトレンチを形成す
るステップ c.一層の薄膜層をトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ d.第1のポリシリコンを上述のトレンチの底部に堆積
するステップ e.誘電層カラー(collar dielectri
c)を上述のトレンチの側壁に形成するステップ f.犠牲層のプラグをトレンチ内に形成するステップ g.上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ h.上述の犠牲層のプラグを除去するステップ i.第2のポリシリコンのプラグを上述のトレンチ内に
形成するステップ j.DRAMのトランジスタ構造を形成して上述の第2
のポリシリコンのプラグとトランジスタのソースを電気
的に接触させるステップ 以上を包括してなるDRAMのトレンチキャパシタの製
造方法としている。
化膜となすことを特徴とする請求項1に記載のDRAM
のトレンチキャパシタの製造方法としている。
窒化膜−酸化膜(Oxide−Nitride−Oxi
de;ONO)となすことを特徴とする請求項1に記載
のDRAMのトレンチキャパシタの製造方法としてい
る。
ストとなすことを特徴とする請求項1に記載のDRAM
のトレンチキャパシタの製造方法としている。
部抗反射層(bottom anti−reflect
ive coating;BARC)となすことを特徴
とする請求項1に記載のDRAMのトレンチキャパシタ
の製造方法としている。
層(BARC)をポリマーとなすことを特徴とする、請
求項5に記載のDRAMのトレンチキャパシタの製造方
法としている。
除去するステップにおいて、硫酸と過酸化水素水の混合
溶液を用いることを特徴とする請求項1に記載のDRA
Mのトレンチキャパシタの製造方法としている。
ップ、即ち、 a.半導体基板を提供し、該半導体基板上にトレンチを
形成するステップ b.薄膜層を上述のトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ c.第1のポリシリコンを上述のトレンチの底部に堆積
するステップ d.誘電層カラーを上述のトレンチの側壁に形成するス
テップ e.犠牲層のプラグを上述のトレンチ内に形成するステ
ップ f.上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ g.上述の犠牲層プラグを除去するステップ h.第2のポリシリコンのプラグを上述のトレンチ内に
形成するステップ 以上を包括してなる、トレンチキャパシタの製造方法と
している。
化膜となすことを特徴とする請求項8に記載のトレンチ
キャパシタの製造方法としている。
−窒化膜−酸化膜(Oxide−Nitride−Ox
ide;ONO)となすことを特徴とする請求項8に記
載のトレンチキャパシタの製造方法としている。
ジストとなすことを特徴とする請求項8に記載のトレン
チキャパシタの製造方法としている。
底部抗反射層(bottom anti−reflec
tive coating;BARC)となすことを特
徴とする請求項8に記載のトレンチキャパシタの製造方
法としている。
射層(BARC)をポリマーとなすことを特徴とする、
請求項12に記載のトレンチキャパシタの製造方法とし
ている。
を除去するステップにおいて、硫酸と過酸化水素水の混
合溶液を用いることを特徴とする請求項8に記載のDR
AMのトレンチキャパシタの製造方法としている。
ることで、上述の課題を解決する。まず、半導体基板上
に酸化膜と窒化膜を成長させ並びにリソグラフィーとエ
ッチングによりトレンチを形成し、さらにトレンチ内の
表面に一層のONO誘電層を形成し、次に第1のポリシ
リコンを該トレンチの底部に堆積してキャパシタの上層
電極となす。その後、酸化膜の誘電層カラーをトレンチ
の側壁に形成し、続いて犠牲層のプラグをトレンチ内に
形成する。このステップに本発明の重点がある。この犠
牲層のプラグ(sacrificial plug)
は、後に誘電層カラーをエッチングしてキャパシタとソ
ース又はドレインとのコンタクトウインドウを開いた後
に、ウエットエッチングにより容易に除去でき、こうし
て従来の技術における第2のポリシリコンの堆積とエッ
チング及び化学機械研磨のステップを省略でき、大幅に
製造ステップ数と時間を減少できる。上述の犠牲層の材
質はプラズマエッチング及びウエットエッチングのマス
クとなすことができしかもウエットエッチングで簡単に
除去できるものとし、通常は、ホトレジスト或いは有機
質の底部抗反射層(bottom anti−refl
ective coating;BARC)とされる。
その後、部分的に誘電層カラーをエッチングしてその表
面を上述の犠牲層のプラグよりやや低くし、将来のキャ
パシタとソース又はドレインのコンタクトウインドウを
開き、且つキャパシタに保存された電荷を正確に読み書
きできるようにし、続いて、上述の犠牲層のプラグを除
去した後、さらに第2のポリシリコンをトレンチ内に充
填し、最後の該第2のポリシリコンをエッチバック或い
は化学機械研磨CMPして第2のポリシリコンプラグを
トレンチ内に形成し、該第2のポリシリコンプラグとソ
ース又はドレインとは電気的に接触しており、以上によ
り本発明のトレンチの製造が完成する。
例を以て本発明を説明する。ただし、本発明の製造方法
は他の形態の集積回路素子のトレンチキャパシタにも用
いることができる。
同様、本発明でもまず、p型の半導体基板40を用意す
る。続いて、該半導体基板40上に犠牲酸化膜44と犠
牲窒化膜46を形成し、並びにリソグラフィー、エッチ
ングによりトレンチを形成する。さらにトレンチ内の表
面に一層のキャパシタ誘電層48を形成する。続いて第
1のポリシリコン50を該トレンチの底部に堆積させ
て、キャパシタの上層電極(storage nod
e)となし、最後に誘電層カラー52(collar
dielectric)を該トレンチの側壁に形成し、
図6に示される状態となす。
ンチを形成するステップでは、通常、異方性プラズマエ
ッチング、例えばMERIE、ECR、RIEを採用
し、反応ガスは、通常、CF4 、CHF3 、Arとす
る。上述の、キャパシタ誘電層48は、通常、酸化膜−
窒化膜−酸化膜(Oxide−Nitride−Oxi
de;ONO)の複層構造とされ、その等効厚度は約2
0オングストロームから150オングストロームとされ
る。このキャパシタ誘電層48はまた五酸化二タンタル
(Ta2 O5 )或いはその他の高い誘電係数の材料で組
成されうる。
同期リンドープの減圧CVDにより形成し、その反応ガ
スは15%PH3 と85%SiH4 、及び、5%PH3
と95%のN2 の混合気体とし、反応温度は摂氏約55
0度、その厚さは3000から5000オングストロー
ムとする。上述の誘電層カラー52は通常プラズマ増強
式CVD(PECVD)で形成するTEOSとするが、
ただし他の形態の酸化シリコンを用いることもでき、窒
化膜或いは酸化窒化膜も使用でき、さらに垂直異方性プ
ラズマエッチングで残りの基板表面及びトレンチ底部の
誘電層を除去し、誘電層カラー52を形成する。
グ54をトレンチ内に形成するステップを進行する。こ
のステップに本発明の重点があり、この犠牲層のプラグ
54は、後に、誘電層カラー52に対する一部エッチン
グによりキャパシタとソース又はドレインとのコンタク
トウインドウを開いた後に、ウエットエッチングにより
容易に除去でき、従来の技術の製造方法に較べて第2の
ポリシリコンの堆積とエッチング及び化学機械研磨が省
略されて大幅に製造ステップ数及び時間が減少してい
る。上述の犠牲層のプラグ54の材質はプラズマエッチ
ング及びウェットエッチングのマスクとなすことができ
るがウェットエッチングにより容易に除去できるものと
し、通常は、ホトレジスト或いは有機の底部抗反射層
(bottom anti−reflective c
oating;BARC)とし、この底部抗反射層(B
ARC)はエチルラクテート或いはそれに類するポリマ
ーとする。
誘電層カラー52をエッチングし、エッチング後の誘電
層カラー52aの表面を犠牲層のプラグ54よりやや低
くし、後のキャパシタとソース又はドレイン64とのコ
ンタクトウインドウを開く。上述の誘電層カラー52a
をエッチングするステップでは前述の異方性プラズマエ
ッチングを利用する。
ラグ54を除去した後、さらに第2のポリシリコン56
をトレンチ内に充填し、図9に示される状態となす。最
後に、上述の第2のポリシリコン56をエッチバック或
いは化学機械研磨(CMP)して第2のポリシリコンの
プラグ56aを形成する。この第2のポリシリコンのプ
ラグ56aとソース又はドレインは電気的に接触する。
こうして図10に示される本発明のトレンチキャパシタ
が完成する。
C)の犠牲層のプラグを除去するステップでは、通常、
硫酸及び過酸化水素水の混合溶液を使用することで、容
易にホトレジスト或いは底部抗反射層を除去することが
できる。
トレンチキャパシタ製造後に、継続して隔離区58(i
solation)及びMOSFETを上述の基板に製
造しうる。すると、キャパシタの電荷がトレンチキャパ
シタの経路70を通り、ソース又はドレインと基板の間
で充電と放電の動作を進行し、DRAMのデータの読み
書きを執行できる。上述のMOSFETはゲート酸化膜
60、ゲート電極62、及びソース又はドレイン64を
具えている。MOSFET形成のステップは従来の技術
に属するためここでは説明を省略する。
は、従来の技術に較べて以下の優れた点を有している。 1.従来の技術では、三回のポリシリコンの堆積と二回
の化学機械研磨(CMP)を少なくとも必要としたが、
本発明によると、第2のポリシリコンに代えて犠牲層を
採用したことにより、ポリシリコン堆積とエッチングス
テップの回数を減少し、製造コストを減少できる。 2.製造ステップ数を減少できるため、製造時間(wo
rk−in−process time)を大幅に減少
でき、納期を短縮できる。短い納期は製造業者が達成を
望む大きな目標の一つである。 3.ポリシリコンの堆積と化学機械研磨(CMP)回数
の減少により、標準行程で引込む微粒子を減少でき、ウ
エハー全体として欠陥を大幅に減らせ、ゆえに余分の工
程変数を減少して製品の特性を比較的安定させられる。
機械研磨CMPステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨CMPステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨CMPステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨CMPステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
機械研磨CMPステップを利用したトレンチキャパシタ
の製造方法を説明する断面図である。
の堆積とトレンチ側壁への誘電層カラー形成後の断面図
である。
成後の断面図である。
エッチング後の断面図である。
の堆積と化学機械研磨後の断面図である。
ンのエッチバック後に完成したトレンチキャパシタ構造
の断面図である。
の完成断面図である。
Claims (14)
- 【請求項1】 以下のaからjのステップ、即ち、 a.半導体基板を提供し、該半導体基板の表面にトレン
チパターンを形成するステップ b.上記半導体基板をエッチングしてトレンチを形成す
るステップ c.一層の薄膜層をトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ d.第1のポリシリコンを上述のトレンチの底部に堆積
するステップ e.誘電層カラー(collar dielectri
c)を上述のトレンチの側壁に形成するステップ f.犠牲層のプラグをトレンチ内に形成するステップ g.上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ h.上述の犠牲層のプラグを除去するステップ i.第2のポリシリコンのプラグを上述のトレンチ内に
形成するステップ j.DRAMのトランジスタ構造を形成して上述の第2
のポリシリコンのプラグとトランジスタのソースを電気
的に接触させるステップ 以上を包括してなるDRAMのトレンチキャパシタの製
造方法。 - 【請求項2】 前記誘電層カラーを酸化膜となすことを
特徴とする請求項1に記載のDRAMのトレンチキャパ
シタの製造方法。 - 【請求項3】 前記薄膜層を酸化膜−窒化膜−酸化膜
(Oxide−Nitride−Oxide;ONO)
となすことを特徴とする請求項1に記載のDRAMのト
レンチキャパシタの製造方法。 - 【請求項4】 前記犠牲層をホトレジストとなすことを
特徴とする請求項1に記載のDRAMのトレンチキャパ
シタの製造方法。 - 【請求項5】 前記犠牲層を有機の底部抗反射層(bo
ttom anti−reflective coat
ing;BARC)となすことを特徴とする請求項1に
記載のDRAMのトレンチキャパシタの製造方法。 - 【請求項6】 前記有機の底部抗反射層(BARC)を
ポリマーとなすことを特徴とする、請求項5に記載のD
RAMのトレンチキャパシタの製造方法。 - 【請求項7】 前記犠牲層のプラグを除去するステップ
において、硫酸と過酸化水素水の混合溶液を用いること
を特徴とする請求項1に記載のDRAMのトレンチキャ
パシタの製造方法。 - 【請求項8】 以下のaからhのステップ、即ち、 a.半導体基板を提供し、該半導体基板上にトレンチを
形成するステップ b.薄膜層を上述のトレンチの内部表面に形成してキャ
パシタの誘電層となすステップ c.第1のポリシリコンを上述のトレンチの底部に堆積
するステップ d.誘電層カラーを上述のトレンチの側壁に形成するス
テップ e.犠牲層のプラグを上述のトレンチ内に形成するステ
ップ f.上述の誘電層カラーを一部エッチングして該誘電層
カラーの表面を上述の犠牲層のプラグの表面よりやや低
くするステップ g.上述の犠牲層プラグを除去するステップ h.第2のポリシリコンのプラグを上述のトレンチ内に
形成するステップ 以上を包括してなる、トレンチキャパシタの製造方法。 - 【請求項9】 前記誘電層カラーを酸化膜となすことを
特徴とする請求項8に記載のトレンチキャパシタの製造
方法。 - 【請求項10】 前記薄膜層を酸化膜−窒化膜−酸化膜
(Oxide−Nitride−Oxide;ONO)
となすことを特徴とする請求項8に記載のトレンチキャ
パシタの製造方法。 - 【請求項11】 前記犠牲層をホトレジストとなすこと
を特徴とする請求項8に記載のトレンチキャパシタの製
造方法。 - 【請求項12】 前記犠牲層を有機の底部抗反射層(b
ottom anti−reflective coa
ting;BARC)となすことを特徴とする請求項8
に記載のトレンチキャパシタの製造方法。 - 【請求項13】 前記有機の底部抗反射層(BARC)
をポリマーとなすことを特徴とする、請求項12に記載
のトレンチキャパシタの製造方法。 - 【請求項14】 前記犠牲層のプラグを除去するステッ
プにおいて、硫酸と過酸化水素水の混合溶液を用いるこ
とを特徴とする請求項8に記載のDRAMのトレンチキ
ャパシタの製造方法。
Priority Applications (3)
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---|---|---|---|
JP25080798A JP3485807B2 (ja) | 1998-09-04 | 1998-09-04 | トレンチキャパシタの製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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