JPH04186874A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、スタックドキャパシタ構造をもつ半導体記
憶装置およびその製造方法に関するものである。

（従来の技術） 第４図（ａ）は従来のスタックドキャパシタ構造をもつ
半導体装置の製造方法に適用されるマスクパターンの平
面図であり、第４図（ｂ）は仕上りパターンの平面図で
ある。この仕上りパターンのために、第４図（ｂ）はホ
トリソグラフィ時の丸めの効果を１５：けて滑らかなパ
ターンとなっていることを示す。

第５図は第４図（ａ）のχと第４図（＋））のｘ１方向
のサイドウオール工程後の断面図である。

この第４図（ａ）、第４図（ｂ）および第５図において
、１は半導体基板であるＳｉ基板である。このＳ】基板
１上にフィールド酸化膜２を形成し、ゲート酸化膜３を
介して、ポリシリコンまたはポリサイドによるゲート電
極４を形成する。

通常、トランジスタの実効ゲート長ＬＴＲが１匹以下の
領域では、トランジスタのドレイン構造にＬ　Ｄ　Ｄ　
（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　５ｔｒｕ
ｃｔｕｒｅ）を用いるため、ゲート電極４　（以下、ワ
ード線という）の両脇には、酸化膜によるサイドウオー
ル５を第５図に示すように厚さＷとなるように形成する
。

次に、イオン注入することにより、ソース・ドレインと
なる拡散層（第４　ｌｆｆ１　（ａ）　、第４［Ｄ（ｂ
）では、図示されていない）を形成する。

次に、第５図に示すように、ＣＶ　Ｄ　（ｃｈｅｍｉｃ
ａｌＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、酸
化膜７を形成し、ホトリソ・エッチングにより、セルコ
ンタクト８を第４図（ａ）、第４１１Ｄ（ｂ）に示すよ
うに形成する。

また、ワード線スリット幅はホトリソ　グラフィ工程時
の解像条件をゆるくするために、一般に、スリット幅は
できるだけ均一（Ｌ１＝Ｌ２）としている。このため、
サイドウオール５は第４図（ｂ）に示すように、ワード
線４に沿った形状となっている。

次に、第４図（ａ）、第４図（ｂ）に示すように、上述
のごとく、ホトリソエツチングにより、セルコンタクト
８の形成後、ポリシリコンを成長し、イオン注入法やリ
ン拡散法で不純物を拡散し、ホトリソ・エッチングによ
り、ストレージノード９を形成する。なお、第４図（ａ
）のＷｌはストレージノード９間の間隔である。

（発明が解決しようとする課題） しかしながら、上記構造の半導体記憶装置では、ストレ
ージノード９のパターニング時に、パターンエツジがワ
ード線スリットに落ち込んでいるため、ホトリソグラフ
ィ時の解像特性が第５図に示すように、ワード線スリッ
ト部で段差Δ１ができ、レジスト厚膜化や、下地反射な
どによって劣化し、第４図〜）に示すように、ストレー
ジノードスリット幅Ｗ２が非常に狭くなるか、あるいは
解像できないという問題点があった。

また、このストレージノードスリット幅Ｗ２が非常に狭
くなることから、量産性に欠けるという問題点があった
。

請求項１の発明は前記従来技術が持っている問題点のう
ち、ストレージノードバターニング時の解像特性が劣化
するという点について解決した半導体記憶装置を提供す
るものである。

また、請求項２の発明は前記従来技術が持っている問題
点のうち、量産性に欠けるという問題点について解決し
た半導体記憶装置の製造方法を提供するものである。

（課題を解決するための手段） 請求項１の発明は前記問題点を解決するために、半導体
記憶装置において、セルコンタクトに隣接していない部
分のワード線パターンのスリット幅がサイドウオール膜
厚の２倍以下であり、かつセルコンタクトに隣接してい
る部分のワード線パターンのスリット幅がサイドウオー
ル膜厚の２倍以上にしたものである。

また、請求項２の発明は前記問題点を解決するために、
半導体記憶装置の製造方法において、セルコンタクトに
隣接するワード線のスリット幅がサイドウオールの膜厚
の２倍以上で、かつセルコンタクトと隣接していない部
分のワード線のスリット幅をサイドウオール膜厚の２倍
以下となるように、上記ワード線の形成後絶縁膜による
サイドウオールを形成する工程を導入したものである。

（作　用） 請求項１の発明によれば、以上のように、半導体記憶装
置を構成したので、ワード線のスリットは完全に埋まら
ず、セルコンタクトの開孔を容易にでき、したがって、
前記問題点を除去できる。

また、請求項２の発明によれば、半導体記憶装置の製造
方法において、以上のような工程を導入したので、セル
コンタクトに隣接していないワード線のスリット部でワ
ード線のスリット部を埋め込み、セルコンタクトに隣接
していないワード線のスリット部のみを選択的に平坦化
され、したがって前記問題点を除去できる。

（実施例） 以下、この発明の半導体記憶装置およびその製造方法の
実施例について図面に基づき説明する。

第１図はこの発明の半導体記憶装置の構造を示す断面図
であり、第４図（ａ）、第４図（ｂ）のχ−ｘ１方向に
相当する部分の断面図である。

また、第２図（ａ）はこの発明の製造方法に適用される
マスクパターン平面Ｖであり、第２図（ｂ）は仕上りパ
ターンの平面図である。この第２図（ｂ）の場合には、
ホトリソグラフィ工程時の丸めの効果を受けて、滑らか
なパターンとなっている。

さらに、第３図は第２図（ａ）、第２図（ｂ）のＹ−’
ｉＵ線方向の断面図であり、サイドウオール形成時の断
面図である。これらの第１図ないし第３図において、第
４図（ａ、）および第４図（ｂ）および第５回と同一部
分には同一符号を付して述べる。

まず、第１図および第３図に示すようｔこ、Ｓ】基板１
の上にフィールド酸化膜２、ゲート酸化膜３を順次形成
し、ポリシリコンまたはポリサイドによるゲート電極で
あるワード線４を形成する。

次いで、酸化膜によるサイドウオール５を形成する。こ
のサイドウオール５の形成に際し、この発明では、特に
、セルコンタクト８に隣接していない部分において、第
２図（ｃ）！ご示すように、サイドウオール５の膜厚を
ａとし、セルコンタクト８に接していないワード線４の
スリット部のスリット幅をＬ３とすると、サイドウオー
ル５の膜厚ａの２倍以下のスリット幅Ｌ３としている。

すなわち、Ｌ３＜２ａとしており、この結果、スリット
部が埋まり、平坦化されることになる。

また、第２図（ｄｌに示すように、セルコンタクト８に
隣接している部分のワード線４のスリット部においては
、スリット幅をＬ４とし、サイドウオール５の膜厚をａ
とすると、スリット幅Ｌ４はサイドウオール５の膜厚ａ
の２倍以上、すなわち、Ｌ４＞２ａとしている。これに
より、スリットは完全に埋まらず、セルコンタクト８の
穴を開口し易くなる。

このように、サイドウオール５を形成することにより、
第２図（ｂ）に示す平面的に見たサイドウオール５の形
状は、セルコンタクト８に隣接していないワード線４の
スリット部（ストレージノード９のパターニングエツジ
が存在している部分）で、ワード線４のスリットを埋め
込む形状となり、セルコンタクト８に隣接していないワ
ードｗＡ４のスリット部のみ、選択的に平坦化できる。

したがって、第３図に示すように、ワード線４のスリッ
ト部の段差Δ２は非常に小さなものになり、ストレージ
ノード９のパターニング時の解像特性に対しで、影響し
な（なるため、第２図（ｂ）に示すストレージノード９
の形状になり、従来の第４図（ｂ）で示したストレージ
ワード９に比べ、エツジの形状が良好なものになる。

次に、上記のように形成したサイドウオール５の形成後
の工程について述べる。

第１図に示すように、Ｓｉ基板ｌにイオンを証人するこ
とにより、ソース・ドレイン領域となる拡散層６を形成
する。以上までの工程により、メモリセルのトランスフ
ァゲートが形成される。

次に、ＣＶＤ法により、酸化膜７を成長させた後、ホト
リソ・エンチングにより、上述のセルコンタクト８を形
成する。

その後、ポリソリコンを成長させ、イオン注入法やリン
拡散法などで不純物をこのポリシリコンに拡散させて、
上述のストレージノード９を形成する。

次に、このストレージノード９上に、キャパシタの絶縁
膜となる窒化膜なとの誘電膜１０を形成する。

次いで、この誘電膜１０上にサイドポリシリコンを成長
し、このポリシリコンに不純物を拡散するとともに、ホ
トリソ・エッチングを行うことにより、セルプレート１
１を形成する。

次に、保護膜としてＢＰＳＧ膜１２膜形２した後、ホト
リソ・エッチングにより、データ線のビットコンタクト
１３を形成する。

その後、ポリシリコンあるいはポリサイドなどにより、
データ線としてのビットライン１４を形成し、かくして
、スタノクドキャパソタ構造を持つ半導体記憶装置が形
成されることになる。

（発明の効果） 以上詳細に説明したように、請求項１の発明によれば、
セルコンタクトに隣接していない部分のワード線のスリ
ット幅がサイドウオールＭＷの２倍以下であり、かつセ
ルコンタクトに隣接している部分のワード線のスリット
幅がサイドウオール膜厚の２倍以上となるようにしたの
で、ストレージノードのパターニング時の解像特性の劣
化を防止できる。

また、請求項２の発明によれば、セルコンタクトに隣接
するワード線のスリット幅がサイト′つｔ−ルの膜厚の
２倍以上でかつセルコンタクトと隣接していない部分の
ワード線のスリット幅をサイドウオールの膜厚の２倍以
下となるように、ワード線の形成後にサイドウオールを
形成する工程を導入したので、ストレージノードのバタ
ーニングエツジ部を選択的に平坦化され、バターニング
工程マージンが広がり、量産性に冨むものとなる効果が
ある。

【図面の簡単な説明】

第１回はこの発明の半導体記憶装置の一実施例の構造を
示す断面図、第２図（ａ）はこの発明の半導体記憶装置
の製造方法の一実施例に通用されるマスクパターンの平
面図、第２図（ｂ）は同上半導体記憶装置の仕上りパタ
ーンの平面図、第２図（ｃ１および第２図（ｄ）はそれ
ぞれ同上半導体記憶装置の製造方法によるサイドウオー
ル形成時の説明図、第３図は第２図（ａ）および第２図
（ｂ）に亘るｙ−ｙＩＩ線方向の断面図、第４図（ａ）
は従来の半導体記憶装置の製造方法に適用されるマスク
パターンの平面図、第４図山）は従来の半導体記憶装置
の仕上りパターンの平面図、第５図は第４図（ａ）およ
び第４図（ｂ）に亘るＸ−χ１方向の断面図である。 １・−５ｉ基板、２・・・フィールド酸化膜、３・・・
ゲート酸化膜、４・・・ワード線、５・・・サイドウオ
ール、６・・・ｔｌＨｌｔ層、７・・・酸化膜、８・・
・セルコンタクト、９．９ａ・・・ストレージノード、
１ｏ・・・誘電膜、１１・・・セルプレート、１２・・
・ＢＰＳＧ膜、１３・・・ピントコンタクト、１４・・
・ビットライン、９・・・サイドウオールの膜厚、Ｌ３
．Ｌ４・・・スリット幅。

Claims (2)

【特許請求の範囲】
1. （１）（ａ）半導体基板上に形成されたフィールド酸化
   膜と、 （ｂ）上記半導体基板上に、ゲート酸化膜を介して形成
   されたワード線と、 （ｃ）酸化膜により上記ワード線の側壁に形成され、セ
   ルコンタクトに隣接しない部分の上記ワード線のスリッ
   ト幅に対して２倍以上の膜厚を有するとともに、上記セ
   ルコンタクトに隣接している部分の上記ワード線のスリ
   ット幅に対して２倍以上の膜厚を有するサイドウォール
   と、 （ｄ）上記半導体基板にイオン注入により形成された拡
   散層と、この拡散層に連なる上記セルコンタクトを形成
   するための酸化膜を介して形成されたストレージノード
   と、 （ｅ）このストレージノード上に誘電膜を介して形成さ
   れたセルプレートと、 とよりなる半導体記憶装置。
2. （２）（ａ）半導体基板上に、フィールド酸化膜および
   ゲート酸化膜を形成し、かつこのゲート酸化膜上にワー
   ド線を形成する工程と、 （ｂ）酸化膜により、上記ワード線の側壁にセルコンタ
   クトに隣接しない部分の上記ワード線のスリット幅に対
   して２倍以上の膜厚を有するサイドウォールを形成する
   とともに、上記セルコンタクトと隣接している部分の上
   記ワード線のスリット幅に対して２倍以下の膜厚のサイ
   ドウォールを形成する工程と、 （ｃ）上記半導体基板にイオンを注入して拡散層を形成
   する工程と、 （ｄ）全面に酸化膜を形成するとともに、上記拡散層に
   連なるようにこの酸化膜に上記セルコンタクトを形成す
   る工程と、 （ｅ）ポリシリコンを成長させて上記セルコンタクトを
   埋め込むとともに、不純物を拡散してホトリソ・エッチ
   ングによりストレージノードを形成する工程と、 （ｆ）上記ストレージノード上に、誘電体を介してセル
   プレートを形成する工程と、 よりなる半導体記憶装置の製造方法。