KR100800649B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 금속 배선을 형성함에 있어서, 금속 박막을 트렌치에 필링한 후 CMP로 원하는 두께의 금속 배선을 형성한 다음에 SH 크리닝과 마스크 없이 RIE 공정을 실시하여 더스트 오염을 제거하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상에 하부 박막 및 식각 정지막, 제1, 제2층간 절연막을 순차적으로 형성하는 과정과, 제2층간 절연막 상에 형성된 PR 패턴을 마스크로 식각 정지막이 노출될 때까지 식각하여 비아홀을 형성하는 과정과, 제2층간 절연막 상부에 트렌치 패턴을 형성하고, 트렌치 패턴을 마스크로 제2층간 절연막을 식각하여 트렌치를 형성하는 과정과, 형성된 트렌치에 금속 박막을 필링하고, CMP 공정으로 연마한 다음에 SH 크리닝하는 과정과, 제2층간 절연막을 임의의 두께로 RIE 공정을 수행하는 과정을 포함한다. 따라서, 기존에서와 같이 터치업 CMP용 롤 브러쉬(roll brush)의 사용 회수가 증가함에 따라 오히려 구리 더스트가 롤 브러쉬에 오염되어 금속 배선 탑 브릿지(top bridge)를 유발시킨 상태에서 바로 cap SiN layer 공정이 진행되어 결국 다이(Die) 불량의 원인이 되는 문제점을 해결할 수 있어 반도체 수율을 향상시킬 수 있는 효과가 있다.
SH 크리닝, RIE, 금속, 배선, 구리

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 반도체 소자의 금속 배선 형성 과정을 도시한 공정 단면도,
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도,
도 3은 구리 더스트에 의한 금속 배선 브릿지가 검출된 SEM/TEM 이미지를 도시한 도면.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 금속 배선을 형성함에 있어서, 금속 박막을 트렌치에 필링한 후 CMP로 원하는 두께의 금속 배선을 형성한 다음에 SH 크리닝과 마스크 없이 RIE(Reactive Ion Etch, RIE) 공정을 실시하여 더스트 오염을 제거할 수 있는 방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 금속 배선층은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 기판 내에 형성되어 있는 회로를 접속한다.
이러한 금속 배선층의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선층을 형성한다.
여기서, 반도체 소자의 배선 재료로는 알루미늄(Al) 또는 텅스텐(W)을 널리 사용하였으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 이에, 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration, EM) 및 스트레스마이그레이션(stressmigration, SM) 등의 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료로서 최근에는 구리(Cu)가 이용되고 있다.
금속 배선 재료로서 구리가 이용되는 이유로는 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄; 660℃, 텅스텐; 3400℃), 비저항은 1.7μΩ㎝로서(알루미늄; 3μΩ㎝, 텅스텐; 5.6μΩ㎝) 매우 낮기 때문이다.
이와 같은 구리 배선 재료를 사용하는 금속 배선층을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선층의 선폭(Critical Dimension)이 점차적으로 작아짐으로 해서 금속 배선층의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선층을 형성하기 위하여 도입된 것이 다마신 공정이다.
다마신 공정은 절연막에 텅스텐 플러그에 의한 접촉홀을 형성한 후, 절연막 상부에 산화막 등의 상부 절연막을 증착하고, 포토리소그래피 공정에 의해 금속 배선층 패턴이 형성될 부위의 상부 절연막 만을 제거하며, 그 상부에 금속 박막을 증착한 다음 금속 박막을 평탄화함으로써 미세 패턴의 금속 배선층을 형성하는 것이다. 또한, 최근에는 텅스텐 플러그와 같은 금속 플러그의 형성없이 일체로 하부 도전막에 접속되는 금속 배선층을 형성하기 위한 듀얼 다마신 공정이 도입되고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 금속 배선층 형성 방법을 도시한 공정 단면도이다.
먼저 도 1a에 도시한 바와 같이, 하부 박막(103)이 형성되어 있는 반도체 기판(101) 상부에 질화 규소로 이루어진 식각 정지막(105)을 형성한다. 그 다음 식각 정지막(105) 상에 다층의 층간 절연막(107, 109)을 순차적으로 형성한다. 여기서, 층간 절연막(107)은 불소 함유 실리케이트 글라스(Fluorine-doped Silicate Glass, FSG)로 형성하며, 층간 절연막(109)은 SiH4 가스를 이용한 PE-CVD법에 의한 산화막으로 형성한다. 그 다음 층간 절연막(109) 상부에 비아홀을 정의하는 감광막(Photo Resist, PR) 패턴(111)을 형성하고, 이 PR 패턴(111)을 마스크로 식각 정지막(105)이 노출될 때까지 식각하여 비아홀을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, PR 패턴(111)을 제거한 후, 층간 절연막(109) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(113)을 형성한다. 그리고, 트렌치 패턴(115)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 층간 절연막(109)을 식각하여 금속 배선이 형성되는 트렌치 를 형성한다.
이후, 도 1c에 도시한 바와 같이, 식각 정지막(105) 표면이 노출되고 층간 절연막(109)의 식각이 완료된 후, 층간 절연막(109) 상부의 트렌치 패턴(113)을 제거한다. 그리고, 층간 절연막(107)의 비아홀과 층간 절연막(109)의 트렌치 하부에 노출된 식각 정지막(105)을 동시에 식각하여 제거한다.
마지막으로, 도 1d에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 하부 박막(103)의 전도층 사이의 반응을 방지하기 위하여 하부 박막(103) 상부 전면에 베리어(barrier) 금속막(115)을 증착하고, 층간 절연막(107)의 비아홀과 층간 절연막(109)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 공정을 이용하여 금속 박막(117)을 필링시킨다. 이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그리고, CMP(chemical mechanical polishing) 공정에 의해 층간 절연막(109) 상부의 금속 박막(117)과 베리어 금속막(115)을 연마하여 반도체 소자의 금속 배선층을 형성한다.
더불어, 금속 박막(117)을 구리(Cu)로 채택한 디바이스에서 금속 박막(117)을 구리로 채운 뒤 CMP로 원하는 두께의 구리 금속 배선만 남긴 뒤, CMP 슬러리(slurry)나 구리 더스트(dust)를 제거하기 위하여 터치 업(touch up) CMP 공정을 추가로 진행한다.
그러나, 터치업 CMP용 롤 브러쉬(roll brush)의 사용 회수가 증가함에 따라 오히려 구리 더스트가 롤 브러쉬에 오염되어 도 3a(SEM 이미지), 도 3b(TEM x-section 이미지, 도 3c(TEM 구리 매핑 이미지)와 같이 구리 더스트에 의한 금속 배선 브릿지가 검출되며, 이 금속 배선 탑 브릿지(top bridge)를 유발시킨 상태에서 바로 cap SiN layer 공정이 진행되어 결국 다이(Die) 불량의 원인이 되는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 금속 배선을 형성함에 있어서, 금속 박막을 트렌치에 필링한 후 CMP로 원하는 두께의 금속 배선을 형성한 다음에 SH 크리닝과 마스크 없이 RIE 공정을 실시하여 더스트 오염을 제거할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 제조 방법은 반도체 기판 상에 하부 박막 및 식각 정지막, 제1, 제2층간 절연막을 순차적으로 형성하는 과정과, 제2층간 절연막 상에 형성된 PR 패턴을 마스크로 식각 정지막이 노출될 때까지 식각하여 비아홀을 형성하는 과정과, 제2층간 절연막 상부에 트렌치 패턴을 형성하고, 트렌치 패턴을 마스크로 제2층간 절연막을 식각하여 트렌치를 형성하는 과정과, 형성된 트렌치에 금속 박막을 필링하고, CMP 공정으로 연마한 다음에 SH 크리닝하는 과정과, 제2층간 절연막을 임의의 두께로 RIE 공정을 수행하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도 면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 기판(201) 상에 하부 박막(203) 및 식각 정지막(205), 제1, 제2층간 절연막(207, 209)을 순차적으로 형성한다. 그 다음 층간 절연막(209) 상부에 형성된 PR 패턴(211)을 마스크로 식각 정지막(205)이 노출될 때까지 식각하여 비아홀을 형성한다.
다음으로, PR 패턴(211)을 제거한 후, 층간 절연막(209) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(213)을 형성한다. 그리고, 트렌치 패턴(215)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 층간 절연막(209)을 식각하여 금속 배선이 형성되는 트렌치를 형성한다.
이후, 하부 박막(203) 상부 전면에 베리어(barrier) 금속막(215)을 증착하고, 형성된 트렌치에 금속 박막(217)을 필링시킨다. 그리고, CMP(chemical mechanical polishing) 공정에 의해 층간 절연막(209) 상부의 금속 박막(217)과 베리어 금속막(215)을 연마하고, SH(H2SO4+H2O2) 크리닝을 임의의 시간(예컨대, 20초) 동안 실시하여 금속 박막의 더스트를 제거하면서 반도체 소자의 금속 배선을 형성한다.
마지막으로, 마스크 없이 층간 절연막(209)을 임의의 두께(예컨대, 20㎚)로 RIE 공정을 수행하고, 바로 cap SiN layer(219)를 형성하도록 공정을 진행할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성 할 수 있다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 도시한 공정 단면도이다.
먼저 도 2a에 도시한 바와 같이, 하부 박막(203)이 형성되어 있는 반도체 기판(201) 상부에 질화 규소로 이루어진 식각 정지막(205)을 형성한다. 그 다음 식각 정지막(205) 상에 다층의 층간 절연막(207, 209)을 순차적으로 형성한다. 여기서, 층간 절연막(207)은 FSG로 형성하며, 층간 절연막(209)은 SiH4 가스를 이용한 PE-CVD법에 의한 산화막으로 형성한다. 그 다음 층간 절연막(209) 상부에 비아홀을 정의하는 PR 패턴(211)을 형성하고, 이 PR 패턴(211)을 마스크로 식각 정지막(205)이 노출될 때까지 식각하여 비아홀을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, PR 패턴(211)을 제거한 후, 층간 절연막(209) 상부에 금속 배선이 형성되는 트렌치를 형성하기 위한 트렌치(trench) 패턴(213)을 형성한다. 그리고, 트렌치 패턴(215)을 마스크로 플라즈마를 이용한 건식 식각에 의해 드러난 층간 절연막(209)을 식각하여 금속 배선이 형성되는 트렌치를 형성한다.
이후, 도 2c에 도시한 바와 같이, 식각 정지막(205) 표면이 노출되고 층간 절연막(209)의 식각이 완료된 후, 층간 절연막(209) 상부의 트렌치 패턴(213)을 제거한다. 그리고, 층간 절연막(207)의 비아홀과 층간 절연막(209)의 트렌치 하부에 노출된 식각 정지막(205)을 동시에 식각하여 제거한다.
다음으로, 도 2d에 도시한 바와 같이, 형성될 금속 박막과 하부 박막(203)의 전도층 사이의 반응을 방지하기 위하여 하부 박막(203) 상부 전면에 베리어(barrier) 금속막(215)을 증착한다.
이후, 도 2e와 같이, 층간 절연막(207)의 비아홀과 층간 절연막(209)의 트렌치에 스루풋(throughput)과 필링(filling) 능력이 우수한 EPD(electroplating process deposition) 공정을 이용하여 금속 박막(217)을 필링시킨다. 이때, EPD 금속 박막을 성장시키기 위해서는 이온화된 금속 이온을 박막 표면으로 이동시키고 금속 이온에 전자를 원활히 공급하여 금속으로 환원시켜 박막 표면에서 금속 박막이 원활히 성장되도록 하여야 한다. 그리고, CMP(chemical mechanical polishing) 공정에 의해 층간 절연막(209) 상부의 금속 박막(217)과 베리어 금속막(215)을 연마하고, SH(H2SO4+H2O2) 크리닝을 임의의 시간(예컨대, 20초) 동안 실시하여 금속 박막의 더스트를 제거하면서 반도체 소자의 금속 배선을 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 마스크 없이 층간 절연막(209)을 임의의 두께(예컨대, 20㎚)로 RIE 공정을 수행한다.
마지막으로, 도 2g와 같이, RIE 공정이 수행된 상태에서 바로 cap SiN layer(219)를 형성하도록 공정을 진행한다.
따라서, 금속 배선을 형성함에 있어서, 금속 박막을 트렌치에 필링한 후 CMP로 원하는 두께의 금속 배선을 형성한 다음에 SH 크리닝과 마스크 없이 RIE 공정을 실시하여 더스트 오염을 제거함으로써, 기존에서와 같이 터치업 CMP용 롤 브러쉬(roll brush)의 사용 회수가 증가함에 따라 오히려 구리 더스트가 롤 브러쉬에 오염되어 금속 배선 탑 브릿지(top bridge)를 유발시킨 상태에서 바로 cap SiN layer 공정이 진행되어 결국 다이(Die) 불량의 원인이 되는 문제점을 해결할 수 있어 반도체 수율을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 금속 배선을 형성함에 있어서, 금속 박막을 트렌치에 필링한 후 CMP로 원하는 두께의 금속 배선을 형성한 다음에 SH 크리닝과 마스크 없이 RIE 공정을 실시하여 더스트 오염을 제거함으로써, 기존에서와 같이 터치업 CMP용 롤 브러쉬(roll brush)의 사용 회수가 증가함에 따라 오히려 구리 더스트가 롤 브러쉬에 오염되어 금속 배선 탑 브릿지(top bridge)를 유발시킨 상태에서 바로 cap SiN layer 공정이 진행되어 결국 다이(Die) 불량의 원인이 되는 문제점을 해결할 수 있어 반도체 수율을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 반도체 소자의 제조 방법으로서,
    상기 반도체 기판 상에 하부 박막 및 식각 정지막, 제1, 제2층간 절연막을 순차적으로 형성하는 과정과,
    상기 제2층간 절연막 상에 형성된 감광막(Photo Resist) 패턴을 마스크로 상기 식각 정지막이 노출될 때까지 식각하여 비아홀을 형성하는 과정과,
    상기 제2층간 절연막 상부에 트렌치 패턴을 형성하고, 상기 트렌치 패턴을 마스크로 제2층간 절연막을 식각하여 트렌치를 형성하는 과정과,
    상기 형성된 트렌치에 금속 박막을 필링하고, CMP(chemical mechanical polishing) 공정으로 연마한 다음에 SH 크리닝하는 과정과,
    상기 제2층간 절연막을 임의의 두께로 RIE(Reactive Ion Etch, RIE) 공정을 수행하는 과정
    을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1층간 절연막은, FSG인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2층간 절연막은, SiH4 가스를 이용한 PE-CVD법에 의해 형성된 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 SH는, H2SO4+H2O2로 크리닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 RIE는, 금속 배선에 대하여 마스크 없이 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 RIE는, 상기 제2층간 절연막의 두께가 20㎚가 되도록 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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