KR20050002946A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 금속 손실방지 및 플러그 이탈방지 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 반도체 제조공정 중 텅스텐 등 금속물질의 화학적 기계적 연마(Chemical and Mechanical Polishing ; 이하 "CMP"라 한다) 또는 세정공정에서 화학물질의 침범에 의한 금속의 이탈 현상을 억제시키는 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 건식식각공정 삽입을 통한 금속 손실방지 및 플러그 이탈방지 방법은, 텅스텐 CMP 공정시 식각종말점을 원할하게 잡기 위해 종래의 일반적으로 많이 사용하는 두께보다 소정의 두께를 더 갖도록 베리어 메탈을 형성하고, CMP 공정후 화학물질이 아닌 순수로 세정하며, 이후 건식식각 공정을 함으로써, CMP 후 발생하는 슬러리 잔여물을 방지하고, CMP 공정에서 발생하는 플러그 손실과 플러그 이탈현상을 방지할 수 있다.
Description
본 발명은 금속 손실방지 및 플러그 이탈방지 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 반도체 제조공정 중 텅스텐 등 금속물질의 화학적 기계적 연마(Chemical and Mechanical Polishing ; 이하 "CMP"라 한다) 또는 세정공정에서 화학물질의 침범에 의한 금속의 이탈 현상을 억제시키는 반도체 소자의 제조 방법에 관한 것이다.
종래에는, 도 1에서 볼 수 있는 바와 같이, 텅스텐 증착 후 비아(Via) 또는 콘택(Contact)에 존재하는 텅스텐을 제외한 나머지 부분을 CMP 공정을 통해 제거하고 그로 인해 발생되는 미립자(Particle) 또는 잔류물(Residue) 등의 이물질(1)을 제거하기 위해서 세정공정을 실시했다. 상기와 같은 공정으로 인해 텅스텐 CMP 시 홀(Hole) 내부에 텅스텐이 손실되는 현상과 세정시 화학물질인 HF 등에 의해 베리어 메탈이 일부 식각되어, 이후 스핀 드라이(Spin Dry) 공정에서 텅스텐 플러그(Plug)(2)가 빠지는 현상(3)이 발생하곤 했다. 특히, 텅스텐 CMP 시 제거율(Removal Rate)의 불균일로 웨이퍼에지 부분이 상대적으로 많이 연마(Polishing)되어 텅스텐 플러그가 이탈되는 현상이 많아졌다.
상기와 같은 단점을 극복하기 위한 방법으로서, 식각종말점(End of Point Detection, EPD)을 제어하는 방법과 웨이퍼에지 영역부근의 넷 다이에서 금속배선 단락을 방지할 수 있는 이너 커패시터를 형성하는 방법을 예로 들 수 있다.
상기 식각종말점을 제어하는 방법의 일예로서 대한민국 공개특허 제2001-0061251호를 보면, 식각절연층이 형성된 반도체기판을 플라즈마 식각장치에 장착하여 절연층을 식각하고, 상기 플라즈마 식각장치에 복수개의 광학탐침을 장착하여 식각종말점 선정에 적합한 식각반응물들에 대한 상기 광학탐침의 파장을 선정하며, 상기 선정된 광학탐침을 이용하여 상기 선정된 식각반응물들의 스펙트럼 변화를 분석하고, 상기 분석된 스펙트럼을 다중 산술조합하여 예상되는 식각종말점구간의 형태를 선정하며, 상기 식각종말점 구간의 형태에 대한 신경망분석을 실시하여 일정 식각종말점 형태로 기억시키고, 상기 절연층 식각 중 검출되는 다중처리된 스펙트럼의 형태와 상기 기억된 식각종말점 형태를 비교하여 식각종말점을 결정하는 것을 볼 수 있다. 그러나, 상기와 같은 방법은 식각종말점을 정확하게 하기 위한 복잡한 주변장치가 수반되는 문제점과, 아무리 식각종말점을 정확하게 결정하더라도 세정공정 중 HF 등 화학물질에 의해 금속물질이 손실되고 웨이퍼 에지(Edge) 부분의 베리어 메탈(Barrier Metal)이 없는 영역에서 HF 등의 침범(Attack)에 의해 발생되는 플러그 이탈(Plug Missing) 현상을 억제할 수 없는 문제점이 있다.
또한, 상기 웨이퍼에지 영역부근의 넷 다이에서 금속배선 단락을 방지할 수 있는 이너 커패시터를 형성하는 방법의 일예로서 대한민국 공개특허 제2001-0064054호를 보면, 층간절연막을 관통하여 반도체 기판의 접합층을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 콘택 플러그를 형성하며, 전체적인 구조 상부에 희생막을 형성하고, 상기 희생막을 선택 식각하며, 상기 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하고, 상기 희생막 상부의 상기 전도막을 제거하며, 전하저장 전극이 형성되지 않는 웨이퍼에지 영역을 덮는 식각 마스크 패턴을 사용하여 넷 다이 영역의 상기 희생막을 제거하고, 전체 구조 상부에 유전체막 및 플레이트 전극을 형성하는 것을 볼 수 있다. 그러나, 상기와 같은 방법은 희생막을 추가적으로 형성하고 선택적으로 식각하며 남은 부분을 다시 제거해야만 하는 공정상의 번거로움을 수반하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 비아(Via) 에치 후 베리어 메탈을 종전보다 두껍게 증착하고, 텅스텐 증착, CMP 공정, 연마 공정, 세정 공정 등을 진행한 후, 건식식각 공정을 진행함으로써, 텅스텐 등 금속물질의 CMP 또는 세정 공정에 사용되는 HF 등과 같은 화학물질에 의해 발생될 수 있는 금속손실을 방지하고 웨이퍼 에지 부분의 베리어 메탈(Barrier Metal)이 없는 영역에서 HF 등의 침범(Attack)에 의해 발생되는 플러그 이탈(Plug Missing) 현상을 억제하여 수율을 향상시키도록 하는 건식식각공정 삽입을 통한 금속 손실방지 및 플러그 이탈방지 방법을 제공함에 본 발명의 목적이 있다.
도 1은 CMP 공정 후 발생되는 이물질의 모식도.
도 2는 종래기술로써 플러그가 이탈되는 현상의 모식도.
도 3은 본 발명에 의한 베리어 메탈을 증착하여 형성된 웨이퍼의 단면도.
도 4는 본 발명에 의한 텅스텐을 증착하여 형성된 웨이퍼의 단면도.
도 5는 본 발명에 의한 식각종말점까지 CMP가 진행된 웨이퍼의 단면도.
도 6은 본 발명에 의한 건식식각 공정을 진행하여 형성된 웨이퍼의 단면도.
도 7은 CMP 공정시 과도식각으로 인해 형성된 웨이퍼의 단면도.
도 8은 건식식각 공정시 과도식각으로 인해 형성된 웨이퍼의 단면도.
본 발명의 상기 목적은 비아 에치 후 소정의 두께를 더 갖는 베리어 메탈을 형성하고, 상기 베리어 메탈 상부에 금속을 형성하며, 상기 베리어 메탈 전까지 CMP를 실시하고, 상기 CMP 후 순수로 세정하며, 상기 베리어 메탈을 건식식각하는 것을 포함하는 건식식각공정 삽입을 통한 금속 손실방지 및 플러그 이탈방지 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면을 참조한 이하 상세한 설명에 의해 보다명확하게 이해될 것이다.
본 발명은 반도체 제조공정에서 비아 에치 후 금속 플러그를 형성하는 공정에 관한 것이다. 일반적으로 금속 플러그는 텅스텐, 구리 등이 있으나 텅스텐이 가장 널리 쓰이고 있다. 본 발명에서는 텅스텐 플러그를 형성하는 과정을 일실시예로서 중점적으로 기재한다.
도 3은 비아 에치 후 베리어 메탈(4)을 증착하여 형성한 단면도이다. 상기 베리어 메탈(4)은 종래의 일반적으로 많이 사용하는 두께보다 소정의 두께를 더 갖도록 형성한다. 왜냐하면, 이후에 진행되는 텅스텐 CMP 공정시 식각종말점을 원할하게 잡기 위함이다. 상기 베리어 메탈(4)로는 Ti, TiN 등 그 종류나 두께에는 제한을 두지 않는다. 일반적으로 Ti+TiN 와 같은 조합을 사용할 경우에는 Ti는 200Å, TiN은 100Å 가량의 두께를 갖는다. 본 발명에서는 상기 두가지 물질을 독립적으로 또는 조합으로 사용하여 상기 일반적인 두께의 베리어 메탈보다 소정의 두께를 더 갖는 베리어 메탈(4)을 형성한다. 따라서, Ti, TiN 또는 다른 물질을 베리어 메탈로 독자적으로 사용하는 경우와 두가지 이상의 물질을 조합해서 사용할 수 있으므로 그 두께의 제한을 Ti는 50Å 내지 500Å 가량, TiN은 50Å 내지 500Å 가량으로 한다.
도 4는 상기 베리어 메탈(4)이 형성된 후 텅스텐(5)을 증착하여 형성한 단면도이다. 이후 텅스텐 플러그가 형성될 트랜치 부분을 제외한 기판의 베리어 메탈 상부지점을 식각종말점으로 잡고 CMP 공정을 실시한다. 도 5는 식각종말점까지 CMP가 진행된 것에 대한 단면도이다. 상기 CMP 공정시 과도식각공정을 진행하면 상기도 5와 비교되는 도 7과 같은 단차(6)를 갖는 단면이 형성된다.
상기와 같은 CMP 공정을 진행하면 슬러리(Slurry) 등 잔류물(Residue)이 남게 되는데 본 발명에서는 순수(Deionized Water, DI)로써 세정공정을 실시한다. 화학물질에 의한 세정이 아닌 순수에 의한 세정이므로 화학물질에 의한 침범(Chemical Attack)을 방지할 수 있다. 본 발명에서의 세정공정은 그 종류에 제한을 두지 않고 진행할 수 있다.
상기 세정공정 이후에는 건식식각 공정을 진행한다. 도 6은 건식식각 공정을 진행하여 형성된 웨이퍼의 단면도이다. 도 6과 비교되는 것으로 도 8은 과도식각으로 형성된 단차(7)를 갖는 웨이퍼의 단면도이다. 이러한 건식식각 공정의 장점으로는 앞서 설명된 바와 같이 화학물질에 의한 세정공정을 생략할 수 있게 된다. 따라서, 웨이퍼 및 베리어 메탈의 화학물질에 의한 침범을 방지하게 되는 것이다. 본 발명의 실시예에서는 건식식각시 식각종말점 층(Etch Stop Layer)을 비아 베리어 메탈 층으로 하는 것이지만 상기 식각종말점 층을 텅스텐(W) 층 혹은 산화막(Oxide) 층으로 잡고 건식식각을 추가로 진행할 수도 있다.
또한, 건식식각 공정을 통해, 실리콘 산화막(Silicon Oxide) 막질을 일부 제거하여 텅스텐 CMP 시의 과도식각종말점에 의한 텅스텐 손실로 발생되는 텅스텐 플러그 이탈을 방지할 수 있고, 산화막 막질의 단차를 개선할 수 있어 상부 메탈과의 비접촉(Miss Contact)을 방지하며, 텅스텐 플러그와 메탈의 접촉을 좋게 하여 웨이퍼 에지 부위에서 부수적으로 발생되는 비정상적인 결함의 웨이퍼 내 유입을 방지할 수 있는 것이다. 또한, 비록 일부 영역에서 텅스텐 CMP 시에 홀(Hole) 내부에있는 텅스텐이 일부 손실되어 단차를 유발하더라도 비아 베리어 메탈 식각시에 식각율(Etch Rate)을 조절하여 단차를 회복할 수 있는 장점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 건식식각공정 삽입을 통한 금속 손실방지 및 플러그 이탈방지 방법은, 텅스텐 CMP 공정시 식각종말점을 원할하게 잡기 위해 종래의 일반적으로 많이 사용하는 두께보다 소정의 두께를 더 갖도록 베리어 메탈을 형성하고, CMP 공정후 화학물질이 아닌 순수로 세정하며, 이후 건식식각 공정을 함으로써, CMP 후 발생하는 슬러리 잔여물을 방지하고, CMP 공정에서 발생하는 플러그 손실과 플러그 이탈현상을 방지할 수 있다. 또한, 건식식각을 통해 메리어 메탈과 산화막을 제거함으로써 홀의 텅스텐과 산화막 막질의 단차를 보상해 주게 되고, 화학물질의 직접적인 접촉이 없으므로 웨이퍼 에지에서 발생되는 플러그 이탈을 더욱 방지할 수 있다.
Claims (10)
- 반도체 소자의 제조 방법에 있어서,비아 에치 후 소정의 두께를 더 갖는 베리어 메탈을 형성하는 단계;상기 베리어 메탈 상부에 금속을 형성하는 단계;상기 베리어 메탈 전까지 CMP를 실시하는 단계;상기 CMP 후 순수로 세정하는 단계; 및상기 베리어 메탈을 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 베리어 메탈은 Ti 또는 TiN 임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 Ti는 50Å 내지 500Å 임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 TiN은 50Å 내지 500Å 임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 베리어 메탈 상부에 형성되는 금속은 텅스텐 또는 구리임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 CMP 공정은 플러그가 형성될 트랜치 부분을 제외한 기판의 베리어 메탈 상부지점을 식각종말점으로 함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 건식식각 공정은 식각종말점이 베리어 메탈 층 임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 건식식각 공정은 식각종말점이 텅스텐 층 임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 건식식각 공정은 식각종말점이 산화막 층 임을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 CMP 공정시 금속이 일부 손실되어 단차가 발생할 경우 베리어 메탈의 건식식각시에 식각율을 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800649B1 (ko) * | 2005-12-28 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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- 2003-06-27 KR KR1020030042296A patent/KR100568026B1/ko not_active IP Right Cessation
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