KR100653981B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 title claims description 7
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 2
- 239000011737 fluorine Substances 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 125000001153 fluoro group Chemical group F* 0.000 claims 1
- 239000011248 coating agent Substances 0.000 abstract description 3
- 238000000576 coating method Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000001035 drying Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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-
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Abstract
본 발명은 OBARC(Organic Bottom Anti-Rectifier Coating)층과 딥 아웃 마스크를 동시에 사용하여 안정적으로 패턴층을 형성할 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것으로, 하부 접지용 콘택층을 포함하는 절연층상에 콘택 스토퍼층과 희생 산화막층을 형성하는 단계;상기 하부 접지용 콘택층이 노출되도록 상기 희생 산화막층을 선택적으로 식각하는 단계;전면에 커패시터 형성용 도전층을 증착하고 OBARC(Organic bottom ARC)층을 형성하는 단계;딥 아웃 마스크를 형성하고 상기 OBARC층을 그 두께 만큼 제거하는 단계;상기 OBARC층과 커패시터 형성용 도전층을 동시에 일정 두께 식각하여 커패시터 형성용 도전층을 셀 단위로 분리하는 단계;상기 딥 아웃 마스크 및 OBARC층을 제거하고 희생 산화막층을 제거하는 단계를 포함하여 이루어진다.
커패시터,OBARC
Description
도 1a내지 도 1e는 종래 기술의 반도체 소자의 커패시터 형성을 위한 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 형성을 위한 공정 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
21. 하부 접지용 콘택 22. 절연층
23. 희생 산화막층 24. 콘택 스토퍼층
25. 커패시터 형성용 도전층 26. 딥 아웃 마스크
27. OBARC층
본 발명은 반도체 소자에 관한 것으로 특히, OBARC(Organic Bottom Anti-Rectifier Coating)층과 딥 아웃 마스크를 동시에 사용하여 안정적으로 패턴층을 형성할 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터 형성 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 커패시터 형성을 위한 공정 단면도이다.
먼저, 도 1a에서와 같이, 인너 실린더형(Inner Cylinder Type)커패시터를 형성하기 위하여 하부 접지용 콘택층(1)을 포함하는 절연층(2)상에 콘택 스토퍼층(4)과 희생 산화막층(3)을 형성하고, 상기 하부 접지용 콘택층(1)이 노출되도록 상기 희생 산화막층(3)을 선택적으로 식각하여 커패시터 형성용 트렌치를 형성한다.
그리고 상기 트렌치를 포함하는 전면에 커패시터 형성용 도전층(5)을 증착하고 감광막(6)을 증착한다.
이어, 도 1b에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 감광막(6)을 제거하여 희생 산화막층(3)의 최상부 표면이 노출되도록 한다.
희생 산화막층(3)의 제거 공정에서 각각의 커패시터 형성용 도전층(5)은 셀 단위로 분리된다.
그리고 도 1c와 도 1d에서와 같이, 잔류된 감광막(6)을 제거하고 딥 아웃 마스크(7)를 이용하여 식각 용액(Wet chemical)을 사용하여 희생 산화막층(3)의 제거 공정을 진행한다.
이와 같이 공정을 진행한후에 도 1e에서와 같이, 딥 아웃 마스크(7)를 제거하여 인너 실리더형 커패시터 전극을 완성한다.
이와 같은 종래 기술의 커패시터 형성 공정에서는 일부 지역, 특히 웨이퍼 에지(Wafer edge)지역에서 감광막 패턴이 불량일 경우 콘택 식각 불량이 발생할 수 있다.
이는 식각 용액(Wet chemical)을 이용한 딥 아웃(Dip out)시에 커패시터 전극의 패턴 프로파일을 불량하게 한다.
이를 해결하기 위하여 패턴 프로파일이 불량인 부분을 가리는 딥 아웃 마스크(Dip out mask)를 사용하는데, 이 경우에는 웨트 딥 아웃(Wet dip out)후 장비에서 용액이 묻은 것을 제거하기 위하여 건조 공정을 진행하여야 한다.
건조 공정에서는 스핀 드라이어(Spin dryer)를 사용하고 이 경우에는 회전성에 의하여 감광막이 금(Crack)이 가는 형상이 발생한다. 일반 IPA dryer를 사용할 경우, IPA에 의하여 감광막이 녹는 형상이 발생하는데, 이를 억제하기 위하여 실온(Room Temperature)IPA dryer를 사용하여 이런 형상을 막고 있다.
이와 같은 종래 기술의 반도체 소자의 커패시터 형성에 있어서는 다음과 같은 문제가 있다.
웨이퍼 에지 부분에서의 콘택 불량 문제를 해결하기 위하여 딥 아웃 마스크를 사용하는 경우에는 건조가 필요하고, 실온 IPA 드라이어를 사용하는 경우에는 새로운 장비의 구입이 필요하다.
또한, CMP 공정의 채택으로 결함 발생의 윈인이 되는 스크래치 문제가 발생 할 가능성이 크다.
그리고 딥 아웃 마스크를 제거하는 공정에서 웨이퍼 에지 지역에서의 파티클이 웨이퍼 중앙으로 밀려들어오는 현상이 발생하여 소자의 동작 특성에 영향을 준다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 커패시터 형성의 문제를 해결하기 위한 것으로, OBARC(Organic Bottom Anti-Rectifier Coating)층과 딥 아웃 마스크를 동시에 사용하여 안정적으로 패턴층을 형성할 수 있도록한 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 하부 접지용 콘택층을 포함하는 절연층상에 콘택 스토퍼층과 희생 산화막층을 형성하는 단계;상기 하부 접지용 콘택층이 노출되도록 상기 희생 산화막층을 선택적으로 식각하는 단계;전면에 커패시터 형성용 도전층을 증착하고 OBARC(Organic bottom ARC)층을 형성하는 단계;딥 아웃 마스크를 형성하고 상기 OBARC층을 그 두께 만큼 제거하는 단계;상기 OBARC층과 커패시터 형성용 도전층을 동시에 일정 두께 식각하여 커패시터 형성용 도전층을 셀 단위로 분리하는 단계;상기 딥 아웃 마스크 및 OBARC층을 제거하고 희생 산화막층을 제거하는 단계를 포함 하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 커패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 형성을 위한 공정 단면도이다.
본 발명은 OBARC(Organnic Bottom ARC)와 딥 아웃 마스크(Dip Out Mask)를 동시에 사용하여 커패시터를 형성하는 공정으로 0.18㎛ Tech. 급 이하의 공정에서 실린더형 인너 실린더형 커패시터를 형성하기 위한 것이다.
즉, 콘택홀에 커패시터용 도전층을 증착하고 Top 부분의 도전층을 제거하기 위하여 OBARC 증착 및 에치백 공정을 채택하여 웨이퍼 에지 지역에서의 패턴 불량을 막을 수 있도록 한 것이다.
먼저, 도 2a에서와 같이, 인너 실린더형(Inner Cylinder Type)커패시터를 형성하기 위하여 하부 접지용 콘택층(21)을 포함하는 절연층(22)상에 콘택 스토퍼층(24)과 희생 산화막층(23)을 형성하고, 상기 하부 접지용 콘택층(21)이 노출되도록 상기 희생 산화막층(23)을 선택적으로 식각하여 커패시터 형성용 트렌치를 형성한다.
그리고 상기 트렌치를 포함하는 전면에 커패시터 형성용 도전층(25)을 증착하고 OBARC(Organic bottom ARC)층(27)을 전면에 증착한다.
이어, 도 2b에서와 같이, 커패시터의 패턴 불량이 발생 할 수 있는 부분, 즉 웨이퍼 에지(wafer edge)지역을 막기 위한 딥 아웃 마스크(26)을 형성한다.
그리고 도 2c에서와 같이, OBARC층(27)을 그 두께 만큼 건식 비등방성 또는 등방성 식각을 진행한다.
여기서, OBARC층(27)의 두께 만큼을 타겟 식각(target etch)하거나 EOP(End of Point)를 사용한 식각을 사용할 수 있다.
이어,도 2d에서와 같이, OBARC층(27)과 커패시터 형성용 도전층(25)을 1:1 식각 비율로 건식 등방성 또는 비등방성 식각을 진행한다.
그리고 도 2e에서와 같이, 딥 아웃 마스크(26)와 OBARC층(27)을 제거한다.
이어, 도 2f에서와 같이, 식각 용액(wet chemical)을 사용하여 희생 산화막층(23)을 제거한다.
이 공정에서 딥 아웃 마스크(26)로 보호되었던 부분은 커패시터 형성용 도전층(25)이 막고 있어서 희생 산화막층(23)이 제거되지 않고 캐패시터 패턴을 형성할 부분만 딥 아웃되어진다.
이 공정에서는 CMP 공정 대신에 OBARC 에치백 공정을 사용하여 CMP에 의한 스크래치가 발생하지 않고, OBARC층과 딥 아웃 마스크(dip out mask)를 동시에 사용하여 패턴 불량 부분을 차단하면서 에치백을 동시에 할 수 있다는 특징이 있다.
물론, 건조 공정의 필요는 없다.
그리고 OBARC층(27)과 캐패시터 형성용 도전층(25)을 식각하기 위한 선택비 조절은 RF power와 bias power를 적절히 조절하여 선택비를 1:1로 조절한다.
또한 식각 가스로는 CF4, CHF3의 플로오린계의 가스와 O2가스와 Ar, N2 등의 불활성 가스의 비율을 조절하여 최적의 조건을 만족시킬 수 있고, 현재 사용되는 ICP(Inner Coupled Plasma), MERIE(Magnetic Enhanced Reactive Ion Etch), RIE(Reactive Ion Etch), TCP(Transformer Coupled Plasma) type을 모두 사용할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 다음과 같은 효과가 있다.
첫째, 0.18Tech급 이하 공정에서 콘택 식각을 사용한 인너 실리더형 캐패시터 형성시에 CMP 공정 대신에 OBARC층을 이용한 에치백 공정의 채택으로 스크래치에 의한 불량을 막아 공정의 안정화 및 단순화를 이룰 수 있다.
둘째, 에치백 공정시에 딥 아웃 마스크에 의해서 식각되지 않은 커패시터 도전층을 웨트 딥 아웃시에 대신 사용할 수 있어 건조 공정을 진행하지 않아도 되므로 제조 원가를 절감하는 효과가 있다.
Claims (5)
- 하부 접지용 콘택층을 포함하는 절연층상에 콘택 스토퍼층과 희생 산화막층을 형성하는 단계;상기 하부 접지용 콘택층이 노출되도록 상기 희생 산화막층을 선택적으로 식각하는 단계;전면에 커패시터 형성용 도전층을 증착하고 OBARC(Organic bottom ARC)층을 형성하는 단계;딥 아웃 마스크를 형성하고 상기 OBARC층을 그 두께 만큼 제거하는 단계;상기 OBARC층과 커패시터 형성용 도전층을 동시에 일정 두께 식각하여 커패시터 형성용 도전층을 셀 단위로 분리하는 단계;상기 딥 아웃 마스크 및 OBARC층을 제거하고 희생 산화막층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 제 1 항에 있어서, OBARC층을 그 두께 만큼 건식 비등방성 또는 등방성 식각 공정으로 타겟 식각(target etch)하거나 EOP(End of Point)를 사용한 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 제 1 항에 있어서, OBARC층과 커패시터 형성용 도전층을 일정 두께 식각하는 단계는 1:1 식각 비율로 건식 등방성 또는 비등방성 식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 제 1 항에 있어서, 희생 산화막층을 제거하는 공정시에 딥 아웃 마스크로 보호되었던 부분은 커패시터 형성용 도전층이 막고 있어서 희생 산화막층이 제거되지 않고 캐패시터 패턴을 형성할 부분만 딥 아웃되도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
- 제 1 항에 있어서, OBARC층과 캐패시터 형성용 도전층의 식각 가스로는 CF4, CHF3의 플로오린계의 가스와 O2가스와 Ar, N2 등의 불활성 가스를 사용하여 ICP, MERIE, RIE, TCP의 장비를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000050188A KR100653981B1 (ko) | 2000-08-28 | 2000-08-28 | 반도체 소자의 커패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000050188A KR100653981B1 (ko) | 2000-08-28 | 2000-08-28 | 반도체 소자의 커패시터 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020017096A KR20020017096A (ko) | 2002-03-07 |
| KR100653981B1 true KR100653981B1 (ko) | 2006-12-05 |
Family
ID=19685675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000050188A KR100653981B1 (ko) | 2000-08-28 | 2000-08-28 | 반도체 소자의 커패시터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100653981B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100955922B1 (ko) * | 2003-04-03 | 2010-05-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100626743B1 (ko) * | 2004-07-29 | 2006-09-25 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980050041A (ko) * | 1996-12-20 | 1998-09-15 | 문정환 | 캐패시터 제조방법 |
| KR19980064754A (ko) * | 1996-12-23 | 1998-10-07 | 윌리엄비.켐플러 | 무반사 코팅을 플라즈마 에칭하기 위한 공정 |
| JP2000323480A (ja) * | 1999-05-14 | 2000-11-24 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JP2001196557A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
2000
- 2000-08-28 KR KR1020000050188A patent/KR100653981B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980050041A (ko) * | 1996-12-20 | 1998-09-15 | 문정환 | 캐패시터 제조방법 |
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| JP2001196557A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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|---|---|
| KR20020017096A (ko) | 2002-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20000828 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20050609 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20000828 Comment text: Patent Application |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060922 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20061128 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20061129 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20091028 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20101025 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101025 Start annual number: 5 End annual number: 5 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |