KR20010008672A - 커패시터 제조방법 - Google Patents

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KR20010008672A KR1019990026598A KR19990026598A KR20010008672A KR 20010008672 A KR20010008672 A KR 20010008672A KR 1019990026598 A KR1019990026598 A KR 1019990026598A KR 19990026598 A KR19990026598 A KR 19990026598A KR 20010008672 A KR20010008672 A KR 20010008672A
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전재영
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    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 커패시터 하부전극의 상부 끝부분이 첨점의 형태로 형성되어 이후의 공정이 어렵고, 전계집중에 의한 누설전류가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 SF6와 O2혼합가스를 사용하여, 상기 커패시터 하부전극의 상부 끝부분인 첨점부를 둥글게 식각하고, CF4와 O2혼합가스로 후처리하여, 하부전극에 결함을 주지않고, 그 첨점부를 둥글게 형성하여 이후의 공정에서 공정의 신뢰성을 확보함과 아울러 전계집중에 의한 누설전류를 방지하여 커패시터의 특성을 향상시키는 효과가 있다.

Description

커패시터 제조방법{MANUFACTURING METHOD FOR CAPACITOR}
본 발명은 커패시터 제조방법에 관한 것으로, 특히 하부전극의 첨점을 둥글게 식각하여 이후의 공정에서 공정의 신뢰성을 확보할 수 있는 커패시터 제조방법에 관한 것이다.
도1a 내지 도1e는 종래 커패시터 제조공정 수순단면도로스, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성하여 상기 기판(1)에 형성된 반도체 소자의 특정영역을 노출시킨 후, 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 플러그(3)를 형성한 다음, 그 상부에 질화막(4)과 산화막(5)을 순차적으로 증착하는 단계(도1a)와; 사진식각공정을 통해 상기 산화막(5)과 질화막(4)의 일부를 식각하여, 상기 플러그(3)와 그 주변에서 소정면적을 갖는 절연막(2)을 노출시킨 후, 그 상부전면에 다결정실리콘(6)을 증착하는 단계(도1b)와; 상기 다결정실리콘(6)의 상부전면에 산화막(7)을 증착하는 단계(도1c)와; 상기 산화막(7)과 다결정실리콘(6)을 평탄화하여 상기 산화막(5)의 상부전면이 노출되도록 하는 단계(도1d)와; 상기 잔존하는 산화막(7,5)을 선택적으로 식각하여 다결정실리콘(6)의 측면을 노출시켜 커패시터의 하부전극(8)을 형성하는 단계(도1e)를 포함하여 구성된다.
이하, 상기와 같은 종래 커패시터 제조방법을 좀 더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부전면에절연막(2)을 증착하고, 그 절연막(2)의 상부전면에 포토레지스트(도면미도시)를 도포하고, 노광 및 현상하여 상기 절연막(2)의 일부를 노출시키는 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 사용하는 건식식각공정으로 상기 절연막(2)에 콘택홀을 형성하여 상기 기판(1)에 형성한 반도체 소자의 특정영역을 노출시킨다.
그 다음, 상기 콘택홀이 형성된 절연막(2)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 위치하는 플러그(3)를 형성한다.
그 다음, 상기 구조의 상부전면에 질화막(4)과 산화막(5)을 순차적으로 증착한다. 이때의 산화막(5)은 커패시터의 하부전극의 높이를 결정하는 요소로서, 커패시터의 정전용량을 감안하여 두껍게 증착한다.
그 다음, 도1b에 도시한 바와 같이 사진식각공정을 통해 상기 산화막(5)과 질화막(4)의 일부를 식각하여 상기 플러그(3)와 그 플러그(3) 주변의 절연막(2)을 노출시키고, 그 상부에 다결정실리콘(6)을 증착한다.
그 다음, 도1c에 도시한 바와 같이 상기 다결정실리콘(6)의 상부전면에 산화막(7)을 증착한다.
그 다음, 도1d에 도시한 바와 같이 상기 증착한 산화막(7)을 평탄화하여, 상기 산화막(5)의 상부면에 증착된 다결정실리콘(6)을 노출시킨다. 그리고, 상기 노출된 다결정실리콘(6)을 평탄화하여 상기 산화막(5)의 상부면을 노출시킨다.
이와 같은 과정으로, 상기 다결정실리콘(6)은 플러그(3)와 그 플러그 주변의 절연막(2)의 상부면과 상기 산화막(5) 및 질화막(4)의 측면에만 잔존하여 U자형으로 형성되며, 상기 산화막(7)과 다결정실리콘(6)의 평탄화공정으로 상기 산화막(5)의 상부면과 접하는 다결정실리콘(6)의 끝부분은 뾰족한 형태로 형성된다.
그 다음, 도1e에 도시한 바와 같이 상기 산화막(7),(5)을 완전히 제거하여 U자형의 다결정실리콘인 커패시터 하부전극(8)을 노출시킨다.
이후의 공정에서 상기 커패시터 하부전극(8)의 상부에 유전막과 커패시터 상부전극을 형성하게 되며, 이때 상기 하부전극(8)의 끝부분인 첨점부분은 막의 증착이 어렵고 전계가 집중되는 등의 문제가 발생하게 된다.
상기한 바와 같이 종래 커패시터 제조방법은 커패시터의 하부전극의 최상부측이 첨점의 형태로 형성되어, 이후의 공정에서 막의 증착이 어려워 공정의 신뢰성이 저하되는 문제점과 아울러 첨점에서의 전계집중현상등 소자의 특성이 열화되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 커패시터 하부전극의 상부를 둥글게 형성할 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.
도1a 내지 도1e는 종래 커패시터의 제조공정 수순단면도.
도2a 내지 도2e는 본 발명 커패시터의 제조공정 수순단면도.
***도면의 주요 부분에 대한 부호의 설명***
1:기판 2:절연막
3:플러그 4:질화막
5,7:산화막 6:다결정실리콘
8:커패시터 하부전극
상기와 같은 목적은 커패시터의 하부전극을 정의한 후, 그 끝부분이 첨점의 형태의 하부전극을 SF6와 O2가스를 혼합한 가스를 사용하여 그 첨점부를 식각하여 둥글게 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2a 내지 도2e는 본 발명 커패시터 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성하여 상기 기판(1)에 형성된 반도체 소자의 특정영역을 노출시킨 후, 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 플러그(3)를 형성한 다음, 그 상부에 질화막(4)과 산화막(5)을 순차적으로 증착하고, 사진식각공정을 통해 상기 산화막(5)과 질화막(4)의 일부를 식각하여, 상기 플러그(3)와 그 주변에서 소정면적을 갖는 절연막(2)을 노출시킨 후, 그 상부전면에 다결정실리콘(6)을 증착하는 단계(도2a)와; 상기 다결정실리콘(6)의 상부전면에 산화막(7)을 증착하고, 상기 산화막(7)과 다결정실리콘(6)을 평탄화하여 상기 산화막(5)의 상부전면이 노출되도록 하는 단계(도2b)와; 상기 잔존하는 산화막(7)을 제거하여 상기 다결정실리콘(6)의 끝부분을 노출시키는 단계(도2c)와; SF6+O2혼합가스로 상기 노출된 뾰족한 다결정실리콘(6)의 끝부분을 둥글게 처리하는 단계(도2d)와; 상기 잔존하는 산화막(5)을 모두 제거하여 상부측이 둥글게 형성된 커패시터 하부전극(8)을 노출시키는 단계(도2e)로 구성된다.
이하, 상기와 같은 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 콘택홀을 형성하여 상기 기판(1)에 형성된 반도체 소자의 특정영역을 노출시킨다.
그 다음, 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀 내에 플러그(3)를 형성하고, 그 상부에 질화막(4)과 산화막(5)을 순차적으로 증착한다.
그 다음, 사진식각공정을 통해 상기 산화막(5)과 질화막(4)의 일부를 식각하여, 상기 플러그(3)와 그 주변에서 소정면적을 갖는 절연막(2)을 노출시킨다.
그 다음, 상기 구조의 상부전면에 다결정실리콘(6)을 증착한다.
그 다음, 도2b에 도시한 바와 같이 상기 다결정실리콘(6)의 상부전면에 산화막(7)을 증착하고, 상기 산화막(7)을 평탄화하여 상기 산화막(5)의 상부면에 증착된 다결정실리콘(6)을 노출시키고, 다시 그 다결정실리콘(6)을 평탄화하여 상기 산화막(5)의 상부전면을 노출시킨다. 이때, 상기 잔존하는 다결정실리콘(6)인 커패시터 하부전극은 종래와 같이 끝부분이 뾰족하게 형성된 상태이다.
그 다음, 도2c에 도시한 바와 같이 사진식각공정을 사용하여 상기 잔존하는 산화막(7)을 선택적으로 식각하여 상기 다결정실리콘(6)의 상부측, 즉, 커패시터 하부전극의 내측을 노출시킨다.
그 다음, 도2d에 도시한 바와 같이 SF6가스와 O2가스를 첨가한 플라즈마에 노출시켜 상기 다결정실리콘(6)의 뾰족한 끝부분을 식각하여 둥글게 한다. 이와 같은 공정은 상기 다결정실리콘(6)의 표면을 상대적으로 거칠게 할 수 있으므로, 다시 CF4가스와 O2가스를 혼합하여 상기 거칠어진 표면을 복원한다.
그 다음, 도2e에 도시한 바와 같이 상기 잔존하는 산화막(5)을 제거하여 끝부분이 첨점의 형태로 형성되지 않고, 둥근 형태로 형성된 커패시터의 하부전극(8)을 노출시킨다.
이후의 공정에서는 상기 하부전극(8)의 상부에 유전막과 커패시터 상부전극을 형성하여 커패시터를 제조하게 된다.
상기한 바와 같이 본 발명은 커패시터 하부전극의 상부측을 첨점의 형태로 형성하지 않고, 특정 혼합가스를 이용하여 둥글게 형성함으로써, 막의 증착 특성을 향상시켜 이후의 공정신뢰성을 확보하는 효과와 아울러 전계집중에 의한 누설전류의 발생을 방지하여 커패시터의 특성을 향상시키는 효과가 있다.

Claims (2)

  1. 반도체 소자가 형성된 기판의 상부에 콘택홀을 통해 상기 반도체 소자의 특정영역을 노출시키는 절연막을 형성하고, 그 콘택홀에 플러그를 형성하는 단계와; 상기 구조의 상부전면에 질화막과 제1산화막을 증착하고 사진식각공정을 통해 상기 제1산화막과 질화막의 일부를 식각하여 상기 플러그의 상부와 그 주변의 절연막일부를 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘과 제2산화막을 순차적으로 증착하는 단계와; 상기 제2산화막을 평탄화하여 상기 제1산화막의 상부에 증착된 다결정실리콘을 노출시키고, 다시 그 노출된 다결정실리콘을 평탄화하여 그 하부의 제1산화막 상부를 노출시켜 상기 다결정실리콘을 U자 형태로 잔존시켜 커패시터 하부전극을 형성하는 단계와; 상기 하부전극의 내측에 잔존하는 제2산화막을 선택적으로 제거하여 하부전극의 내측을 노출시킨 후, SF6가스와 O2가스를 포함하는 플라즈마로 상기 하부전극의 첨점부를 식각처리하여 상기 하부전극의 상부끝부분을 둥근형태로 식각하는 단계와; 상기 잔존하는 제1산화막을 제거하고, 상기 하부전극의 상부에 유전막과 상부전극을 순차적으로 형성하는 단계로 이루어진 것을 특징으로 하는 커패시터 제조방법.
  2. 제 1항에 있어서, 상기 커패시터 하부전극의 첨점부를 둥글게 식각한 후, 그 커패시터 하부전극의 거칠어진 표면을 CF4가스와 O2가스를 혼합한 혼합가스로 후처리하여 상기 거칠어진 커패시터 하부전극의 표면을 복원하는 단계를 더 포함하여 된 것을 특징으로 하는 커패시터 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560821B1 (ko) * 2004-08-17 2006-03-13 삼성전자주식회사 반도체 소자의 캐패시터 형성 방법
KR100682192B1 (ko) * 2000-06-23 2007-02-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US7563688B2 (en) 2006-02-24 2009-07-21 Hynix Semiconductor Inc. Method for fabricating capacitor in semiconductor device
KR100913016B1 (ko) * 2007-10-25 2009-08-20 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 이의 형성 방법

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