KR19990057827A - 반도체 소자의 전하저장전극 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야.

반도체 소자 제조 방법.

2. 발명이 해결하고자 하는 기술적 과제.

커패시터의 전하 저장 전극 형성시, 제한된 면적 내에서 전하 저장 전극의 표면적을 증가시켜 전하 저장 전극 용량을 증가시킬 수 있는 반도체 소자의 전하 저장 전극 형성 방법을 제공함을 그 목적으로 한다.

3. 발명의 해결 방법의 요지.

소정 영역의 기판을 노출시키는 층간절연막을 형성하는 제1단계; 상기 제1단계가 완료된 결과물 상부에 상기 노출된 기판과 콘택되는 폴리실리콘막을 형성하는 제2단계; 상기 노출된 기판과 오버랩 되도록 폴리실리콘막을 패터닝 하는 제3단계; 상기 폴리실리콘막 상부에 폴리실리콘막을 덮는 절연막을 형성하는 제4단계; 상기 폴리실리콘막 표면을 거칠게 하기 위하여 상기 절연막을 화학적 기계적 연마하는 제5단계; 상기 잔류 절연막을 제거하는 제6단계를 포함하여 이루어진다.

4. 발명의 중요한 용도.

반도체 소자 제조 공정 중 전하 저장 전극 제조 공정에 이용됨.

Description

반도체 소자의 전하저장전극 형성 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 커패시터의 용량을 증가시킬 수 있는 하부전극을 갖는 반도체 소자의 전하저장전극 형성 방법에 관한 것이다.

잘 알려진 바와 같이, 전하 저장 전극의 표면적에 비례하는 커패시터의 용량에 있어서, 소자가 고집적화되면서 소자가 요구하는 커패시터 용량을 확보하기가 힘들어지고 있는 실정이다.

도1은 종래기술에 따른 전하 저장 전극의 단면도로서, 이를 참조하여 종래의 전하저장전극 형성 방법 및 문제점을 설명한다.

도1에 도시된 바와 같이, 실리콘 기판(11)상부에 층간절연막(12)을 형성하고, 층간절연막(12)을 선택 식각하여 소정 영역의 실리콘 기판(11)을 노출시키는 전하 저장 전극용 콘택홀을 형성한다. 그리고, 노출된 실리콘 기판(11)에 콘택되는 전도막으로 폴리 실리콘막(13)을 형성하여 커패시터의 전하 저장 전극(13)을 완성한다.

그러나, 전술한 같이 형성되는 전하 저장 전극은 소자의 고집적화에 따라 요구되는 큰 용량의 커패시터 용량을 얻기가 어려운 문제점이 있다. 이에 이를 개선할 수 있는 진보된 전하 저장 전극의 기술 개발이 필요하게 되었다.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 커패시터의 전하 저장 전극 형성시, 제한된 면적 내에서 전하 저장 전극의 표면적을 증가시켜 커패시터 용량을 증가시킬 수 있는 반도체 소자의 전하저장전극 형성 방법을 제공함을 그 목적으로 한다.

도1은 종래기술에 따른 전하저장전극의 단면도.

도2a 내지 도2f는 본 발명의 일실시예에 따른 전하저장전극 형성 방법을 나타내는 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘 기판

22 : 층간절연막

23 : 폴리 실리콘막

24 : 산화막

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 전하저장전극 형성 방법은, 소정 영역의 기판을 노출시키는 층간절연막을 형성하는 제1단계; 상기 제1단계가 완료된 결과물 상부에 상기 노출된 기판과 콘택되는 폴리실리콘막을 형성하는 제2단계; 상기 노출된 기판과 오버랩 되도록 폴리실리콘막을 패터닝 하는 제3단계; 상기 폴리실리콘막 상부에 폴리실리콘막을 덮는 절연막을 형성하는 제4단계; 상기 폴리실리콘막 표면을 거칠게 하기 위하여 상기 절연막을 화학적 기계적 연마하는 제5단계; 상기 잔류 절연막을 제거하는 제6단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도2a 내지 도2f는 본 발명의 일실시예에 따른 전하 저장 전극 형성방법을 나타내는 공정 단면도이다.

먼저, 도2a에 도시된 바와 같이, 실리콘 기판(21)상부에 층간절연막(22)을 형성한 후, 선택적 식각으로 소정 영역의 실리콘 기판(21)을 노출시키는 전하 저장 전극용 콘택홀을 형성한다. 이러한 선택적 식각공정은 아르곤을 포함하는 CF계열의 가스를 사용하여 이루어진다.

다음으로, 도2b에 도시된 바와 같이, 전체 구조 상부에 전하 저장 전극을 형성하기 위한 전도막으로 폴리 실리콘막(23)을 형성한다. 그리고, 그 상부에 전하 저장 전극을 패터닝 하기 위한 식각마스크 패턴(201)을 형성한다.

다음으로, 도2c에 도시된 바와 같이, 기 형성된 식각마스크 패턴(201)을 사용한 폴리 실리콘막(23)의 식각공정을 실시하여 소정 영역의 층간절연막(22)을 노출시킨다. 여기서 폴리 실리콘막(23)의 식각은 Cl₂를 포함하는 가스 분위기에서 이루어진다.

다음으로, 도2d에 도시된 바와 같이, 패터닝된 폴리 실리콘막(23)을 완전히 덮을 수 있는 산화막(24)을 형성한다.

다음으로, 도2e에 도시된 바와 같이, CMP(Chemical mechanical polishing)공정으로 패터닝된 폴리 실리콘막(23) 상부의 산화막(24)을 제거하여 폴리 실리콘막(23)의 상부표면을 노출시킨다. 이러한 CMP공정은 비교적 큰 슬러리를 사용하며, 바람직하게 본 발명에서 제시하는 이러한 슬러리의 크기는 0.005㎛ 내지 0.01㎛로 설정한다. 이러한 큰 슬러리를 사용하는 CMP공정으로 노출되는 폴리 실리콘막(23)의 표면은 거칠기를 가질 수 있고, 결과적으로 전하저장전극의 표면적을 증가시킬 수 있다.

다음으로, 도2f에 도시된 바와 같이, 패터닝된 폴리 실리콘막(23) 사이의 잔류된 산화막(24)을 희석된 HF에 딥핑하여 제거하고, H₂SO₄및 NH₄OH 을 사용한 세정 공정을 실시한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, 커패시터의 전하 저장 전극 형성시, 전하 저장 전극용 폴리 실리콘막을 패터닝하고, 이러한 폴리 실리콘막을 완전히 매립하는 산화막을 형성한 후, 거친 화학적 기계적 연마 방법에 의하여 산화막을 제거한다. 이에 폴리 실리콘막 상부의 산화막이 제거되면서, 표면이 거칠게 된 폴리실리콘막을 노출시킬 수 있으므로, 결과적으로 표면적을 증가시켜 커패시터 용량을 증가시킨다.

Claims (3)

1. 소정 영역의 기판을 노출시키는 층간절연막을 형성하는 제1단계;

   상기 제1단계가 완료된 결과물 상부에 상기 노출된 기판과 콘택되는 폴리실리콘막을 형성하는 제2단계;

   상기 노출된 기판과 오버랩 되도록 폴리실리콘막을 패터닝 하는 제3단계;

   상기 폴리실리콘막 상부에 폴리실리콘막을 덮는 절연막을 형성하는 제4단계;

   상기 폴리실리콘막 표면을 거칠게 하기 위하여 상기 절연막을 화학적 기계적 연마하는 제5단계;

   상기 잔류 절연막을 제거하는 제6단계

   를 포함하여 이루어지는 반도체 소자의 전하저장전극 형성 방법.
2. 제1항에 있어서,

   상기 제6단계 후에 실시하는 H₂SO₄및 NH₄OH를 사용하는 세정 공정을 더 포함하여 이루어지는 반도체 소자의 전하저장전극 형성 방법.
3. 제1항에 있어서,

   상기 제5단계가 0.005㎛ 내지 0.01㎛ 크기의 슬러리를 사용하는 반도체 소자의 전하저장전극 형성 방법.