KR100575342B1 - 웨이퍼의 리워크 방법 - Google Patents

웨이퍼의 리워크 방법 Download PDF

Info

Publication number
KR100575342B1
KR100575342B1 KR1020040115774A KR20040115774A KR100575342B1 KR 100575342 B1 KR100575342 B1 KR 100575342B1 KR 1020040115774 A KR1020040115774 A KR 1020040115774A KR 20040115774 A KR20040115774 A KR 20040115774A KR 100575342 B1 KR100575342 B1 KR 100575342B1
Authority
KR
South Korea
Prior art keywords
wafer
etching
remove
metal
reworking
Prior art date
Application number
KR1020040115774A
Other languages
English (en)
Inventor
고광덕
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040115774A priority Critical patent/KR100575342B1/ko
Application granted granted Critical
Publication of KR100575342B1 publication Critical patent/KR100575342B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02096—Cleaning only mechanical cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

본 발명에 따른 웨이퍼의 리워크(rework) 방법은, 잘못된 레시피(recipe)에 따라 공정이 진행된 웨이퍼를 리워크(rework)하기 위한 방법에 있어서, 잘못된 금속 에칭(etching) 공정에 따라 금속 배선이 완료된 웨이퍼를 준비하는 단계; 웨이퍼의 표면을 전면적으로 에칭(etching)하여 금속 배선을 제거하는 단계; 잔존하는 폴리머(polymer)의 제거를 위해, 웨이퍼의 표면에 대해 W-CMP 공정을 실시하는 단계; 잔존하는 폴리머(polymer)의 제거를 위해, 스크러버(scrubber)를 이용하여 세정 공정을 실시하는 단계를 포함하는 것을 특징으로 한다. 이때, 웨이퍼의 표면을 전면적으로 에칭(etching)한 후, 잔존하는 폴리머(polymer)의 제거를 위해, 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정을 실시하는 단계를 더 포함할 수 있다. 그리고 웨이퍼의 표면을 전면적으로 에칭(etching)할 때, 30% 이하의 오버 에치(over etch)를 실시하는 것이 바람직하다.
본 발명에 따르면, 잘못된 레시피(recipe)에 따라 공정이 진행되어 기존에는 폐기되었던 웨이퍼를 다시 재사용할 수 있으므로, 고가의 웨이퍼를 재활용할 수 있다는 점에서 매우 큰 경제적 효과를 얻을 수 있다.
웨이퍼, 리워크(rework), 에칭(etching), 애싱(ashing), W-CMP

Description

웨이퍼의 리워크 방법{Method for Reworking Wafer}
도 1 및 도 2는 본 발명에 따른 웨이퍼의 리워크(rework) 과정을 나타내는 단면도.
본 발명은 웨이퍼의 리워크(rework)에 관한 것으로서, 좀 더 구체적으로는 반도체 소자 생산 공정 중 특히 금속 식각 공정에서 잘못된 레시피(recipe)에 따라 진행된 웨이퍼를 재사용할 수 있게 하는 웨이퍼의 리워크 방법에 관한 것이다.
웨이퍼에 대해 여러 종류의 반도체 소자를 형성하기 위한 공정들을 진행할 때, 잘못된 레시피(recipe)에 따라 공정을 진행하게 되면, 웨이퍼의 로스(loss)가 발생하게 된다. 이처럼 잘못된 레시피(recipe)에 따라 공정이 진행된 웨이퍼는 일반적으로 다른 용도로 사용하지 못하고 폐기하는 것이 일반적이다. 그러나 웨이퍼의 비용이 고가이므로, 공정이 잘못 진행될 때마다 웨이퍼를 폐기하는 것은 매우 낭비라고 할 수 있다. 따라서 이처럼 잘못된 레시피(recipe)에 따라 공정이 진행된 웨이퍼를 재사용할 수 있도록 리워크(rework)할 필요성이 제기되어 왔으나, 종래에는 웨이퍼를 리워크(rework) 할 수 있는 별다른 방법이 없었다.
한편, 현재 반도체 제조 공정에서 진행되고 있는 식각 공정은 플라즈마(plasma)를 사용하여 진행하기 때문에, 그 특성상 식각 공정 이후에는 웨이퍼의 리워크(rework)가 불가능하다. 따라서 종래에는 잘못된 식각 공정을 진행했을 경우, 혹은 에러(error)나 챔버의 비정상(abnormal) 상태로 인해 블록(block)이 발생된 웨이퍼는 폐기되는 것 이외에는 방법이 없었다.
본 발명의 목적은, 반도체 소자 생산 공정 중에서, 특히 금속의 식각 공정에서 잘못된 레시피(recipe)에 따라 공정이 진행되어 이후의 공정을 더 이상 진행할 수 없게 된 웨이퍼에 대해, 그 웨이퍼를 폐기시키지 않고 리워크(rework) 공정을 통해 웨이퍼를 재사용할 수 있게 하기 위한 것이다.
본 발명에 따른 웨이퍼의 리워크(rework) 방법은, 잘못된 레시피(recipe)에 따라 공정이 진행된 웨이퍼를 리워크(rework)하기 위한 방법에 있어서, 잘못된 금속 에칭(etching) 공정에 따라 금속 배선이 완료된 웨이퍼를 준비하는 단계; 웨이퍼의 표면을 전면적으로 에칭(etching)하여 금속 배선을 제거하는 단계; 잔존하는 폴리머(polymer)의 제거를 위해, 웨이퍼의 표면에 대해 W-CMP 공정을 실시하는 단계; 잔존하는 폴리머(polymer)의 제거를 위해, 스크러버(scrubber)를 이용하여 세정 공정을 실시하는 단계를 포함하는 것을 특징으로 한다. 이때, 웨이퍼의 표면을 전면적으로 에칭(etching)한 후, 잔존하는 폴리머(polymer)의 제거를 위해, 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정을 실시하는 단계를 더 포 함할 수 있다. 그리고 웨이퍼의 표면을 전면적으로 에칭(etching)할 때, 30% 이하의 오버 에치(over etch)를 실시하는 것이 바람직하다.
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
이하에서는 잘못된 레시피(recipe)에 따라 공정이 진행된 웨이퍼, 특히 그 중에서도 잘못된 금속 식각(etching) 공정으로 인해 더 이상 다른 공정을 진행할 수 없는 웨이퍼를 리워크(rework) 하는 방법에 대해 살펴본다. 그리고 일반적으로 금속 식각 공정의 경우, 식각이 완료된 상태에서는 그 웨이퍼를 가지고 다른 용도로 사용할 수가 없다. 따라서 본 발명은 만약 해당 로트(lot)가 수율(yield)이나 신뢰성까지 보장할 필요가 없는 로트(lot)들, 예를 들면 디자인 검사, 커스터머 샘플(customer sample), 혹은 단순히 금속의 프로파일(profile)이나 남아있는 PR 확인, CD 등과 같이, 테스트(test) 목적으로 사용할 로트(lot)의 경우에 한하여 리워크(rework)를 통해 웨이퍼를 재사용할 수 있도록 하는 것이다.
일반적으로 금속 배선의 형성을 위해, 웨이퍼의 산화막 상면에 금속을 증착하고, 그 금속에 대한 식각이 완료되면 웨이퍼의 상면에는 금속 배선(metal line)이 형성된다. 한편, 금속 배선의 라인 브릿지(line bridge) 발생을 방지하기 위해, 금속에 대해 충분한 식각을 하게 되고, 그로 인해 금속 배선을 제외한 부분의 하부의 산화막(oxide)이 드러나게 된다.
이때, 위와 같은 금속 배선 공정이 잘못된 레시피(recipe)에 의해 일어난 경우, 그 웨이퍼의 리워크(rework)를 위해 본 발명에서는 금속 배선이 형성된 웨이퍼 의 표면을 전체적으로 한번 더 에칭(etching)하여 잘못된 금속 배선을 제거한다. 한편, 이러한 에칭(etching) 이후에도 일부 금속이 제거되지 않고 남아 있을 경우에 대비하여, 오버 에치(over etch)를, 예를 들면 30% 이하의 오버 에치(over etch)를 실시하는 것이 바람직하다. 이때 30% 이상의 오버 에치(over etch)를 실시하면 웨이퍼의 표면(또는 산화막)의 손실이 발생될 위험이 있다.
그러나 이처럼 금속 배선을 완전히 제거하기 위해 오버 에치(over etch)를 실시하게 되면, 금속은 완전히 제거되더라도 폴리머(polymer) 등의 부산물이 에칭(etching) 이후에도 제거되지 않고 남아있게 된다. 이러한 폴리머(polymer)는 금속 배선 공정에서 형성될 수도 있고, 금속 배선의 제거를 위한 에칭(etching) 공정에서 형성될 수도 있다. 따라서 이처럼 금속 배선의 제거 후에 남아있는 폴리머(polymer)도 제거해야, 그 웨이퍼를 다른 용도로 재사용할 수 있게 된다.
따라서 잔존하는 폴리머(polymer)의 제거를 위해, 우선 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정을 실시한다. 이러한 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정은 일반적으로 금속 배선 형성을 위한 포토레지스트 패턴의 부산물을 제거하기 위해 사용하는 공정으로서, 이 공정들을 본 발명에 적용하면 약간의 폴리머(polymer)가 제거될 수 있다. 그러나 도 1에 도시된 바와 같이, 처음에 금속 배선을 제거하기 위한 웨이퍼의 전면 에칭(etching) 공정에서 다량의 폴리머(polymer)가 형성되므로, 이러한 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정을 거치더라도 여전히 일부 폴리머(polymer)가 제거되지 않고 남아있는 경우가 있다.
따라서 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정을 거친 후에도 남아있는 폴리머(polymer)를 제거하기 위해, 웨이퍼(웨이퍼의 표면에 산화막이 형성된 경우에는 그 산화막)의 표면에 대해 W-CMP 공정을 실시한다. W-CMP 공정은 일반적으로 반도체 소자의 제조 공정 중 트렌치의 갭필을 위해 증착된 텅스텐(W)층을 평탄화하기 위해 실시되는 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정으로서, 본 발명에서는 그 텅스텐층의 평탄화를 위해 사용되는 슬러리를 사용하여 웨이퍼 표면에 평탄화 공정을 실시한다. 만일 산화막의 평탄화를 위한 CMP 공정에 사용되는 슬러리를 본 발명에 사용한다면 웨이퍼의 표면에 형성된 산화막층의 손실 염려가 있으므로, 본 발명에서는 텅스텐층의 평탄화를 위한 CMP 공정에 사용되는 슬러리를 사용하여 산화막층의 손실 없이 잔존하는 폴리머(polymer)만을 제거한다. 따라서 이와 같은 W-CMP 공정에 의해, 도 2에 도시된 바와 같이 대부분의 폴리머(polymer)가 제거될 수 있다.
한편, W-CMP 공정을 통해 대부분의 폴리머(polymer)는 제거되지만, W-CMP 공정 중 폴리싱(polishing) 과정에서 일부 폴리머(polymer)가 형성될 수 있고, 또는 W-CMP 공정에 사용되는 슬러리에 의해 일부 폴리머(polymer)가 형성될 수 있다. 이처럼 W-CMP 공정에 의해 형성된 일부 폴리머(polymer)는 산화막 토폴로지(oxide topology)의 경계면이나 콘택(contact)의 경계면 등에 조금씩 남아있게 된다. 따라서 본 발명에서는 이러한 W-CMP 공정 후 남아있는 폴리머(polymer)의 완전한 제거를 위해 스크러버(scrubber)를 이용하여 세정 공정을 실시한다. 여기서 스크러버(scrubber)는 웨이퍼 위의 폴리머(polymer)와 같은 이물질이나 거친 면을 깨끗이 하거나 고르게 하여 주는 장비로서 주로 CMP 이후의 세정 공정에 이용되고 있다.
이와 같이, 웨이퍼의 전면적인 에칭(etching)을 통해 금속 배선을 제거하고, 애싱과 솔벤트 클리닝 공정, W-CMP 공정, 그리고 스크러버(scrubber)를 이용한 세정 공정을 통해 잔존하는 폴리머(polymer)를 완전히 제거함으로써 리워크(rework)가 완료된 웨이퍼에 대해, 그 웨이퍼의 용도에 맞게 다시 금속 증착 공정과 패터닝 및 에칭 등의 공정을 진행한다.
한편, 이와 같이 리워크(rework)가 완료된 웨이퍼를 살펴보면, 금속 배선의 제거를 위한 웨이퍼의 전면 에칭(etching) 공정에 의해 오픈(open)된 산화막 영역도 추가로 로스(loss)가 발생할 수 있으나, 본 발명의 실험에 따르면 웨이퍼의 전면 에칭(etching) 공정 후 산화막의 토폴로지(topology)가 대략 1500Å 정도 형성됐을 뿐이고, 특히 금속과 산화막의 선택비가 대략 8:1이므로 실질적인 산화막의 로스(loss)는 매우 적다고 할 수 있다. 그 외에도 웨이퍼의 리워크(rework) 공정으로 인해 콘택(contact) 저항이 다소 증가될 가능성은 있으나, 금속의 스트린저(metal stringer)에 의한 마이크로 브릿지(micro bridge)나 산화막의 토폴로지(topology)에 의한 패턴의 뒤틀림(pattern distortion) 현상 등은 발생하지 않는다.
또한 실제로 본 발명에 따른 웨이퍼의 리워크(rework) 방법을 통해 리워크(rework)된 웨이퍼의 콘택(contact) 저항 및 소자의 특성은 리워크(rework) 없이 정상적으로 공정이 진행된 웨이퍼와 거의 차이가 없음을 확인할 수 있었다. 따라서 웨이퍼의 리워크(rework) 공정 중 하부에 어떠한 공격(attack)도 없었고, 안정 적인 리워크(rework) 웨이퍼의 제조가 가능하였다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
본 발명에 따르면, 잘못된 레시피(recipe)에 따라 공정이 진행되어 기존에는 폐기되었던 웨이퍼를 다시 재사용할 수 있으므로, 고가의 웨이퍼를 재활용할 수 있다는 점에서 매우 큰 경제적 효과를 얻을 수 있다.
또한 본 발명에 따르면, 정상적으로 공정이 진행된 웨이퍼와 소자의 특성에서 거의 차이가 없는 안정적인 리워크(rework) 웨이퍼를 얻을 수 있다.

Claims (3)

  1. 잘못된 레시피(recipe)에 따라 공정이 진행된 웨이퍼를 리워크(rework)하기 위한 방법에 있어서,
    잘못된 금속 에칭(etching) 공정에 따라 금속 배선이 완료된 웨이퍼를 준비하는 단계;
    상기 웨이퍼의 표면을 전면적으로 에칭(etching)하여 상기 금속 배선을 제거하는 단계;
    잔존하는 폴리머(polymer)의 제거를 위해, 웨이퍼의 표면에 대해 W-CMP 공정을 실시하는 단계;
    잔존하는 폴리머(polymer)의 제거를 위해, 스크러버(scrubber)를 이용하여 세정 공정을 실시하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼의 리워크(rework) 방법.
  2. 제1항에서,
    상기 웨이퍼의 표면을 전면적으로 에칭(etching)한 후,
    잔존하는 폴리머(polymer)의 제거를 위해, 애싱(ashing) 공정과 솔벤트 클리닝(solvent cleaning) 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼의 리워크(rework) 방법.
  3. 제1항 또는 제2항에서,
    상기 웨이퍼의 표면을 전면적으로 에칭(etching)할 때, 30% 이하의 오버 에치(over etch)를 실시하는 것을 특징으로 하는 웨이퍼의 리워크(rework) 방법.
KR1020040115774A 2004-12-29 2004-12-29 웨이퍼의 리워크 방법 KR100575342B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040115774A KR100575342B1 (ko) 2004-12-29 2004-12-29 웨이퍼의 리워크 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115774A KR100575342B1 (ko) 2004-12-29 2004-12-29 웨이퍼의 리워크 방법

Publications (1)

Publication Number Publication Date
KR100575342B1 true KR100575342B1 (ko) 2006-05-02

Family

ID=37180993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115774A KR100575342B1 (ko) 2004-12-29 2004-12-29 웨이퍼의 리워크 방법

Country Status (1)

Country Link
KR (1) KR100575342B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142828A (en) * 1990-06-25 1992-09-01 Microelectronics And Computer Technology Corporation Correcting a defective metallization layer on an electronic component by polishing
KR940016540A (ko) * 1992-12-30 1994-07-23 김주용 반도체 소자의 클리닝 방법
US5855735A (en) * 1995-10-03 1999-01-05 Kobe Precision, Inc. Process for recovering substrates
KR20020007589A (ko) * 2000-07-18 2002-01-29 윤종용 Ｃｆ４가스를 이용한 에싱 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142828A (en) * 1990-06-25 1992-09-01 Microelectronics And Computer Technology Corporation Correcting a defective metallization layer on an electronic component by polishing
KR940016540A (ko) * 1992-12-30 1994-07-23 김주용 반도체 소자의 클리닝 방법
US5855735A (en) * 1995-10-03 1999-01-05 Kobe Precision, Inc. Process for recovering substrates
KR20020007589A (ko) * 2000-07-18 2002-01-29 윤종용 Ｃｆ４가스를 이용한 에싱 방법

Similar Documents

Publication Publication Date Title
US6559049B2 (en) All dual damascene oxide etch process steps in one confined plasma chamber
JP4563340B2 (ja) 半導体デバイスの製造方法
KR100970069B1 (ko) 반도체 장치의 제조 방법 및 반도체 제조 장치
US6526996B1 (en) Dry clean method instead of traditional wet clean after metal etch
WO2003090270A1 (en) Method for removing photoresist and etch residues
WO2003090267A1 (en) Method for removing photoresist and etch residues
US6635565B2 (en) Method of cleaning a dual damascene structure
US6043206A (en) Solutions for cleaning integrated circuit substrates
US20100190272A1 (en) Rework method of metal hard mask
KR100575342B1 (ko) 웨이퍼의 리워크 방법
KR100800786B1 (ko) 반도체 소자의 다층 금속 배선 형성을 위한 오버레이 마크
US20090042388A1 (en) Method of cleaning a semiconductor substrate
KR20050017142A (ko) 린스 용액 및 이를 이용한 반도체 소자 세정 방법
KR100598287B1 (ko) 반도체 소자의 세정 방법
KR100650902B1 (ko) 반도체 금속 배선 및 그 제조방법
KR20100074826A (ko) 웨이퍼의 레이저 마크 형성 방법
KR100568026B1 (ko) 반도체 소자의 제조 방법
KR100271915B1 (ko) 포토레지스트 제거 방법
KR100698098B1 (ko) 반도체 소자의 제조방법
KR20080084274A (ko) 반도체 소자의 제조 방법
KR100528449B1 (ko) 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법
KR100945871B1 (ko) 듀얼 다마신 공정을 이용한 금속 배선 형성 방법
KR20000055794A (ko) 화학 물리적 연마 공정의 부산물 제거 방법
KR20090131009A (ko) 금속 배선의 리워크 방법
KR100827489B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100323

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee