JPH09320982A - 半導体集積回路装置の製造方法およびその製造装置 - Google Patents
半導体集積回路装置の製造方法およびその製造装置Info
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- JPH09320982A JPH09320982A JP13604696A JP13604696A JPH09320982A JP H09320982 A JPH09320982 A JP H09320982A JP 13604696 A JP13604696 A JP 13604696A JP 13604696 A JP13604696 A JP 13604696A JP H09320982 A JPH09320982 A JP H09320982A
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Abstract
(57)【要約】
【課題】 タングステンポリサイド膜によって構成され
たゲート電極からなるＭＩＳＦＥＴの信頼度を向上する
ことのできる技術を提供する。 【解決手段】 ＷＳｉｘ膜５および多結晶シリコン膜４
からなるゲート電極６をマスクとして、半導体基板１に
ｎ型半導体領域７を形成するためのｎ型不純物を注入す
る。次いで、酸化シリコンをエッチングしない液または
シリコンを酸化することが可能な液を用いて半導体基板
１を洗浄し、ＷＳｉｘ膜５の露出面を薄い自然酸化膜８
で覆った直後に、上記ｎ型不純物の活性化のための９０
０℃の熱処理を半導体基板１に施す。この熱処理の際、
ＷＳｉｘ膜５の組成変化が生じるが、自然酸化膜８によ
ってＷまたはＷＳｉの析出が抑えられるので、隣接する
ゲート電極間の短絡不良を防ぐことができる。
たゲート電極からなるＭＩＳＦＥＴの信頼度を向上する
ことのできる技術を提供する。 【解決手段】 ＷＳｉｘ膜５および多結晶シリコン膜４
からなるゲート電極６をマスクとして、半導体基板１に
ｎ型半導体領域７を形成するためのｎ型不純物を注入す
る。次いで、酸化シリコンをエッチングしない液または
シリコンを酸化することが可能な液を用いて半導体基板
１を洗浄し、ＷＳｉｘ膜５の露出面を薄い自然酸化膜８
で覆った直後に、上記ｎ型不純物の活性化のための９０
０℃の熱処理を半導体基板１に施す。この熱処理の際、
ＷＳｉｘ膜５の組成変化が生じるが、自然酸化膜８によ
ってＷまたはＷＳｉの析出が抑えられるので、隣接する
ゲート電極間の短絡不良を防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、少なくとも１層をタングス
テンシリサイド膜によって構成されたゲート電極からな
るＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Fiel
d Effect Transistor)を有する半導体集積回路装置に適
用して有効な技術に関するものである。
置の製造方法に関し、特に、少なくとも１層をタングス
テンシリサイド膜によって構成されたゲート電極からな
るＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Fiel
d Effect Transistor)を有する半導体集積回路装置に適
用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高速化に伴った半
導体素子の開発課題の一つに、ＭＩＳＦＥＴのゲート電
極材料の低抵抗化がある。
導体素子の開発課題の一つに、ＭＩＳＦＥＴのゲート電
極材料の低抵抗化がある。
【０００３】ＭＩＳＦＥＴのゲート電極として従来から
用いられている多結晶シリコン膜に代わって、より低抵
抗の材料である高融点金属（例えば、Ｍｏ、Ｗ、Ｔａ、
Ｔｉ）膜またはそのシリサイド膜と多結晶シリコン膜と
の重ね膜（ポリサイド膜）が検討されている。
用いられている多結晶シリコン膜に代わって、より低抵
抗の材料である高融点金属（例えば、Ｍｏ、Ｗ、Ｔａ、
Ｔｉ）膜またはそのシリサイド膜と多結晶シリコン膜と
の重ね膜（ポリサイド膜）が検討されている。
【０００４】高融点金属膜は多結晶シリコン膜に比べて
約２桁低い抵抗値を有するが、シリコンとの接触抵抗、
ＭＩＳ特性の不安定性などの問題がある。これに対し
て、高融点金属シリサイド膜／多結晶シリコン膜の２層
構造の膜は、多結晶シリコン膜によって構成されたゲー
ト電極の製造プロセスと互換性があり、また、多結晶シ
リコン膜に比べて約１桁低い抵抗値を実現できることか
ら、実用化の検討が進められている。
約２桁低い抵抗値を有するが、シリコンとの接触抵抗、
ＭＩＳ特性の不安定性などの問題がある。これに対し
て、高融点金属シリサイド膜／多結晶シリコン膜の２層
構造の膜は、多結晶シリコン膜によって構成されたゲー
ト電極の製造プロセスと互換性があり、また、多結晶シ
リコン膜に比べて約１桁低い抵抗値を実現できることか
ら、実用化の検討が進められている。
【０００５】なかでも、タングステンシリサイド（ＷＳ
ｉｘ，０＜ｘ≦２）膜は、膜中に含まれる放射性元素が
少ないのでソフトエラーによる半導体素子の信頼度の低
下が起こりにくい、また、細い線幅でも高い信頼度が得
られるなどの利点を有していることから、ＷＳｉｘ膜／
多結晶シリコン膜の２層構造の膜（タングステンポリサ
イド膜）はゲート電極材料として採用されている。
ｉｘ，０＜ｘ≦２）膜は、膜中に含まれる放射性元素が
少ないのでソフトエラーによる半導体素子の信頼度の低
下が起こりにくい、また、細い線幅でも高い信頼度が得
られるなどの利点を有していることから、ＷＳｉｘ膜／
多結晶シリコン膜の２層構造の膜（タングステンポリサ
イド膜）はゲート電極材料として採用されている。
【０００６】以下に、タングステンポリサイド膜によっ
て構成されたゲート電極からなるＭＩＳＦＥＴの形成方
法を示す。
て構成されたゲート電極からなるＭＩＳＦＥＴの形成方
法を示す。
【０００７】まず、半導体基板の表面にゲート絶縁膜を
形成した後、半導体基板上にＣＶＤ（Chemical Vapor D
eposition ：化学的気相成長）法によってリンを添加し
た多結晶シリコン膜およびＷＳｉｘ膜を順次堆積し、次
いで、フォトレジストをマスクとして、このＷＳｉｘ膜
および多結晶シリコン膜を順次加工し、タングステンポ
リサイド膜によって構成されるゲート電極を形成する。
次に、上記フォトレジストを除去した後、半導体基板を
ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、フッ酸
（ＨＦ）溶液によって洗浄し、半導体基板の表面に付着
している汚染物質を除去する。
形成した後、半導体基板上にＣＶＤ（Chemical Vapor D
eposition ：化学的気相成長）法によってリンを添加し
た多結晶シリコン膜およびＷＳｉｘ膜を順次堆積し、次
いで、フォトレジストをマスクとして、このＷＳｉｘ膜
および多結晶シリコン膜を順次加工し、タングステンポ
リサイド膜によって構成されるゲート電極を形成する。
次に、上記フォトレジストを除去した後、半導体基板を
ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液、続いて、フッ酸
（ＨＦ）溶液によって洗浄し、半導体基板の表面に付着
している汚染物質を除去する。
【０００８】次いで、ＭＩＳＦＥＴのｎ型半導体領域
（ソース領域、ドレイン領域）を形成するために、ゲー
ト電極をマスクとしてイオン打ち込み法によってｎ型不
純物を半導体基板に注入した後、上記ｎ型不純物の活性
化を行うために、例えば、９００℃で窒素雰囲気中にお
いて半導体基板に熱処理を施す。
（ソース領域、ドレイン領域）を形成するために、ゲー
ト電極をマスクとしてイオン打ち込み法によってｎ型不
純物を半導体基板に注入した後、上記ｎ型不純物の活性
化を行うために、例えば、９００℃で窒素雰囲気中にお
いて半導体基板に熱処理を施す。
【０００９】次に、半導体基板上にＣＶＤ法によって酸
化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）法でエッチングしてゲート電
極の側壁にサイドウォールスペーサを形成する。
化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
（Reactive Ion Etching）法でエッチングしてゲート電
極の側壁にサイドウォールスペーサを形成する。
【００１０】なお、タングステンポリサイド膜によって
構成されるゲート電極を有するＭＩＳＦＥＴについて
は、例えば、特開平４−３４２１６４号公報に記載があ
る。
構成されるゲート電極を有するＭＩＳＦＥＴについて
は、例えば、特開平４−３４２１６４号公報に記載があ
る。
【００１１】
【発明が解決しようとする課題】しかしながら、タング
ステンポリサイド膜によって構成されるゲート電極から
なるＭＩＳＦＥＴの前記形成方法には、以下の問題点が
あることを本発明者は見い出した。
ステンポリサイド膜によって構成されるゲート電極から
なるＭＩＳＦＥＴの前記形成方法には、以下の問題点が
あることを本発明者は見い出した。
【００１２】すなわち、タングステンポリサイド膜の上
層をなすＷＳｉｘ膜の表面状態は非常に不安定であるた
め、露出したＷＳｉｘ膜が設けられた半導体基板にｎ型
不純物の活性化のための８００℃以上の高温の熱処理を
施すと、ＷＳｉｘ膜の組成変化が生じてしまう。また、
ＷＳｉｘ膜の露出面に直接ＣＶＤ法によって絶縁膜を形
成するなどの成膜処理を施すと、ＷＳｉｘ膜と成膜材料
との化学反応によって、ＷＳｉｘ膜の膜質変化が生じ
る。
層をなすＷＳｉｘ膜の表面状態は非常に不安定であるた
め、露出したＷＳｉｘ膜が設けられた半導体基板にｎ型
不純物の活性化のための８００℃以上の高温の熱処理を
施すと、ＷＳｉｘ膜の組成変化が生じてしまう。また、
ＷＳｉｘ膜の露出面に直接ＣＶＤ法によって絶縁膜を形
成するなどの成膜処理を施すと、ＷＳｉｘ膜と成膜材料
との化学反応によって、ＷＳｉｘ膜の膜質変化が生じ
る。
【００１３】このようなＷＳｉｘ膜の組成変化または膜
質変化が生じると、ＷＳｉｘの結晶粒界が移動し、図１
１に示すように、ＷＳｉｘ膜５の露出面にＷまたはＷＳ
ｉ１３が析出して隣接するＭＩＳＦＥＴのゲート電極間
で短絡不良が生じてしまう。
質変化が生じると、ＷＳｉｘの結晶粒界が移動し、図１
１に示すように、ＷＳｉｘ膜５の露出面にＷまたはＷＳ
ｉ１３が析出して隣接するＭＩＳＦＥＴのゲート電極間
で短絡不良が生じてしまう。
【００１４】特に、タングステンポリサイド膜をプラズ
マを用いたドライエッチング法によって加工した後のＷ
Ｓｉｘ膜の露出面は、プラズマによってダメージを受け
ており、ＷＳｉｘ膜の上記組成変化または膜質変化はよ
り顕著となる。
マを用いたドライエッチング法によって加工した後のＷ
Ｓｉｘ膜の露出面は、プラズマによってダメージを受け
ており、ＷＳｉｘ膜の上記組成変化または膜質変化はよ
り顕著となる。
【００１５】本発明の目的は、少なくとも１層をＷＳｉ
ｘ膜によって構成されたゲート電極からなるＭＩＳＦＥ
Ｔの信頼度を向上することができる技術を提供すること
にある。
ｘ膜によって構成されたゲート電極からなるＭＩＳＦＥ
Ｔの信頼度を向上することができる技術を提供すること
にある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ＷＳ
ｉｘ膜の露出面を、酸化シリコンをエッチングしない液
またはシリコンを酸化することが可能な液を用いて洗浄
することによって、ＷＳｉｘ膜の露出面に自然酸化膜を
形成した直後に、ＷＳｉｘ膜が設けられた半導体基板に
８００℃以上の温度で９０％以上の窒素を含む雰囲気中
において熱処理を施す、またはＷＳｉｘ膜が設けられた
半導体基板に成膜処理を施すものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ＷＳ
ｉｘ膜の露出面を、酸化シリコンをエッチングしない液
またはシリコンを酸化することが可能な液を用いて洗浄
することによって、ＷＳｉｘ膜の露出面に自然酸化膜を
形成した直後に、ＷＳｉｘ膜が設けられた半導体基板に
８００℃以上の温度で９０％以上の窒素を含む雰囲気中
において熱処理を施す、またはＷＳｉｘ膜が設けられた
半導体基板に成膜処理を施すものである。
【００１８】（２）また、本発明の半導体集積回路装置
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板に８００℃以上の温度で９０％以上の窒素を含む雰
囲気中において熱処理を施す際、半導体基板を６００℃
以下の温度で熱処理装置の炉内へ挿入してＷＳｉｘ膜の
露出面に自然酸化膜を形成した後、挿入した熱処理装置
の炉内において半導体基板に前記熱処理を施すものであ
る。
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板に８００℃以上の温度で９０％以上の窒素を含む雰
囲気中において熱処理を施す際、半導体基板を６００℃
以下の温度で熱処理装置の炉内へ挿入してＷＳｉｘ膜の
露出面に自然酸化膜を形成した後、挿入した熱処理装置
の炉内において半導体基板に前記熱処理を施すものであ
る。
【００１９】（３）また、本発明の半導体集積回路装置
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板に成膜処理を施す際、半導体基板を６００℃以下の
温度で成膜処理装置の炉内へ挿入してＷＳｉｘ膜の露出
面に自然酸化膜を形成した後、挿入した成膜処理装置の
炉内において半導体基板に前記成膜処理を施すものであ
る。
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板に成膜処理を施す際、半導体基板を６００℃以下の
温度で成膜処理装置の炉内へ挿入してＷＳｉｘ膜の露出
面に自然酸化膜を形成した後、挿入した成膜処理装置の
炉内において半導体基板に前記成膜処理を施すものであ
る。
【００２０】（４）また、本発明の半導体集積回路装置
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板を残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中で熱
処理装置へ挿入し、続いて、残留酸素濃度が５ｐｐｍ以
下の窒素雰囲気中の炉内において昇温および８００〜９
００℃の温度で半導体基板に熱処理を施すことによっ
て、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳｉ
ｘ膜が設けられた半導体基板に８００℃以上の温度で９
０％以上の窒素を含む雰囲気中において熱処理を施す、
またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を
施すものである。
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板を残留酸素濃度が５ｐｐｍ以下の窒素雰囲気中で熱
処理装置へ挿入し、続いて、残留酸素濃度が５ｐｐｍ以
下の窒素雰囲気中の炉内において昇温および８００〜９
００℃の温度で半導体基板に熱処理を施すことによっ
て、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳｉ
ｘ膜が設けられた半導体基板に８００℃以上の温度で９
０％以上の窒素を含む雰囲気中において熱処理を施す、
またはＷＳｉｘ膜が設けられた半導体基板に成膜処理を
施すものである。
【００２１】（５）また、本発明の半導体集積回路装置
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板をＮＨ3 ガス雰囲気中でプラズマ処理することによ
って、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳ
ｉｘ膜が設けられた半導体基板に８００℃以上の温度で
９０％以上の窒素を含む雰囲気中において熱処理を施
す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処
理を施すものである。
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板をＮＨ3 ガス雰囲気中でプラズマ処理することによ
って、ＷＳｉｘ膜の露出面に窒化膜を形成した後、ＷＳ
ｉｘ膜が設けられた半導体基板に８００℃以上の温度で
９０％以上の窒素を含む雰囲気中において熱処理を施
す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処
理を施すものである。
【００２２】（６）また、本発明の半導体集積回路装置
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板に６００℃以下の温度で熱酸化処理を施すことによ
って、ＷＳｉｘ膜の露出面に酸化膜を形成した後、ＷＳ
ｉｘ膜が設けられた半導体基板に８００℃以上の温度で
９０％以上の窒素を含む雰囲気中において熱処理を施
す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処
理を施すものである。
の製造方法は、露出したＷＳｉｘ膜が設けられた半導体
基板に６００℃以下の温度で熱酸化処理を施すことによ
って、ＷＳｉｘ膜の露出面に酸化膜を形成した後、ＷＳ
ｉｘ膜が設けられた半導体基板に８００℃以上の温度で
９０％以上の窒素を含む雰囲気中において熱処理を施
す、またはＷＳｉｘ膜が設けられた半導体基板に成膜処
理を施すものである。
【００２３】（７）また、本発明の半導体集積回路装置
の製造方法は、ＷＳｉｘ膜上をＷＳｉｘ膜以外の膜で覆
い、次いで、半導体基板に８００℃以上の温度で熱処理
を施すことによってＷＳｉｘ膜の結晶を流動させた後、
ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温
度で９０％以上の窒素を含む雰囲気中において熱処理を
施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜
処理を施すものである。
の製造方法は、ＷＳｉｘ膜上をＷＳｉｘ膜以外の膜で覆
い、次いで、半導体基板に８００℃以上の温度で熱処理
を施すことによってＷＳｉｘ膜の結晶を流動させた後、
ＷＳｉｘ膜が設けられた半導体基板に８００℃以上の温
度で９０％以上の窒素を含む雰囲気中において熱処理を
施す、またはＷＳｉｘ膜が設けられた半導体基板に成膜
処理を施すものである。
【００２４】上記した手段（１）、（２）、（４）〜
（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒
化膜を形成した後に８００℃以上の高温の熱処理を半導
体基板に施しているので、この熱処理によってＷＳｉｘ
膜の組成が変化しても、ＷＳｉｘ膜を覆った酸化膜また
は窒化膜によってＷまたはＷＳｉの析出を防ぐことがで
きる。
（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒
化膜を形成した後に８００℃以上の高温の熱処理を半導
体基板に施しているので、この熱処理によってＷＳｉｘ
膜の組成が変化しても、ＷＳｉｘ膜を覆った酸化膜また
は窒化膜によってＷまたはＷＳｉの析出を防ぐことがで
きる。
【００２５】また、上記した手段（１）、（３）〜
（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒
化膜を形成した後に成膜処理を半導体基板に施している
ので、ＷＳｉｘ膜と成膜材料との化学反応によってＷＳ
ｉｘ膜の膜質が変化することはなく、ＷまたはＷＳｉの
析出を防ぐことができる。
（６）によれば、ＷＳｉｘ膜の露出面に酸化膜または窒
化膜を形成した後に成膜処理を半導体基板に施している
ので、ＷＳｉｘ膜と成膜材料との化学反応によってＷＳ
ｉｘ膜の膜質が変化することはなく、ＷまたはＷＳｉの
析出を防ぐことができる。
【００２６】また、上記した手段（７）によれば、ＷＳ
ｉｘ膜上をＷＳｉｘ膜以外の膜で覆った状態で半導体基
板に施される８００℃以上の高温の熱処理によって、Ｗ
Ｓｉｘ膜の結晶粒界を移動させ、その組成を安定させて
いるので、この後に、露出したＷＳｉｘ膜が設けられた
半導体基板に８００℃以上の高温の熱処置または成膜処
理を施しても、ＷＳｉｘ膜の組成変化または膜質変化は
起きにくく、ＷまたはＷＳｉの析出を防ぐことができ
る。
ｉｘ膜上をＷＳｉｘ膜以外の膜で覆った状態で半導体基
板に施される８００℃以上の高温の熱処理によって、Ｗ
Ｓｉｘ膜の結晶粒界を移動させ、その組成を安定させて
いるので、この後に、露出したＷＳｉｘ膜が設けられた
半導体基板に８００℃以上の高温の熱処置または成膜処
理を施しても、ＷＳｉｘ膜の組成変化または膜質変化は
起きにくく、ＷまたはＷＳｉの析出を防ぐことができ
る。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２８】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２９】（実施の形態１）本発明の一実施の形態で
あるＭＩＳＦＥＴのゲート電極の製造方法を図１〜図３
を用いて説明する。
あるＭＩＳＦＥＴのゲート電極の製造方法を図１〜図３
を用いて説明する。
【００３０】まず、図１に示すように、半導体基板１の
主面上に素子分離用のフィールド絶縁膜２を形成した
後、ゲート絶縁膜３を約９ｎｍの膜厚で形成する。
主面上に素子分離用のフィールド絶縁膜２を形成した
後、ゲート絶縁膜３を約９ｎｍの膜厚で形成する。
【００３１】次に、半導体基板１上にＣＶＤ法によって
リンを添加した多結晶シリコン膜４およびＷＳｉｘ膜５
を順次堆積する。これら多結晶シリコン膜４およびＷＳ
ｉｘ膜５の厚さは、例えば、それぞれ７０ｎｍおよび１
５０ｎｍである。次に、フォトレジストをマスクとして
ＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した
後、フォトレジストを除去し、次いで、半導体基板１を
ＮＨ4 ＯＨ：Ｈ2 Ｏ2：Ｈ2 Ｏ混合液、続いて、ＨＦ溶
液で洗浄して半導体基板１の表面に付着している汚染物
質を除去することによって、ＷＳｉｘ膜５および多結晶
シリコン膜４から構成されるゲート電極６を形成する。
リンを添加した多結晶シリコン膜４およびＷＳｉｘ膜５
を順次堆積する。これら多結晶シリコン膜４およびＷＳ
ｉｘ膜５の厚さは、例えば、それぞれ７０ｎｍおよび１
５０ｎｍである。次に、フォトレジストをマスクとして
ＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した
後、フォトレジストを除去し、次いで、半導体基板１を
ＮＨ4 ＯＨ：Ｈ2 Ｏ2：Ｈ2 Ｏ混合液、続いて、ＨＦ溶
液で洗浄して半導体基板１の表面に付着している汚染物
質を除去することによって、ＷＳｉｘ膜５および多結晶
シリコン膜４から構成されるゲート電極６を形成する。
【００３２】なお、ＷＳｉｘ膜５および多結晶シリコン
膜４の加工は、例えば、Ｃｌ2 ＋Ｏ2 ガスを用いて、マ
イクロ波と磁場によるＥＣＲ（Electron Cyclotron Res
onance：電子サイクロトロン共鳴）によって起きるプラ
ズマ放電を利用したマイクロ波プラズマエッチング法に
よって行われる。
膜４の加工は、例えば、Ｃｌ2 ＋Ｏ2 ガスを用いて、マ
イクロ波と磁場によるＥＣＲ（Electron Cyclotron Res
onance：電子サイクロトロン共鳴）によって起きるプラ
ズマ放電を利用したマイクロ波プラズマエッチング法に
よって行われる。
【００３３】次に、ＭＩＳＦＥＴのｎ型半導体領域（ソ
ース領域、ドレイン領域）７を形成するために、ゲート
電極６をマスクとしてイオン打ち込み法によってｎ型不
純物を半導体基板１に注入する。
ース領域、ドレイン領域）７を形成するために、ゲート
電極６をマスクとしてイオン打ち込み法によってｎ型不
純物を半導体基板１に注入する。
【００３４】次に、図２に示すように、ＷＳｉｘ膜５を
酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜
をエッチングしない液、例えば、純水を用いて半導体基
板１を洗浄することによって、ＷＳｉｘ膜５の露出面に
薄い自然酸化膜８を形成する。その直後に、半導体基板
１に打ち込まれた上記ｎ型不純物の活性化を行うため
に、例えば、９００℃で９９％の窒素を含む雰囲気中に
おいて半導体基板１に熱処理を施す。
酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜
をエッチングしない液、例えば、純水を用いて半導体基
板１を洗浄することによって、ＷＳｉｘ膜５の露出面に
薄い自然酸化膜８を形成する。その直後に、半導体基板
１に打ち込まれた上記ｎ型不純物の活性化を行うため
に、例えば、９００℃で９９％の窒素を含む雰囲気中に
おいて半導体基板１に熱処理を施す。
【００３５】次に、図３に示すように、半導体基板１上
にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化
シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッ
チングしてゲート電極６の側壁にサイドウォールスペー
サ９を形成することによって、ＭＩＳＦＥＴが完成す
る。
にＣＶＤ法によって酸化シリコン膜を堆積し、この酸化
シリコン膜をＲＩＥ（Reactive Ion Etching）法でエッ
チングしてゲート電極６の側壁にサイドウォールスペー
サ９を形成することによって、ＭＩＳＦＥＴが完成す
る。
【００３６】なお、本実施の形態１では、半導体基板１
に打ち込まれたｎ型不純物の活性化のための熱処理を施
す直前に、半導体基板１を洗浄することによってＷＳｉ
ｘ膜５の露出面に薄い自然酸化膜８を形成したが、この
洗浄を行わず、半導体基板１に上記熱処理を施す際に、
熱処理装置の炉内へ６００℃以下の温度で半導体基板１
を挿入し、挿入時にＷＳｉｘ膜５の露出面に薄い自然酸
化膜８を形成してもよい。なお、この熱処理装置は、横
型熱処理装置または縦型熱処理装置に限らず、雰囲気の
制御がより容易なロードロック機構の備わったロードロ
ック付き熱処理装置を用いてもよい。
に打ち込まれたｎ型不純物の活性化のための熱処理を施
す直前に、半導体基板１を洗浄することによってＷＳｉ
ｘ膜５の露出面に薄い自然酸化膜８を形成したが、この
洗浄を行わず、半導体基板１に上記熱処理を施す際に、
熱処理装置の炉内へ６００℃以下の温度で半導体基板１
を挿入し、挿入時にＷＳｉｘ膜５の露出面に薄い自然酸
化膜８を形成してもよい。なお、この熱処理装置は、横
型熱処理装置または縦型熱処理装置に限らず、雰囲気の
制御がより容易なロードロック機構の備わったロードロ
ック付き熱処理装置を用いてもよい。
【００３７】また、半導体基板１に打ち込まれたｎ型不
純物の活性化のための熱処理を施す以前に、半導体基板
１に６００℃以下の温度で熱酸化処理を施して、ＷＳｉ
ｘ膜５の露出面に薄い酸化膜を形成してもよい。
純物の活性化のための熱処理を施す以前に、半導体基板
１に６００℃以下の温度で熱酸化処理を施して、ＷＳｉ
ｘ膜５の露出面に薄い酸化膜を形成してもよい。
【００３８】このように、本実施の形態１によれば、Ｗ
Ｓｉｘ膜５の露出面に薄い自然酸化膜８を形成してＷＳ
ｉｘ膜５の表面状態を安定させた後に、９００℃の熱処
理を施しているので、この熱処理によってＷＳｉｘ膜５
の組成が変化しても自然酸化膜８によってＷまたはＷＳ
ｉの析出を防ぐことができる。
Ｓｉｘ膜５の露出面に薄い自然酸化膜８を形成してＷＳ
ｉｘ膜５の表面状態を安定させた後に、９００℃の熱処
理を施しているので、この熱処理によってＷＳｉｘ膜５
の組成が変化しても自然酸化膜８によってＷまたはＷＳ
ｉの析出を防ぐことができる。
【００３９】（実施の形態２）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート電極の製造方法を図４およ
び図５を用いて説明する。
であるＭＩＳＦＥＴのゲート電極の製造方法を図４およ
び図５を用いて説明する。
【００４０】まず、前記実施の形態１と同様な製造方法
で、フィールド絶縁膜２およびゲート絶縁膜３を形成し
た後、半導体基板１上にＣＶＤ法によってリンを添加し
た多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積す
る。
で、フィールド絶縁膜２およびゲート絶縁膜３を形成し
た後、半導体基板１上にＣＶＤ法によってリンを添加し
た多結晶シリコン膜４およびＷＳｉｘ膜５を順次堆積す
る。
【００４１】次に、ＷＳｉｘ膜５を酸化することのでき
る液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液ま
たは６０℃の温水、あるいは酸化膜をエッチングしない
液、例えば、純水を用いて半導体基板１を洗浄すること
によって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａ
を形成する。その直後に、半導体基板１上にＣＶＤ法に
よって酸化シリコン膜１０を堆積し、次いで、例えば、
９００℃で９９％の窒素を含む雰囲気中において半導体
基板１に第１の熱処理を施すことによってＷＳｉｘの結
晶粒界を移動させて、ＷＳｉｘ膜５の組成を安定させ
る。
る液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液ま
たは６０℃の温水、あるいは酸化膜をエッチングしない
液、例えば、純水を用いて半導体基板１を洗浄すること
によって、ＷＳｉｘ膜５の露出面に薄い自然酸化膜８ａ
を形成する。その直後に、半導体基板１上にＣＶＤ法に
よって酸化シリコン膜１０を堆積し、次いで、例えば、
９００℃で９９％の窒素を含む雰囲気中において半導体
基板１に第１の熱処理を施すことによってＷＳｉｘの結
晶粒界を移動させて、ＷＳｉｘ膜５の組成を安定させ
る。
【００４２】次に、図４に示すように、フォトレジスト
をマスクとして酸化シリコン膜１０、自然酸化膜８ａ、
ＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した
後、フォトレジストを除去し、次いで、半導体基板１を
洗浄することによって、ＷＳｉｘ膜５および多結晶シリ
コン膜４から構成されるゲート電極６を形成する。
をマスクとして酸化シリコン膜１０、自然酸化膜８ａ、
ＷＳｉｘ膜５および多結晶シリコン膜４を順次加工した
後、フォトレジストを除去し、次いで、半導体基板１を
洗浄することによって、ＷＳｉｘ膜５および多結晶シリ
コン膜４から構成されるゲート電極６を形成する。
【００４３】次に、ＭＩＳＦＥＴのｎ型半導体領域（ソ
ース領域、ドレイン領域）７を形成するために、ゲート
電極６をマスクとしてイオン打ち込み法によってｎ型不
純物を半導体基板１に注入する。
ース領域、ドレイン領域）７を形成するために、ゲート
電極６をマスクとしてイオン打ち込み法によってｎ型不
純物を半導体基板１に注入する。
【００４４】次に、図５に示すように、ＷＳｉｘ膜５を
酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜
をエッチングしない液、例えば、純水を用いて半導体基
板１を洗浄することによって、ＷＳｉｘ膜５の露出面に
薄い自然酸化膜８ｂを形成する。その直後に、半導体基
板１に打ち込まれた上記ｎ型不純物の活性化を行うため
に、例えば、９００℃で９９％の窒素を含む雰囲気中に
おいて半導体基板１に第２の熱処理を施す。
酸化することのできる液、例えば、ＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ混合液または６０℃の温水、あるいは酸化膜
をエッチングしない液、例えば、純水を用いて半導体基
板１を洗浄することによって、ＷＳｉｘ膜５の露出面に
薄い自然酸化膜８ｂを形成する。その直後に、半導体基
板１に打ち込まれた上記ｎ型不純物の活性化を行うため
に、例えば、９００℃で９９％の窒素を含む雰囲気中に
おいて半導体基板１に第２の熱処理を施す。
【００４５】なお、上記第１の熱処理によって、すでに
ＷＳｉｘ膜５の結晶粒界が移動し、その組成は安定して
いるので、第２の熱処理を行ってもＷＳｉｘ膜５の組成
変化は生じにくい。従って、第２の熱処理の直前に、Ｗ
Ｓｉｘ膜５の露出面に自然酸化膜８ｂを必ずしも形成す
る必要はない。
ＷＳｉｘ膜５の結晶粒界が移動し、その組成は安定して
いるので、第２の熱処理を行ってもＷＳｉｘ膜５の組成
変化は生じにくい。従って、第２の熱処理の直前に、Ｗ
Ｓｉｘ膜５の露出面に自然酸化膜８ｂを必ずしも形成す
る必要はない。
【００４６】次に、半導体基板１上にＣＶＤ法によって
酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
法でエッチングしてゲート電極６の側壁にサイドウォー
ルスペーサ９を形成する。
酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
法でエッチングしてゲート電極６の側壁にサイドウォー
ルスペーサ９を形成する。
【００４７】なお、本実施の形態２では、ＣＶＤ法によ
って半導体基板１上に酸化シリコン膜１０を堆積する直
前に、半導体基板１を洗浄することによってＷＳｉｘ膜
５の露出面に薄い自然酸化膜８ａを形成したが、この洗
浄を行わず、半導体基板１にＣＶＤ法によって酸化シリ
コン膜１０を堆積する際に、ＣＶＤ装置の炉内へ６００
℃以下の温度で半導体基板１を挿入し、挿入時にＷＳｉ
ｘ膜５の露出面に薄い自然酸化膜８ａを形成してもよ
い。
って半導体基板１上に酸化シリコン膜１０を堆積する直
前に、半導体基板１を洗浄することによってＷＳｉｘ膜
５の露出面に薄い自然酸化膜８ａを形成したが、この洗
浄を行わず、半導体基板１にＣＶＤ法によって酸化シリ
コン膜１０を堆積する際に、ＣＶＤ装置の炉内へ６００
℃以下の温度で半導体基板１を挿入し、挿入時にＷＳｉ
ｘ膜５の露出面に薄い自然酸化膜８ａを形成してもよ
い。
【００４８】また、ＣＶＤ法によって半導体基板１上に
酸化シリコン膜１０を堆積する以前に、半導体基板１に
６００℃以下の温度で熱酸化処理を施して、ＷＳｉｘ膜
５の露出面に薄い酸化膜を形成してもよい。
酸化シリコン膜１０を堆積する以前に、半導体基板１に
６００℃以下の温度で熱酸化処理を施して、ＷＳｉｘ膜
５の露出面に薄い酸化膜を形成してもよい。
【００４９】このように、本実施の形態２によれば、自
然酸化膜８ａを介してＷＳｉｘ膜５上に酸化シリコン膜
１０を堆積し、ＷＳｉｘ膜５と酸化シリコン膜１０との
反応によるＷＳｉｘ膜５の膜質変化を抑えることによっ
て、ＷまたはＷＳｉの析出を防ぐことができる。
然酸化膜８ａを介してＷＳｉｘ膜５上に酸化シリコン膜
１０を堆積し、ＷＳｉｘ膜５と酸化シリコン膜１０との
反応によるＷＳｉｘ膜５の膜質変化を抑えることによっ
て、ＷまたはＷＳｉの析出を防ぐことができる。
【００５０】さらに、酸化シリコン膜１０を堆積した後
に半導体基板１に施される第１の熱処理によって、ＷＳ
ｉｘ膜５の組成は安定するので、その後、半導体基板１
に施される第２の熱処理または成膜処置において、Ｗま
たはＷＳｉの析出は生じにくい。
に半導体基板１に施される第１の熱処理によって、ＷＳ
ｉｘ膜５の組成は安定するので、その後、半導体基板１
に施される第２の熱処理または成膜処置において、Ｗま
たはＷＳｉの析出は生じにくい。
【００５１】（実施の形態３）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート電極の製造方法を図６〜図
８を用いて説明する。
であるＭＩＳＦＥＴのゲート電極の製造方法を図６〜図
８を用いて説明する。
【００５２】まず、前記実施の形態１と同様な製造方法
で、前記図１に示したようにＷＳｉｘ膜５および多結晶
シリコン膜４からなるゲート電極６を形成する。次い
で、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレ
イン領域）７を形成するために、ｎ型不純物を半導体基
板１に注入する。
で、前記図１に示したようにＷＳｉｘ膜５および多結晶
シリコン膜４からなるゲート電極６を形成する。次い
で、ＭＩＳＦＥＴのｎ型半導体領域（ソース領域、ドレ
イン領域）７を形成するために、ｎ型不純物を半導体基
板１に注入する。
【００５３】次に、縦型熱処理装置を用い、炉内の酸素
濃度を５ｐｐｍ以下に保持した窒素雰囲気中で、８００
〜９００℃の温度の熱処理を半導体基板１に施すことに
よって、前記ｎ型不純物の活性化と同時に、図６に示す
ように、ＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成
する。なお、この熱処理中にＷＳｉｘ膜５の組成変化が
徐々に起きるが、窒化膜１１が形成されているためＷま
たはＷＳｉの析出は現れない。
濃度を５ｐｐｍ以下に保持した窒素雰囲気中で、８００
〜９００℃の温度の熱処理を半導体基板１に施すことに
よって、前記ｎ型不純物の活性化と同時に、図６に示す
ように、ＷＳｉｘ膜５の露出面に薄い窒化膜１１を形成
する。なお、この熱処理中にＷＳｉｘ膜５の組成変化が
徐々に起きるが、窒化膜１１が形成されているためＷま
たはＷＳｉの析出は現れない。
【００５４】次に、半導体基板１上にＣＶＤ法によって
酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
法でエッチングしてゲート電極６の側壁にサイドウォー
ルスペーサ９を形成する。
酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩＥ
法でエッチングしてゲート電極６の側壁にサイドウォー
ルスペーサ９を形成する。
【００５５】図７に、ＷＳｉｘ膜５の窒化処理に用いら
れる縦型熱処理装置を示す。縦型熱処理装置の炉口２１
は大気開放されているが、石英管２９よりなる炉内２２
は酸素濃度が５ｐｐｍ以下の窒素雰囲気に保たれるよう
に、ガス導入口２３から窒素を導入して酸素濃度の低減
が図られている。石英管２９の周囲にはヒータ２８が設
けられている。また、半導体基板１を載せたボート２４
を挿入する際に起きる大気の巻き込みを防止するため
に、ガス排気口２５に接続された排気配管２６に設置し
たバルブ２７を閉じて、ガス導入口２３から炉内２２へ
導入された窒素を全て炉口２１から排気しながら、ボー
ト２４は炉内２２へ挿入される。なお、この際、排気配
管２６に設置したバルブ２７を閉めずに、充分な窒素を
供給しながらボート２４を炉内２２へ挿入してもよく、
また、ボートの周囲に充分な窒素を供給しながらボート
２４を炉内２２へ挿入してもよい。
れる縦型熱処理装置を示す。縦型熱処理装置の炉口２１
は大気開放されているが、石英管２９よりなる炉内２２
は酸素濃度が５ｐｐｍ以下の窒素雰囲気に保たれるよう
に、ガス導入口２３から窒素を導入して酸素濃度の低減
が図られている。石英管２９の周囲にはヒータ２８が設
けられている。また、半導体基板１を載せたボート２４
を挿入する際に起きる大気の巻き込みを防止するため
に、ガス排気口２５に接続された排気配管２６に設置し
たバルブ２７を閉じて、ガス導入口２３から炉内２２へ
導入された窒素を全て炉口２１から排気しながら、ボー
ト２４は炉内２２へ挿入される。なお、この際、排気配
管２６に設置したバルブ２７を閉めずに、充分な窒素を
供給しながらボート２４を炉内２２へ挿入してもよく、
また、ボートの周囲に充分な窒素を供給しながらボート
２４を炉内２２へ挿入してもよい。
【００５６】なお、本実施の形態３では、縦型熱処理装
置を用いてＷＳｉｘ膜５の露出面の窒化処理を行った
が、横型熱処理装置またはロードロック機能の備わった
ロードロック付き熱処理装置を用いてもよい。
置を用いてＷＳｉｘ膜５の露出面の窒化処理を行った
が、横型熱処理装置またはロードロック機能の備わった
ロードロック付き熱処理装置を用いてもよい。
【００５７】図８にロードロック付き縦型熱処理装置を
示す。半導体基板１は、真空ポンプ３０によって真空排
気され窒素配管３１によって窒素が導入される前室３２
に置かれた後、移載機３５によってウエハカセット３３
からバルブ３４を経て窒素雰囲気中に設置されているボ
ート２４に移載される。次いで、ボート２４を炉内２２
へ挿入することによって、酸素濃度の低い雰囲気におい
て半導体基板１を炉内２２へ挿入することができる。
示す。半導体基板１は、真空ポンプ３０によって真空排
気され窒素配管３１によって窒素が導入される前室３２
に置かれた後、移載機３５によってウエハカセット３３
からバルブ３４を経て窒素雰囲気中に設置されているボ
ート２４に移載される。次いで、ボート２４を炉内２２
へ挿入することによって、酸素濃度の低い雰囲気におい
て半導体基板１を炉内２２へ挿入することができる。
【００５８】このように、本実施の形態３によれば、露
出したＷＳｉｘ膜５を８００〜９００℃の温度の窒素雰
囲気中において熱処理することによって、ＷＳｉｘ膜５
の組成変化と同時にＷＳｉｘ膜５の露出面に薄い窒化膜
１１が形成されるので、その後、半導体基板１に熱処理
または成膜処理を施しても、ＷまたはＷＳｉの析出を防
ぐことができる。
出したＷＳｉｘ膜５を８００〜９００℃の温度の窒素雰
囲気中において熱処理することによって、ＷＳｉｘ膜５
の組成変化と同時にＷＳｉｘ膜５の露出面に薄い窒化膜
１１が形成されるので、その後、半導体基板１に熱処理
または成膜処理を施しても、ＷまたはＷＳｉの析出を防
ぐことができる。
【００５９】（実施の形態４）本発明の他の実施の形態
であるＭＩＳＦＥＴのゲート電極の製造方法を図９およ
び図１０を用いて説明する。
であるＭＩＳＦＥＴのゲート電極の製造方法を図９およ
び図１０を用いて説明する。
【００６０】まず、前記実施の形態１と同様な製造方法
で、フィールド絶縁膜２およびゲート絶縁膜３を形成し
た後、半導体基板１上に多結晶シリコン膜４およびＷＳ
ｉｘ膜５を順次堆積する。次に、フォトレジスト１２を
マスクとして、例えば、図９に示す平行平板型プラズマ
エッチング装置を用いてＷＳｉｘ膜５および多結晶シリ
コン膜４を順次加工する。続いて、平行平板型プラズマ
エッチング装置内にＮＨ3 ガスを流し、励起させたプラ
ズマによって、図１０に示すように、ＷＳｉｘ膜５の露
出面に薄い窒化膜１１を形成する。
で、フィールド絶縁膜２およびゲート絶縁膜３を形成し
た後、半導体基板１上に多結晶シリコン膜４およびＷＳ
ｉｘ膜５を順次堆積する。次に、フォトレジスト１２を
マスクとして、例えば、図９に示す平行平板型プラズマ
エッチング装置を用いてＷＳｉｘ膜５および多結晶シリ
コン膜４を順次加工する。続いて、平行平板型プラズマ
エッチング装置内にＮＨ3 ガスを流し、励起させたプラ
ズマによって、図１０に示すように、ＷＳｉｘ膜５の露
出面に薄い窒化膜１１を形成する。
【００６１】次に、フォトレジスト１２を除去した後、
半導体基板１を洗浄し、次いで、ＭＩＳＦＥＴのｎ型半
導体領域（ソース領域、ドレイン領域）７を形成するた
めに、ｎ型不純物を半導体基板１に注入する。
半導体基板１を洗浄し、次いで、ＭＩＳＦＥＴのｎ型半
導体領域（ソース領域、ドレイン領域）７を形成するた
めに、ｎ型不純物を半導体基板１に注入する。
【００６２】その後、半導体基板１に打ち込まれた上記
ｎ型不純物の活性化を行うために、例えば、９００℃で
９９％の窒素を含む雰囲気中において半導体基板１に熱
処理を施す。次いで、半導体基板１上にＣＶＤ法によっ
て酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩ
Ｅ法でエッチングしてゲート電極６の側壁にサイドウォ
ールスペーサ９を形成する。
ｎ型不純物の活性化を行うために、例えば、９００℃で
９９％の窒素を含む雰囲気中において半導体基板１に熱
処理を施す。次いで、半導体基板１上にＣＶＤ法によっ
て酸化シリコン膜を堆積し、この酸化シリコン膜をＲＩ
Ｅ法でエッチングしてゲート電極６の側壁にサイドウォ
ールスペーサ９を形成する。
【００６３】このように、本実施の形態４によれば、Ｍ
ＩＳＦＥＴのゲート電極６を形成する際、ＷＳｉｘ膜５
および多結晶シリコン膜４をプラズマエッチング装置で
加工した後、続いて、同じプラズマエッチング装置でＷ
Ｓｉｘ膜５の露出面の窒化処理を行うことができる。従
って、工程数を増すことなしにＷＳｉｘ膜５の露出面に
薄い窒化膜１１を形成することができ、その後、半導体
基板１に熱処理または成膜処理を施しても、窒化膜１１
によってＷまたはＷＳｉの析出を防ぐことができる。
ＩＳＦＥＴのゲート電極６を形成する際、ＷＳｉｘ膜５
および多結晶シリコン膜４をプラズマエッチング装置で
加工した後、続いて、同じプラズマエッチング装置でＷ
Ｓｉｘ膜５の露出面の窒化処理を行うことができる。従
って、工程数を増すことなしにＷＳｉｘ膜５の露出面に
薄い窒化膜１１を形成することができ、その後、半導体
基板１に熱処理または成膜処理を施しても、窒化膜１１
によってＷまたはＷＳｉの析出を防ぐことができる。
【００６４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６５】たとえば、前記実施の形態では、ＷＳｉｘ
膜と多結晶シリコン膜からなるタングステンポリサイド
膜によって構成されたゲート電極に適用したが、ＷＳｉ
ｘ膜のみによって構成されたゲート電極にも適用可能で
ある。
膜と多結晶シリコン膜からなるタングステンポリサイド
膜によって構成されたゲート電極に適用したが、ＷＳｉ
ｘ膜のみによって構成されたゲート電極にも適用可能で
ある。
【００６６】また、前記実施の形態では、ゲート電極を
構成するＷＳｉｘ膜に適用したが、半導体素子間を接続
する配線層を構成するＷＳｉｘ膜にも適用可能である。
構成するＷＳｉｘ膜に適用したが、半導体素子間を接続
する配線層を構成するＷＳｉｘ膜にも適用可能である。
【００６７】さらに、タングステンシリサイド膜の露出
面に自然酸化膜を形成するにあたっては、熱処理法以外
にも、ＵＶ＋Ｏ3 酸化ないしプラズマ酸化など、６００
℃以下の雰囲気中での酸化であればよく、また別装置で
自然酸化膜を形成した後に熱処理装置あるいは成膜装置
に持って行ってもよい。
面に自然酸化膜を形成するにあたっては、熱処理法以外
にも、ＵＶ＋Ｏ3 酸化ないしプラズマ酸化など、６００
℃以下の雰囲気中での酸化であればよく、また別装置で
自然酸化膜を形成した後に熱処理装置あるいは成膜装置
に持って行ってもよい。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６９】本発明によれば、少なくとも１層をＷＳｉ
ｘ膜によって構成されたゲート電極が設けられた半導体
基板に８００℃以上の高温の熱処理または成膜処理を施
しても、ＷＳｉｘ膜の組成変化または膜質変化が抑えら
れて、ＷまたはＷＳｉの析出を防ぐことができるので、
隣接するゲート電極間の短絡不良を防いでＭＩＳＦＥＴ
の信頼度を向上することができる。
ｘ膜によって構成されたゲート電極が設けられた半導体
基板に８００℃以上の高温の熱処理または成膜処理を施
しても、ＷＳｉｘ膜の組成変化または膜質変化が抑えら
れて、ＷまたはＷＳｉの析出を防ぐことができるので、
隣接するゲート電極間の短絡不良を防いでＭＩＳＦＥＴ
の信頼度を向上することができる。
【図１】本発明の一実施の形態であるＭＩＳＦＥＴを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＭＩＳＦＥＴを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＭＩＳＦＥＴを示
す半導体基板の要部断面図である。
す半導体基板の要部断面図である。
【図４】本発明の他の実施の形態であるＭＩＳＦＥＴを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図５】本発明の他の実施の形態であるＭＩＳＦＥＴを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるＭＩＳＦＥＴを
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態で用いられる縦型熱処
理装置の模式図を示す要部断面図である。
理装置の模式図を示す要部断面図である。
【図８】本発明の他の実施の形態で用いられるロードロ
ック機構の備わった縦型熱処理装置の模式図を示す要部
断面図である。
ック機構の備わった縦型熱処理装置の模式図を示す要部
断面図である。
【図９】本発明の他の実施の形態で用いられる平行平板
型プラズマエッチング装置の模式図を示す要部断面図で
ある。
型プラズマエッチング装置の模式図を示す要部断面図で
ある。
【図１０】本発明の他の実施の形態であるＭＩＳＦＥＴ
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１１】従来のＭＩＳＦＥＴを示す半導体基板の要部
断面図である。
断面図である。
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ 多結晶シリコン膜 ５ タングステンシリサイド膜（ＷＳｉｘ膜） ６ ゲート電極 ７ ｎ型半導体領域（ソース領域、ドレイン領域） ８ 自然酸化膜 ８ａ 自然酸化膜 ８ｂ 自然酸化膜 ９ サイドウォールスペーサ １０ 酸化シリコン膜 １１ 窒化膜 １２ フォトレジスト １３ ＷまたはＷＳｉの析出 ２１ 炉口 ２２ 炉内 ２３ ガス導入口 ２４ ボート ２５ ガス排気口 ２６ 排気配管 ２７ バルブ ２８ ヒータ ２９ 石英管 ３０ 真空ポンプ ３１ 窒素配管 ３２ 前室 ３３ ウエハカセット ３４ バルブ ３５ 移載機 ３６ 電極 ３７ サセプタ ３８ プラズマ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 哲 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小笠原 誠 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 佐藤 一夫 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 帰山 敏之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 松永 勝稔 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 松井 剛 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (11)
- 【請求項１】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、前記タングステン
シリサイド膜の露出面を、酸化シリコンをエッチングし
ない液またはシリコンを酸化することが可能な液を用い
て洗浄することによって、前記タングステンシリサイド
膜の露出面に自然酸化膜を形成した直後に、前記タング
ステンシリサイド膜が設けられた半導体基板に８００℃
以上の温度で９０％以上の窒素を含む雰囲気中において
熱処理を施す、または前記タングステンシリサイド膜が
設けられた半導体基板に成膜処理を施すことを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項２】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、露出した前記タン
グステンシリサイド膜が設けられた半導体基板に８００
℃以上の温度で９０％以上の窒素を含む雰囲気中におい
て熱処理を施す際、前記半導体基板を６００℃以下の温
度で熱処理装置の炉内へ挿入して前記タングステンシリ
サイド膜の露出面に自然酸化膜を形成した後、前記炉内
において前記半導体基板に前記熱処理を施すことを特徴
とする半導体集積回路装置の製造方法。 - 【請求項３】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、露出した前記タン
グステンシリサイド膜が設けられた半導体基板に成膜処
理を施す際、前記半導体基板を６００℃以下の温度で成
膜処理装置の炉内へ挿入して前記タングステンシリサイ
ド膜の露出面に自然酸化膜を形成した後、前記炉内にお
いて前記半導体基板に前記成膜処理を施すことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項４】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、露出した前記タン
グステンシリサイド膜が設けられた半導体基板を残留酸
素濃度が５ｐｐｍ以下の窒素雰囲気中で熱処理装置へ挿
入し、続いて、残留酸素濃度が５ｐｐｍ以下の窒素雰囲
気中の炉内において昇温および８００〜９００℃の温度
で前記半導体基板に熱処理を施すことによって、前記タ
ングステンシリサイド膜の露出面に窒化膜を形成した
後、前記タングステンシリサイド膜が設けられた前記半
導体基板に８００℃以上の温度で９０％以上の窒素を含
む雰囲気中において熱処理を施す、または前記タングス
テンシリサイド膜が設けられた前記半導体基板に成膜処
理を施すことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項５】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、露出した前記タン
グステンシリサイド膜が設けられた半導体基板をＮＨ3
ガス雰囲気中でプラズマ処理することによって、前記タ
ングステンシリサイド膜の露出面に窒化膜を形成した
後、前記タングステンシリサイド膜が設けられた前記半
導体基板に８００℃以上の温度で９０％以上の窒素を含
む雰囲気中において熱処理を施す、または前記タングス
テンシリサイド膜が設けられた前記半導体基板に成膜処
理を施すことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、露出した前記タン
グステンシリサイド膜が設けられた半導体基板に６００
℃以下の温度で熱酸化処理を施すことによって、前記タ
ングステンシリサイド膜の露出面に酸化膜を形成した
後、前記タングステンシリサイド膜が設けられた前記半
導体基板に８００℃以上の温度で９０％以上の窒素を含
む雰囲気中において熱処理を施す、または前記タングス
テンシリサイド膜が設けられた前記半導体基板に成膜処
理を施すことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項７】 タングステンシリサイド膜を有する半導
体集積回路装置の製造方法であって、前記タングステン
シリサイド膜上をタングステンシリサイド膜以外の膜で
覆い、次いで、半導体基板に８００℃以上の温度で熱処
理を施すことによって前記タングステンシリサイド膜の
結晶を流動させた後、前記タングステンシリサイド膜が
設けられた前記半導体基板に８００℃以上の温度で９０
％以上の窒素を含む雰囲気中において熱処理を施す、ま
たは前記タングステンシリサイド膜が設けられた前記半
導体基板に成膜処理を施すことを特徴とする半導体集積
回路装置の製造方法。 - 【請求項８】 請求項１記載の半導体集積回路装置の製
造方法において、前記酸化シリコンをエッチングしない
液は純水であり、前記シリコンを酸化することが可能な
液はＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ混合液または温水で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項５記載の半導体集積回路装置の製
造方法において、前記プラズマ処理は、前記タングステ
ンシリサイド膜をプラズマを利用したドライエッチング
装置によって加工した後に、続いて、前記ドライエッチ
ング装置によって行われることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項１０】 請求項２、３、４、５または６記載の
半導体集積回路装置の製造方法であって、前記熱処理ま
たは成膜処理を施す前に、前記タングステンシリサイド
膜の露出面を、酸化シリコンをエッチングしない液また
はシリコンを酸化することが可能な液を用いて洗浄する
ことによって、前記タングステンシリサイド膜の露出面
に自然酸化膜を形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１１】 請求項１、２、３、４、５または６記
載の半導体集積回路装置の製造方法に用いる製造装置で
あって、前記熱処理装置または前記成膜処理装置にロー
ドロック機構が備わっていることを特徴とする半導体集
積回路装置の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13604696A JP3686163B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路装置の製造方法およびその製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13604696A JP3686163B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路装置の製造方法およびその製造装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320982A true JPH09320982A (ja) | 1997-12-12 |
| JP3686163B2 JP3686163B2 (ja) | 2005-08-24 |
Family
ID=15165920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13604696A Expired - Lifetime JP3686163B2 (ja) | 1996-05-30 | 1996-05-30 | 半導体集積回路装置の製造方法およびその製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3686163B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059660A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| JP2008010627A (ja) * | 2006-06-29 | 2008-01-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1996
- 1996-05-30 JP JP13604696A patent/JP3686163B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010059660A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
| JP2008010627A (ja) * | 2006-06-29 | 2008-01-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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|---|---|
| JP3686163B2 (ja) | 2005-08-24 |
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