KR100215528B1 - 살리사이드 구조 반도체장치의 제조방법 - Google Patents
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Abstract
반도체장치 제조방법은 표면상의 게이트 전극 (3), 상기 게이트 전극 (3) 의 표면을 피복하는 절연측벽 (5) 및 내부에 형성된 소오스·드레인 영역 (4) 을 포함하는 반도체 기판 (1) 상에 금속막 (6) 을 형성하는 단계 (a) 와, 반도체기판 (1) 을 열처리하여 금속막 (6) 을 실리콘과 반응시켜 게이트 전극 (3) 과 소오스·드레인 영역 (4) 양자에 금속 실리사이드막 (6) 을 형성하는 단계 (b) 와, 상기 금속막의 비실리사이드 부분을 에칭하는 단계 (c) 를 포함하며, 또한 플라즈마 CVD 법에 의해 에칭되지 않고 남겨진 비실리사이드 부분의 일부 (7a) 또는 금속막을 제거하는 단계 (d) 를 또한 포함한다. 단계 (d) 는 단계 (a) 와 단계 (b) 사이, 단계 (b) 와 단계 (c) 사이 또는 단계 (c) 다음에 행해질 수 있다. 본 방법은 살리사이드 구조 반도체장치에 적용되며, 플라즈마 CVD 법의 에칭 실행에 의해 측벽상에 형성된 금속막 또는 금속 실리사이드막을 완벽하게 제거하여 실리사이드막의 두께 감소 및 실리사이드막의 사이드 에칭을 일으키지 않으면서 게이트 전극과 소오스/드레인 영역 사이에 단락회로가 발생하는 것을 방지할 수 있다.
Description
본 발명은 반도체장치 제조방법에 관한 것이며, 더 상세하게는 자기정합 방식으로 소오스/드레인 영역과 게이트 전극 양자에 형성된 실리사이드막을 갖는 트랜지스터, 즉 자기정합된 실리사이드 (살리사이드) 구조를 갖는 트랜지스터를 제조하는 방법에 관한 것이다.
반도체장치의 크기의 감소 및 고집적화의 요구와 함께, 게이트 전극은 크기와 두께 양자에 있어서 점점더 감소되고 있으며, 소오스·드레인 영역은 더 얇은 접합 깊이를 갖도록 제조되어 왔다. 이것은 게이트 배선이 더 큰 저항을 갖도록 하며 또한 소오스·드레인 전극이 더 큰 박막저항을 갖게 한다. 또한, 반도체장치의 고집적화는 더 배선의 길이를 더 길게하지만, 반면에 반도체 장치는 높은 속도에서 동작할 것이 요구된다. 결국, 종래 폴리실리콘 게이트 전극은 소망하는 성능을 갖는 반도체장치를 더 이상 제공하는 것이 불가능하다.
그러한 문제점을 풀기위해, 자기정합방식으로 트랜지스터의 폴리실리콘 게이트 전극과 소오스/드레인 영역 양자에 형성된 티타늄 실리사이드와 같은 금속 실리사이드막이 형성되어 게이트 전극과 소오스/드레인 영역의 저항을 감소시키는 살리사이드 (자기정합 실리사이드) 가 제안되며 사용되어 왔다.
하지만, 상기 살리사이드 구조는 이산화실리콘막이 측벽상에서 티타늄과 서로 작용하여 소량이지만 티타늄을 생성하여 게이트 전극과 소오스/드레인 영역 사이에 단락회로를 일으킨다는 문제점을 제기한다.
그러한 문제점에 대한 대책으로서, 일본국 특개평 제 4-34933 호 공보는 단락회로가 발생하는 부분을 제거하기 위해 습식에칭을 실행할 것을 제안한다. 이하에 상기 공보에서 제안된 방법을 각 방법의 단계를 나타내는 단면도인 도 1A 내지 도 1D 를 참조하여 설명한다.
도 1A 에 도시된 바와 같이, 게이트 폴리실리콘막 (3) 이 게이트 절연막 (2) 을 사이에 두고 실리콘 기판 (1) 상에 형성되며, 다음에 측벽 (5) 이 게이트 폴리실리콘막 (3) 의 측면 주위에 형성된다. 측벽 (5) 은 절연물질로 이루어진다. 실리콘기판 (1) 은 대기중에 노출되는 부분인 소오스·드레인 영역 (4) 을 갖는다. 생성물은 스퍼터링이나 증발에 의해 티타늄막 (6) 으로 전체가 피복된다.
다음에, 반도체기판 (1) 이 열처리되어 도 1B 에 도시된 바와 같이 게이트 폴리실리콘막 (3) 과 소오스·드레인 영역 (4) 양자에 티타늄 실리사이드막 (7) 을 형성한다.
다음에, 티타늄막 (6) 의 미반응 부분 (6a) 이 큰 에칭 선택비로 티타늄 실리사이드에서 티타늄을 제거하는 H2SO4와 H2O2혼합액과 같은 에칭물을 사용하여 에칭제거된다. 이러한 에칭에도 불구하고, 티타늄 실리사이드막 (7) 의 일부 (7a) 는 극소량이기는 하지만, 도 1C 에 도시된 바와 같이 측벽 (5) 상에 에칭되지 않고 남겨진다.
그 후, 티타늄 실리사이드막 (7) 의 일부 (7a) 는 작은 에칭선택비로 티타늄 실리사이드에서 티타늄을 제거하는 NH4OH 와 H2O2혼합액과 같은 에칭물을 사용하여 제거된다. 즉, 측벽상에 형성된 티타늄 실리사이드가 제거되어, 게이트 전극 (3) 과 소오스·드레인 영역 (4) 사이에 단락회로가 발생하는 것을 방지할 수 있다.
하지만, 일본국 특개평 제 4-34933 호 공보에 제안된 상기 방법은 다음과 같은 두 가지의 문제점을 갖는다. 한 개는 게이트 폴리실리콘막과 소오스·드레인 영역 양자에 형성된 티타늄 실리사이드막이 측벽상에 비에칭되어 남겨진 티타늄 실리사이드막의 제거와 동시에 에칭되어 게이트 전극과 소오스·드레인 영역에서의 저항을 증가시킨다는 것이고, 다른 문제점은 티타늄 실리사이드막과 게이트 폴리실리콘막 사이와 티타늄 실리사이드막과 실리콘기판사이의 경계가 사이드 에칭되기 때문에, 게이트 전극과 소오스·드레인영역에서 저항이 또한 증가한다는 것이다.
또다른 일예로 일본국 특개평 제 7-99171 호 공보가 브리징을 생성하지 않고 시트저항을 감소시킬수 있는 MOS 트랜지스터 제조방법을 제안한다. 이 방법은 실리콘기판상에 게이트 전극을 형성하는 단계와, 소오스·드레인 확산층을 형성하는 단계와, 생성물 전체에 티타늄 막을 증착시키고 생성물을 열처리하여 TiSi2층을 형성하는 단계와, H2O2와 H2SO4혼합액 (H2O2:H2SO4= 1:1) 을 사용하여 TiSi2이외의 미반응 티타늄 및 티타늄 화합물을 선택적으로 제거하는 단계를 포함한다.
하지만, 이 방법은 처음에 언급된 방법과 동일한 문제점, 즉 상기 두가지 문제점을 갖는다.
본 발명의 목적은 게이트 전극 및/또는 소오스·드레인 영역에서 저항을 증가시키지 않고 측벽상에서 티타늄막이나 티타늄 실리사이드막을 완벽하게 제거할 수 있는 방법을 제공하는 것이다.
도 1A 내지 도 1D 는 종래 반도체장치 제조방법의 각 단계를 나타내는 반도체장치의 단면도.
도 2A 내지 도 2D 는 본 발명의 실시예 1 에 따른 방법의 각 단계를 나타내는 반도체장치의 단면도.
도 3 은 본 발명의 실시예에서 사용되는 바이어스 ECR-CVD 장치의 단면도.
도 4 는 바이어스 ECR-CVD 법의 성장속도 및 에칭속도와 기판에 대한 입사각 사이의 관계를 나타내는 그래프.
도 5 는 바이어스 ECR-CVD 법의 성장속도와 기판에 대한 입사각 사이의 관계 그래프.
도 6A 내지 도 6D 는 본 발명의 실시예 2 에 따른 방법의 각 단계를 나타내는 반도체장치의 단면도.
도 7A 내지 도 7B 는 본 발명의 실시예 2 의 변형예에 따른 방법의 각 단계를 나타내는 반도체장치의 단면도.
도 8A 내지 도 8D 는 본 발명의 실시예 3 에 따른 방법의 각 단계를 나타내는 반도체장치의 단면도.
도 9A 내지 도 9C 는 본 발명의 실시예 4 에 따른 방법의 각 단계를 나타내는 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 게이트 절연막
3 : 게이트 폴리실리콘막 4 : 소오스·드레인 확산층
5 : 측벽 6 : 티타늄막
7 : 티타늄 실리사이드막 8 : 이산화실리콘막
11 : 플라즈마실 12 : 마이크로파 도입구
13a, 13b : 가스 도입구 14 : 배기구
15 : 서셉터 16 : 주코일
17 : 보조코일 18 : 고주파전원반도체장치
본 발명은 표면상의 게이트 전극 (3), 상기 게이트 전극 (3) 의 측면을 피복하는 절연측벽 (5) 및 내부에 형성된 소오스·드레인 영역 (4) 을 포함하는 반도체 기판 (1) 상에 금속막 (6) 을 형성하는 단계 (a) 와, 반도체기판 (1) 을 열처리하여 금속막 (6) 을 실리콘과 반응시켜 게이트 전극 (3) 과 소오스·드레인 영역 (4) 양자에 금속 실리사이드막 (6) 을 형성하는 단계 (b) 와, 상기 금속막의 비실리사이드 부분을 에칭하는 단계 (c) 를 포함하는 반도체장치 제조방법에 있어서, 단계 (c) 에 이어서 실행되는, 플라즈마 화학기상성장법 (이하 CVD 법이라 칭함) 에 의해 단계 (c) 의 측벽 (5) 상에 에칭되지 않고 남아있는 비실리사이드 부분의 일부 (7a) 를 제거하는 단계 (d) 를 포함하는 것을 특징으로 하는 반도체장치 제조방법을 제공한다.
본 발명은 또한 표면상의 게이트 전극 (3), 상기 게이트 전극 (3) 의 측면을 피복하는 절연측벽 (5) 및 내부에 형성된 소오스·드레인 영역 (4) 을 포함하는 반도체 기판 (1) 위로 금속막 (6) 을 형성하는 단계 (a) 와, 반도체기판 (1) 을 열처리하여 금속막 (6) 을 실리콘과 반응시켜 게이트 전극 (3) 과 소오스·드레인 영역 (4) 양자에 금속 실리사이드막 (6) 을 형성하는 단계 (b) 를 구비하는 반도체장치 제조방법에 있어서, 단계 (a) 와 단계 (b) 사이 또는 단계 (b) 에 이어서 실행되는, 플라즈마 CVD 법에 의해 측벽 (5) 상에 형성된 금속막 (6) 이나 금속 실리사이드막 (7) 의 일부를 제거하는 단계 (c) 를 구비하는 것을 특징으로 하는 반도체장치 제조방법을 또한 제공한다.
금속막의 비실리사이드 부분을 에칭하는 단계는 단계 (c) 다음에 실행될 수 있다.
예를 들면, 금속막은 티타늄 (Ti), 탄탈륨 (Ta), 몰리브덴 (Mo), 또는 텅스텐 (W) 으로 제조된다.
플라즈마 CVD 를 행하여 게이트 전극과 소오스·드레인 영역 양자에 이산화실리콘막을 형성할 수 있다.
플라즈마 CVD 동안에 반도체기판에 고주파 전계가 인가되는 것이 바람직하다. 플라즈마 CVD 법으로서, 반도체기판에 마이크로파를 인가시키는 전자 사이클로트론 공명 화학기상성장법 (ECR-CVD) 이 실시될 수 있다.
플라즈마 CVD 법에 대해 처리가스 및 아르곤가스 (Ar) 와 같은 도입가스를 사용하는 것이 바람직하다.
본 발명의 상기한 것 및 다른 목적 및 유리한 특징이 도면 전반에 걸쳐 동일하거나 유사한 참조번호가 기재된 첨부도면을 참조하는 이하의 기재로부터 명백해질 수 있다.
실시예 1 이 도 2A 내지 도 2D 를 참조하여 이하에 기재된다.
우선, 게이트 폴리실리콘막 (3) 이 게이트 절연막 (2) 을 사이에 두고 실리콘기판 (1) 상에 형성된다. 다음에, n 형 불순물이 소량의 선량으로 실리콘기판 (1) 에 이온주입되어 낮은 불순물 농도를 갖는 확산층을 형성한다. 다음에, 이산화실리콘막이 CVD 법에 의해 실리콘기판 (1) 전체에 증착된다. 이산화실리콘막은 이방적인 반응성 이온에칭 (RIE) 에 의해 에칭되어 게이트 폴리실리콘막 (3) 의 측면 주위에 측벽 (5) 을 형성한다. 다음에, n 형 불순물이 실리콘기판 (1) 에 다시 이온주입되어 높은 불순물 농도를 갖는 확산층을 형성한다. 이렇게 형성된 확산층 및 이전에 형성된 확산층은 소오스·드레인 확산층 (4) 으로서 작용한다. 측벽 (5) 은 소오스·드레인 확산층 (4) 으로부터 게이트 폴리실리콘막 (3) 을 전기적으로 절연시킨다.
다음에, 약 750 ℃ 에서의 열처리가 뒤따르는 스퍼터링이나 CVD 법에 의해 티타늄막 (6) 이 생성물 전체에 증착되어 도 2A 에 도시된 바와 같이 게이트 폴리실리콘막 (3) 및 소오스·드레인 확산층 (4) 상에만 티타늄 실리사이드막 (7) 을 형성한다.
그 후, 티타늄 실리사이드로 변화되지 않은 과도 티타늄이 H2SO4와 H2O2의 혼합액을 사용한 습식에칭에 의해 제거된다. 습식에칭에도 불구하고, 티타늄 실리사이드막 (7) 의 일부 (7a) 는 소량이지만 도 2B 에 도시된 바와 같이 측벽 (5) 의 표면상에 에칭되지 않고 남겨진다.
다음에, 플라즈마 CVD 법의 일종인 전자 사이클로트론 공명 화학기상성장법 (이하 ECR-CVD 법이라 칭함) 을 실행하여 측벽 (5) 상에 잔존하는 티타늄 실리사이드 부분 (7a) 을 제거한다.
도 3 은 기판에 고주파 바이어스를 인가시키는 바이어스 ECR-CVD 장치를 도시하는 개략도이다. 도시된 바와 같이, 바이어스 ECR-CVD 장치는 플라즈마실 (11) 과 플라즈마실 (11) 상부에 배치된 마이크로파 도입구 (12) 를 포함한다. 마이크로파는 마이크로파 도입구 (12) 를 통하여 플라즈마실 (11) 로 도입된다. 플라즈마실 (11) 은 가스도입구 (13a, 13b) 및 가스배기구 (14) 로 형성된다. 처리가스는 가스도입구 (13a, 13b) 를 통해 플라즈마실 (11) 로 주입되며, 가스배기구 (14) 를 통해 배기된다. 플라즈마실 (11) 에서, 처리될 반도체 기판이 놓일 서셉터 (15) 가 설치된다.
고주파 전원 (18) 이 서셉터 (15) 와 전기적으로 접속되며, 서셉터 (15) 에 고주파 바이어스를 인가시킨다. 주코일 (16) 이 플라즈마실 (11) 주위에 휘감기며, 보조코일 (17) 이 서셉터 (15) 의 바로 아래에 놓인다. 이들 두 코일 (16, 17) 이 플라즈마실 (11) 에서 자계를 만든다.
산소 (O2) 가스가 가스도입구 (13a) 를 통해 플라즈마실 (11) 로 주입되며, 마이크로파가 또한 플라즈마실 (11) 로 인가되어 플라즈마를 발생시킨다. 다음에, 실란가스와 함께 아르곤 가스가 가스도입구 (13b) 를 통해 플라즈마실로 주입되어 실리콘기판 (1) 상에 이산화실리콘막을 증착시킨다. 동시에, 고주파 전계가 서셉터 (15) 에 인가되어 아르곤가스로 실리콘기판 (1) 에 대해 플라즈마 에칭을 실행한다.
도 4 및 도 5 는 바이어스 ECR-CVD 법에서의 막 증착속도 및 에칭속도에 간의 관계를 도시한다. 특히, 도 4 는 바이어스 ECR-CVD 법에서의 막증착속도 및 에칭속도를 단독으로 도시한다. 실제로, 막증착속도에서 에칭속도를 뺀 것은 도 5 에 도시된 순수한 성장속도를 만든다. 도 4 및 도 5 에서, 0。 의 입사각은 실리콘기판의 평평한 부분, 즉 게이트 폴리실리콘막 (3) 과 소오스/드레인 확산층 (4) 의 상부면을 나타낸다. 실시예 1 에서, 실리콘기판의 평평한 부분에서의 막증착속도는 에칭속도와 같거나 조금 크게 설정된다. 도 4 에서, 선 A 는 막 증착속도가 파선 B 가 나타내는 실리콘기판의 평평한 부분에서의 에칭속도와 같거나 조금 크다는 조건을 나타낸다.
도 5 의 선 (A1) 에서 이해될 수 있는 바와 같이, 에칭은 이러한 조건의 실리콘기판의 평평한 부분 (입사각 = 0。) 에서는 결코 발생하지 않으며, 실리콘 이산화막은 증착되지 않거나 소량만이 증착된다.
실시예 1 에서, 에칭속도는 입사각 45。 에서, 즉 측벽 (5) 에서 막 증착속도보다 더 크게 설정된다. 또한, 측벽 (5) 상에 놓인 티타늄 실리사이드막 (7a) 이 에칭된다. 바이어스 ECR-CVD 법에 대한 특별한 막증착 조건은 다음과 같다.
실란유량 : 15 내지 30 sccm
산소유량 : 23 내지 45 sccm
아르곤유량 : 70 내지 100 sccm
마이크로파출력 : 2000 kW
고주파 바이어스 출력 : 1400 kW
막증착온도 : 300 내지 350 ℃
이러한 조건 하에서, 실리콘기판의 평평한 부분에서의 순수한 막증착속도는 약 3000 내지 0 Å/분 이내이다.
즉, 바이어스 ECR-CVD 법에 의한 얇은 막 증착후에, 막증착속도가 충분히 높은 경우, 에칭은 측벽에서 약하게 실행되어 도 2C 에 도시된 바와 같이 바이어스 ECR-CVD 법에 의해 실리콘기판의 평평한 부분에 이산화실리콘막 (8) 이 형성된다. 반면에, 막 증착속도가 0 일 경우, 에칭은 측벽 (5) 상에서 상대적으로 강하게 실행되며, 도 2D 에 도시된 바와 같이 측벽 (5) 상의 이산화실리콘막이 에칭된다. 측벽 (5) 상에 놓인 티타늄 실리사이드막 (7a) 이 제거되기 때문에, 게이트 폴리실리콘막 (3) 과 소오스/드레인 확산층 (4) 사이에 단락회로가 발생하는 것을 방지할 수 있다.
이하에는 도 6A 내지 6D, 도 7A 및 도 7B 를 참조하여 본 발명의 실시예 2 를 설명한다.
실시예 1 과 유사하게, 도 6A 에 도시된 바와 같이, 게이트 폴리실리콘막 (3) 이 게이트 절연막 (2) 을 사이에 두고 실리콘기판 (1) 상에 우선 형성된다. 다음에, n 형 불순물이 소량의 선량으로 실리콘기판 (1) 에 이온주입되어 낮은 불순물 농도를 갖는 확산층을 형성한다. 다음에, 이산화실리콘막이 CVD 법에 의해 실리콘기판의 전체에 증착된다. 이산화실리콘막이 이방성 RIE 에 의해 에칭되어 게이트 폴리실리콘막 (3) 의 측면 주위에 측벽 (5) 을 형성한다. 다음에, n 형 불순물을 다시 실리콘기판 (1) 으로 이온주입하여 높은 불순물 농도를 갖는 확산층을 형성한다. 이렇게 형성된 확산층 및 이전에 형성된 확산층은 소오스·드레인 확산층으로서 작용한다. 측벽 (5) 은 소오스·드레인 확산층 (4) 으로부터 게이트 폴리실리콘막 (3) 을 전기적으로 절연시킨다.
다음에, 티타늄막 (6) 이 도 6B 에 도시된 바와 같이 스퍼터링이나 CVD 법에 의해 생성물 위로 증착된다.
다음에, 고주파 바이어스가 기판에 인가된 플라즈마 CVD 법의 일종인 바이어스 ECR-CVD 법에 의해 측벽 (5) 상에 증착된 티타늄막 (6) 이 제거된다. 바이어스 ECR-CVD 법에 의한 막증착 조건은 실시예 1 과 동일하다. 실시예 1 과 유사하게, 막증착속도가 클 경우, 이산화실리콘막 (8) 이 도 6C 에 도시된 바와 같이 실리콘기판 (1) 의 평평한 부분상에 증착된다. 반면에, 막증착속도가 작을 경우, 이산화실리콘막 (8) 은 증착되지 않으며 측벽 (5) 은 도 7A 에 도시된 바와 같이, 완만한 형태로 에칭된다.
다음에, 생성물이 약 750 ℃ 로 열처리되어 도 6D 및 도 7B 에 도시된 바와 같이, 게이트 폴리실리콘막 (3) 및 소오스/드레인 확산층 (4) 상에만 티타늄 실리사이드막 (7) 을 형성한다. 다른 경우 (도 6C 및 도 7A) 는 측벽 (5) 상에 티타늄이 존재하지 않기 때문에, 티타늄 실리사이드막은 측벽 (5) 상에 증착되지 않는다. 즉, 게이트전극 (3) 과 소오스/드레인 영역 (4) 사이의 단락회로가 발생하는 것을 방지할 수 있다.
티타늄막 (6) 이 측벽 (5) 상에 부분적으로 미반응 상태로 남겨질 경우, 습식에칭에 의해 제거된다.
이하에 도 8A 내지 도 8D 를 참조하여 실시예 3 을 기재한다.
실시예 1 과 유사하게, 도 8A 에 도시된 바와 같이, 게이트 폴리실리콘막 (3) 이 게이트 절연막 (2) 을 사이에 두고 실리콘기판 (1) 상에 우선 형성된다. 다음에, n 형 불순물이 소량의 선량으로 실리콘기판 (1) 에 이온주입되어 낮은 불순물 농도를 갖는 확산층을 형성한다. 다음에, 이산화실리콘막이 CVD 법에 의해 실리콘기판 (1) 전체에 증착된다. 이산화실리콘막이 이방성 RIE 에 의해 에칭되어 게이트 폴리실리콘막 (3) 의 측면 주위에서 측벽 (5) 을 형성한다. 다음에, n 형 불순물을 실리콘기판으로 다시 이온주입하여 높은 불순물 농도를 갖는 확산층을 형성한다. 이렇게 형성된 확산층과 이전에 형성된 확산층은 소오스·드레인 확산층 (4) 으로서 작용한다. 측벽 (5) 은 소오스·드레인 확산층 (4) 으로부터 게이트 폴리실리콘막 (3) 을 전기적으로 절연시킨다. 다음에, 티타늄막 (6) 이 도 8B 에 도시된 바와 같이 스퍼터링이나 CVD 법에 의해 생성물 위로 증착된다.
다음에, 측벽 (5) 상에 증착된 티타늄막 (6) 이 바이어스 ECR-CVD 법에 의해 제거된다. 바이어스 ECR-CVD 법을 실행하여, 도 8C 에 도시된 바와 같이 게이트 폴리실리콘막 (3) 과 소오스/드레인 확산층 (4) 상에 폴리실리콘막을 형성한다. 바이어스 ECR-CVD 법에 의한 막증착 조건은 다음과 같다.
실란유량 : 15 내지 25 sccm
산소유량 : 0 sccm
아르곤유량 : 70 내지 100 sccm
마이크로파 출력 : 2000 kW
고주파 바이어스 출력 : 1400 kW
막증착 온도 : 300 내지 350 ℃
다음에, 실리콘기판 (1) 이 열처리된다. 실리콘은 폴리실리콘막 (3) 및 소오스/드레인 확산층 (4) 상에서 티타늄과 반응하여 도 8D 에 도시된 바와 같이 티타늄 실리사이드막 (7) 을 형성한다. 측벽 (5) 상에는 티타늄이 존재하지 않기 때문에, 티타늄 실리사이드막 (7) 은 측벽 (5) 상에는 증착되지 않는다. 또한, 게이트 폴리실리콘막 (3) 및 소오스/드레인 확산층 (4) 상의 티타늄 실리사이드막 (7) 의 증착시, 티타늄 상에 놓인 실리콘이 티타늄으로 확산되어 티타늄 실리사이드를 형성한다. 즉, 게이트 폴리실리콘막 (3) 과 소오스/드레인 확산층 (4) 에 함유된 실리콘은 티타늄으로 확산이 허용되지 않으며, 게이트 폴리실리콘막 (3) 의 불순물 농도와 소오스/드레인 확산층 (4) 의 불순물 프로파일이 불규칙하게 되는 것을 방지한다.
티타늄막 (6) 이 측벽 (5) 상에 반응되지 않고 부분적으로 남겨지는 경우, 습식에칭에 의해 제거된다. 폴리실리콘막이 측벽 (5) 상에 반응되지 않고 남겨지는 경우, 화학적 건식에칭에 의해 제거된다.
이하에 도 9A 내지 도 9C 를 참조하여 본 발명의 실시예 4 를 기재한다.
실시예 1 과 유사하게, 도 9A 에 도시된 바와 같이, 게이트 폴리실리콘막 (3) 과 측벽 (5) 이 실리콘기판 (1) 상에 형성된다. 소오스·드레인 확산층 (4) 이 또한 기판 (1) 상에 형성된다. 측벽 (5) 은 소오스·드레인 확산층 (4) 으로부터 게이트 폴리실리콘막 (3) 을 전기적으로 절연시킨다. 다음에, 티타늄막 (6) 이 약 750 ℃ 의 열처리가 뒤따르는 스퍼터링이나 ECR-CVD 법에 의해 생성물 전체에 증착되어 도 9A 에 도시된 바와 같이 게이트 폴리실리콘막 (3) 과 소오스·드레인 확산층 (4) 상에만 티타늄 실리사이드막 (7) 을 형성한다.
다음에, 바이어스 ECR-CVD 법이 실시예 1 과 동일한 조건하에서 실행되어 티타늄막 (6) 을 제거하고 아주 소량의 티타늄 실리사이드를 티타늄막 (6) 의 하부에 둔다.
바이어스 ECR-CVD 법을 실행함으로써, 도 9B 에 도시된 바와 같이 막증착속도가 충분히 높은 경우, 이산화실리콘막 (8) 이 게이트 폴리실리콘막 (3) 과 소오스/드레인 확산층 (4) 상에 증착된다. 반면에, 막증착속도가 0 일 경우, 이산화실리콘막 (8) 은 증착되지 않으며, 측벽 (5) 이 도 9C 에 도시된 바와 같이 에칭된다.
본 발명을 몇몇 바람직한 실시예와 관련하여 설명하였지만, 본 발명이 범위로 하는 대상은 이들 특정 실시예에 한정되지 않음은 물론이다. 반면에, 본 발명의 대상은 첨부된 청구범위의 사상과 범위 내에 포함될 수 있는 모든 변경, 변형 및 균등물을 포함한다.
예를 들면, 티타늄이 상기 언급된 실시예에서는 증착되지만, 텅스텐 (W), 탄탈륨 (Ta), 몰리부덴 (Mo) 와 같은 내열금속이 금속 실리사이드막이 만들어질 금속막을 장착시키는 티타늄 (Ti) 대신에 사용될 수 있다.
본 발명에 따라, 티타늄막 및 티타늄 실리사이드막과 같은 도전막이 경사표면에서의 플라즈마 CVD 법의 에칭처리에 의해 제거되며, 실리사이드막의 두께를 감소시키지 않고, 또한 게이트 폴리실리콘막과 소오스/드레인 확산영역상에서 사이드에칭된 실리사이드막 없이 게이트 전극과 소오스/드레인 영역 사이의 단락회로를 방지할 수 있다.
또한, 금속막 상의 폴리실리콘 성장에 의해, 불순물 프로파일이 게이트 폴리실리콘막과 소오스/드레인 확산층의 실리사이데이션에 의해 변형되는 것을 방지할 수 있다.
또한, 본 발명은 LDD 구조를 갖는 트랜지스터 및 단일 드레인 구조를 갖는 트랜지스터에도 적용할 수 있다.
Claims (9)
- (a) 표면상에 게이트 전극 (3), 상기 게이트 전극의 측면을 피복하는 절연측벽 (5) 및 내부에 형성된 소오스·드레인 영역 (4) 을 포함하는 반도체기판 (1) 상에 금속막 (6) 을 형성하는 단계와,(b) 상기 반도체기판 (1) 을 열처리하여 상기 금속막과 실리콘을 반응시켜 상기 게이트 전극 (3) 및 상기 소오스·드레인 영역 (4) 상에 금속실리사이드막 (7) 을 형성시키는 단계와,(c) 상기 금속막 (6) 의 비실리사이드 부분을 에칭하는 단계를 구비하는 반도체장치 제조방법에 있어서,(d) 단계 (c) 다음에 실행되는, 플라즈마 CVD 법에 의해 상기 단계 (c) 에서의 상기 측벽 (5) 상에 비에칭되어 남겨진 상기 비실리사이드 부분의 일부 (7a) 를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 항에 있어서, 전자 사이클로트론 공명 CVD 법이 상기 반도체기판 (1) 에 마이크로파를 인가시키는 상기 플라즈마 CVD 법으로서 실행되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 또는 제 2 항에 있어서, 상기 플라즈마 CVD 동안 고주파 전계가 상기 반도체기판 (1) 상에 인가되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 1 또는 제 2 항에 있어서, 이산화실리콘막 (8) 이 상기 단계 (d) 에서 상기 플라즈마 CVD 법에 의해 상기 게이트 전극 (3) 과 상기 소오스·드레인 영역 (4) 상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- (a) 표면상에 게이트 전극 (3), 상기 게이트 전극 (3) 의 측면을 피복하는 절연측벽 (5), 및 내부에 형성된 소오스·드레인 영역 (4) 을 포함하는 반도체기판 (1) 상에 금속막 (6) 을 형성하는 단계와,(b) 상기 반도체기판 (1) 을 열처리하여 상기 금속막 (6) 과 실리콘을 반응시켜 상기 게이트 전극 (3) 과 상기 소오스·드레인 영역 상에 금속 실리사이드막 (7) 을 형성하는 단계를 구비하는 반도체장치 제조방법에 있어서,(c) 상기 단계 (a) 와 단계 (b) 사이 또는 상기 단계 (b) 다음에 실행되는, 플라즈마 CVD 법에 의해 상기 측벽 (5) 상에 형성된 상기 금속막 (6) 이나 금속 실리사이드막 (7) 의 일부를 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 5 항에 있어서, 상기 단계 (c) 다음에 실행되는, 상기 금속막 (6) 의 비실리사이드 부분 (7a) 을 에칭시키는 단계 (d) 를 또한 구비하는 것을 특징으로 하는 반도체장치 제조방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 이산화실리콘막 (8) 이 상기 단계 (d) 에서 상기 플라즈마 CVD 법에 의해 상기 게이트 전극 (3) 및 상기 소오스·드레인 영역 (4) 상에 형성되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 플라즈마 CVD 동안에 고주파 전계가 상기 반도체기판 (1) 에 인가되는 것을 특징으로 하는 반도체장치 제조방법.
- 제 5 항 또는 제 6 항에 있어서, 전자 사이클로트론 공명 CVD 법이 상기 반도체기판 (1) 에 마이크로파를 인가시키는 상기 플라즈마 CVD 법으로서 실행되는 것을 특징으로 하는 반도체장치 제조방법.
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