JPH0955441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955441A JPH0955441A JP7204614A JP20461495A JPH0955441A JP H0955441 A JPH0955441 A JP H0955441A JP 7204614 A JP7204614 A JP 7204614A JP 20461495 A JP20461495 A JP 20461495A JP H0955441 A JPH0955441 A JP H0955441A
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】 フラッシュＥＥＰＲＯＭの製造工程におい
て、フォトレジストのパターニングの再生処理を可能に
する。 【構成】 コントロールゲート電極１７ａとなる第２の
電極膜上に第２の絶縁膜２１を堆積し、コントロールゲ
ート電極１７ａを形成し、周辺回路部２を覆うようにパ
ターニングされたフォトレジスト１９と、パターニング
された第２の絶縁膜２１およびコントロールゲート電極
とをマスクとしてフローティングゲート電極１４ａを形
成する。 【効果】 フローティングゲート電極形成時、フォトレ
ジストのパターニングでトラブルが発生した際に、再生
処理ができ、半導体基板が不良となる事態を回避するこ
とが可能となる。
て、フォトレジストのパターニングの再生処理を可能に
する。 【構成】 コントロールゲート電極１７ａとなる第２の
電極膜上に第２の絶縁膜２１を堆積し、コントロールゲ
ート電極１７ａを形成し、周辺回路部２を覆うようにパ
ターニングされたフォトレジスト１９と、パターニング
された第２の絶縁膜２１およびコントロールゲート電極
とをマスクとしてフローティングゲート電極１４ａを形
成する。 【効果】 フローティングゲート電極形成時、フォトレ
ジストのパターニングでトラブルが発生した際に、再生
処理ができ、半導体基板が不良となる事態を回避するこ
とが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置の製造方法に関し、特にフラッシュＥＥＰＲＯ
Ｍ（Ｆｌａｓｈ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒｅｓ
ａｂｌｅ ＆ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）の半導体装置の製造方法に関
する。
モリ装置の製造方法に関し、特にフラッシュＥＥＰＲＯ
Ｍ（Ｆｌａｓｈ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒｅｓ
ａｂｌｅ ＆ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）の半導体装置の製造方法に関
する。
【０００２】
【従来の技術】最近、フラッシュＥＥＰＲＯＭ半導体装
置の高集積化が益々進み、メモリＭＯＳトランジスタ、
素子分離部、配線部等の各種フラッシュＥＥＰＲＯＭ構
成部の微細化技術、微細化しても性能を維持されるため
の技術および製法の簡略化技術等の開発が盛んに進めら
れている。この高集積化をめざしたフラッシュＥＥＰＲ
ＯＭの構造の一つに、メモリＭＯＳトランジスタのチャ
ネル長方向のフローティングゲート電極端部と、このフ
ローティングゲートの上部に位置するコントロールゲー
ト電極端部とをセルフアライメントして形成し、更にこ
れらゲートにセルフアライメントされて、ソースとドレ
インを形成するフラッシュＥＥＰＲＯＭ半導体装置の製
造方法がある。この従来のフラッシュＥＥＰＲＯＭの半
導体装置の製造方法を図３および図４を参照して説明す
る。
置の高集積化が益々進み、メモリＭＯＳトランジスタ、
素子分離部、配線部等の各種フラッシュＥＥＰＲＯＭ構
成部の微細化技術、微細化しても性能を維持されるため
の技術および製法の簡略化技術等の開発が盛んに進めら
れている。この高集積化をめざしたフラッシュＥＥＰＲ
ＯＭの構造の一つに、メモリＭＯＳトランジスタのチャ
ネル長方向のフローティングゲート電極端部と、このフ
ローティングゲートの上部に位置するコントロールゲー
ト電極端部とをセルフアライメントして形成し、更にこ
れらゲートにセルフアライメントされて、ソースとドレ
インを形成するフラッシュＥＥＰＲＯＭ半導体装置の製
造方法がある。この従来のフラッシュＥＥＰＲＯＭの半
導体装置の製造方法を図３および図４を参照して説明す
る。
【０００３】まず、図３（ａ）に示す如く、素子領域分
離とフィールド酸化膜を兼ねたＬＯＣＯＳ酸化膜１２が
形成されている半導体基板１１（一例としてＰ型導電体
半導体基板）のメモリＭＯＳトランジスタ部１にゲート
酸化膜１３を形成する。なお、この酸化膜１３の膜厚
は、半導体基板と後述するフローティングゲート電極１
４ａとの間でＦＮ電流（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉ
ｍ Ｃｕｒｒｅｎｔ）による消去、書き換えができ、し
かも記憶保持特性の良いような膜厚とする。次に、フロ
ーティングゲート電極とする不純物をドープした第１の
ポリシリコン膜１４を堆積し、その後、メモリＭＯＳト
ランジスタ部１のフローティングゲート電極幅（メモリ
ＭＯＳトランジスタのチャネル幅にチャネル幅端のＬＯ
ＣＯＳ酸化膜にフローティングゲート電極をオーバーラ
ップさせた部分を加えた幅）に第１のポリシリコン膜１
４を残すようなマスクによるパターニングを行う。その
後、半導体基板１１上に第１の絶縁膜１５を堆積する。
続いて、メモリＭＯＳトランジスタ部１には第１の絶縁
膜１５を残し、周辺回路部２は第１の絶縁膜１５を除去
するようなマスクにて、パターニングをする。さらにそ
の後、周辺回路部２のＭＯＳトランジスタ部の絶縁膜を
除去した後、周辺回路部２のＭＯＳトランジスタのゲー
ト酸化膜１６を形成する。その後、コントロールゲート
電極とする不純物をドープした第２のポリシリコン膜１
７を堆積する
離とフィールド酸化膜を兼ねたＬＯＣＯＳ酸化膜１２が
形成されている半導体基板１１（一例としてＰ型導電体
半導体基板）のメモリＭＯＳトランジスタ部１にゲート
酸化膜１３を形成する。なお、この酸化膜１３の膜厚
は、半導体基板と後述するフローティングゲート電極１
４ａとの間でＦＮ電流（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉ
ｍ Ｃｕｒｒｅｎｔ）による消去、書き換えができ、し
かも記憶保持特性の良いような膜厚とする。次に、フロ
ーティングゲート電極とする不純物をドープした第１の
ポリシリコン膜１４を堆積し、その後、メモリＭＯＳト
ランジスタ部１のフローティングゲート電極幅（メモリ
ＭＯＳトランジスタのチャネル幅にチャネル幅端のＬＯ
ＣＯＳ酸化膜にフローティングゲート電極をオーバーラ
ップさせた部分を加えた幅）に第１のポリシリコン膜１
４を残すようなマスクによるパターニングを行う。その
後、半導体基板１１上に第１の絶縁膜１５を堆積する。
続いて、メモリＭＯＳトランジスタ部１には第１の絶縁
膜１５を残し、周辺回路部２は第１の絶縁膜１５を除去
するようなマスクにて、パターニングをする。さらにそ
の後、周辺回路部２のＭＯＳトランジスタ部の絶縁膜を
除去した後、周辺回路部２のＭＯＳトランジスタのゲー
ト酸化膜１６を形成する。その後、コントロールゲート
電極とする不純物をドープした第２のポリシリコン膜１
７を堆積する
【０００４】次に、図３（ｂ）に示す如く、フォトレジ
スト１８を半導体基板１１の表面全体に塗布し、後述す
るメモリＭＯＳトランジスタ部１のコントロールゲート
電極１７ａや周辺回路部２のＭＯＳトランジスタのゲー
ト電極１７ｂを形成するためのマスクにより、フォトレ
ジスト１８のパターニングをする。その後、後述するフ
ォトレジスト１９のパターニング工程時に、パターニン
グしたフォトレジスト１８の形状変化を起こさせないよ
う、ＵＶキュアーにてフォトレジスト１８の固化を行
う。さらにその後、パターニングにより残されたフォト
レジスト１８をマスクとして、第２のポリシリコン膜１
７をＲＩＥ等でエッチングし、コントロールゲート電極
１７ａおよび周辺回路部２のＭＯＳトランジスタのゲー
ト電極１７ｂを形成する。
スト１８を半導体基板１１の表面全体に塗布し、後述す
るメモリＭＯＳトランジスタ部１のコントロールゲート
電極１７ａや周辺回路部２のＭＯＳトランジスタのゲー
ト電極１７ｂを形成するためのマスクにより、フォトレ
ジスト１８のパターニングをする。その後、後述するフ
ォトレジスト１９のパターニング工程時に、パターニン
グしたフォトレジスト１８の形状変化を起こさせないよ
う、ＵＶキュアーにてフォトレジスト１８の固化を行
う。さらにその後、パターニングにより残されたフォト
レジスト１８をマスクとして、第２のポリシリコン膜１
７をＲＩＥ等でエッチングし、コントロールゲート電極
１７ａおよび周辺回路部２のＭＯＳトランジスタのゲー
ト電極１７ｂを形成する。
【０００５】次に、図３（ｃ）に示す如く、フォトレジ
スト１９を半導体基板１１の表面全体に塗布し、メモリ
ＭＯＳトランジスタ部１以外の周辺回路部２をフォトレ
ジスト１９が覆うようにするためのマスクにより、フォ
トレジスト１９のパターニングをする。続いて、図４
（ｄ）に示す如く、フォトレジスト１９と、メモリＭＯ
Ｓトランジスタ部１のフォトレジスト１８およびコント
ロールゲート電極１７ａとをマスクとし、第１の絶縁膜
１５および第１のポリシリコン膜１４をＲＩＥ等により
エッチングしてフローティングゲート電極１４ａを形成
する。次に、図４（ｅ）に示す如く、フォトレジスト１
８やフォトレジスト１９を除去し、その後メモリＭＯＳ
トランジスタ部１のソースやドレインおよび周辺回路部
２のＭＯＳトランジスタのソースやドレイン等の高濃度
不純物層２０を形成するためのイオン注入をする。その
後、図示はしてないが、層間絶縁膜の堆積、コンタクト
ホールの形成、電極配線の形成、パッシベーション膜の
堆積等をして、フラッシュＥＥＰＲＯＭ半導体装置を作
製する。
スト１９を半導体基板１１の表面全体に塗布し、メモリ
ＭＯＳトランジスタ部１以外の周辺回路部２をフォトレ
ジスト１９が覆うようにするためのマスクにより、フォ
トレジスト１９のパターニングをする。続いて、図４
（ｄ）に示す如く、フォトレジスト１９と、メモリＭＯ
Ｓトランジスタ部１のフォトレジスト１８およびコント
ロールゲート電極１７ａとをマスクとし、第１の絶縁膜
１５および第１のポリシリコン膜１４をＲＩＥ等により
エッチングしてフローティングゲート電極１４ａを形成
する。次に、図４（ｅ）に示す如く、フォトレジスト１
８やフォトレジスト１９を除去し、その後メモリＭＯＳ
トランジスタ部１のソースやドレインおよび周辺回路部
２のＭＯＳトランジスタのソースやドレイン等の高濃度
不純物層２０を形成するためのイオン注入をする。その
後、図示はしてないが、層間絶縁膜の堆積、コンタクト
ホールの形成、電極配線の形成、パッシベーション膜の
堆積等をして、フラッシュＥＥＰＲＯＭ半導体装置を作
製する。
【０００６】しかし、上記のようなフラッシュＥＥＰＲ
ＯＭ半導体装置の製造においては、図３（ｃ）に示した
フォトレジスト１９のパターニングが、製造工程で度々
起こるパターニングのトラブル発生、例えばマスクの合
わせずれ、線幅規格はずれ、フォトレジストの塗布むら
等の発生がある。この時、一般に行われる再生処理、即
ちフォトレジスト１９を除去して再度フォトレジストを
塗布してパターニングする処理をしようとすると、フォ
トレジスト１９の除去だけでなく、メモリＭＯＳトラン
ジスタ部１のコントロールゲート電極１７ａ上のフォト
レジスト１８も同時に除去されてしまい、再生不能とな
って、この半導体基板は不良ということで、破棄しなけ
ればならない事態となる。
ＯＭ半導体装置の製造においては、図３（ｃ）に示した
フォトレジスト１９のパターニングが、製造工程で度々
起こるパターニングのトラブル発生、例えばマスクの合
わせずれ、線幅規格はずれ、フォトレジストの塗布むら
等の発生がある。この時、一般に行われる再生処理、即
ちフォトレジスト１９を除去して再度フォトレジストを
塗布してパターニングする処理をしようとすると、フォ
トレジスト１９の除去だけでなく、メモリＭＯＳトラン
ジスタ部１のコントロールゲート電極１７ａ上のフォト
レジスト１８も同時に除去されてしまい、再生不能とな
って、この半導体基板は不良ということで、破棄しなけ
ればならない事態となる。
【０００７】
【発明が解決しようとする課題】本発明は、上述したコ
ントロールゲート電極にセルフアライメントされた形で
フローティングゲート電極を形成する時のフォトレジス
トのパターニング工程における問題発生により、半導体
基板が不良となる事態を回避することをその目的とす
る。すなはち本発明の課題は、上記フォトレジストのパ
ターニング不良発生時、フォトレジストを除去した後、
再度フォトレジストを塗布してパターニングする再生処
理を可能にし、半導体基板が不良となる事態を回避する
ことのできるフラッシュＥＥＰＲＯＭの半導体装置の製
造方法を提供することにある。
ントロールゲート電極にセルフアライメントされた形で
フローティングゲート電極を形成する時のフォトレジス
トのパターニング工程における問題発生により、半導体
基板が不良となる事態を回避することをその目的とす
る。すなはち本発明の課題は、上記フォトレジストのパ
ターニング不良発生時、フォトレジストを除去した後、
再度フォトレジストを塗布してパターニングする再生処
理を可能にし、半導体基板が不良となる事態を回避する
ことのできるフラッシュＥＥＰＲＯＭの半導体装置の製
造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、上記の課題を解決するために提案するもので
あり、メモリＭＯＳトランジスタのチャネル長方向のフ
ローティングゲート電極端部とコントロールゲート電極
端部とがセルフアライメントされて形成するフラッシュ
ＥＥＰＲＯＭの半導体装置の製造方法において、コント
ロールゲート電極となる第２の電極膜上に、第２の絶縁
膜を形成する工程と、この第２の絶縁膜と第２の電極膜
とをエッチングしてコントロールゲート電極を形成する
工程と、メモリＭＯＳトランジスタ部以外の領域にフォ
トレジストを残すためのフォトレジストのパターニング
工程と、第２の絶縁膜、フローティングゲート電極およ
び上記のフォトレジストをマスクとして、コントロール
ゲート電極とフローティングゲート電極間にある第１の
絶縁膜とフローティングゲート電極となる第１の電極膜
とをエッチングしてフローティングゲート電極を形成す
る工程と、を有することを特徴とするものである。
造方法は、上記の課題を解決するために提案するもので
あり、メモリＭＯＳトランジスタのチャネル長方向のフ
ローティングゲート電極端部とコントロールゲート電極
端部とがセルフアライメントされて形成するフラッシュ
ＥＥＰＲＯＭの半導体装置の製造方法において、コント
ロールゲート電極となる第２の電極膜上に、第２の絶縁
膜を形成する工程と、この第２の絶縁膜と第２の電極膜
とをエッチングしてコントロールゲート電極を形成する
工程と、メモリＭＯＳトランジスタ部以外の領域にフォ
トレジストを残すためのフォトレジストのパターニング
工程と、第２の絶縁膜、フローティングゲート電極およ
び上記のフォトレジストをマスクとして、コントロール
ゲート電極とフローティングゲート電極間にある第１の
絶縁膜とフローティングゲート電極となる第１の電極膜
とをエッチングしてフローティングゲート電極を形成す
る工程と、を有することを特徴とするものである。
【０００９】また、第１の絶縁膜と第１の電極膜をエッ
チングした後にも、コントロールゲート電極上に第２の
絶縁膜が残存するような膜厚で、第２絶縁膜を堆積する
ことを特徴とするものである。従来例で示した如く、コ
ントロールゲート電極形成時に使用したフォトレジスト
と周辺回路部を覆うように形成した他のフォトレジスト
とをマスクとして、メモリＭＯＳトランジスタのフロー
ティングゲート電極形成するフラッシュＥＥＰＲＯＭの
半導体装置の製造方法では、周辺回路部を覆うように形
成したフォトレジストのパターニング形成時にトラブル
が発生すると、フォトレジストの除去時にコントロール
ゲート電極形成時に使用したフォトレジストも除去さ
れ、再生が不能であった。しかし、上記の半導体装置の
製造方法のようにコントロールゲート電極上の第２の絶
縁膜をパターニングし、このパターニングした第２の絶
縁膜と周辺回路部を覆うように形成したフォトレジスト
とをマスクとして、メモリＭＯＳトランジスタのフロー
ティングゲート電極を形成する場合は、フォトレジスト
のパターニング時にトラブルが発生しても、フォトレジ
ストを除去して再度パターニングすることが可能とな
る。
チングした後にも、コントロールゲート電極上に第２の
絶縁膜が残存するような膜厚で、第２絶縁膜を堆積する
ことを特徴とするものである。従来例で示した如く、コ
ントロールゲート電極形成時に使用したフォトレジスト
と周辺回路部を覆うように形成した他のフォトレジスト
とをマスクとして、メモリＭＯＳトランジスタのフロー
ティングゲート電極形成するフラッシュＥＥＰＲＯＭの
半導体装置の製造方法では、周辺回路部を覆うように形
成したフォトレジストのパターニング形成時にトラブル
が発生すると、フォトレジストの除去時にコントロール
ゲート電極形成時に使用したフォトレジストも除去さ
れ、再生が不能であった。しかし、上記の半導体装置の
製造方法のようにコントロールゲート電極上の第２の絶
縁膜をパターニングし、このパターニングした第２の絶
縁膜と周辺回路部を覆うように形成したフォトレジスト
とをマスクとして、メモリＭＯＳトランジスタのフロー
ティングゲート電極を形成する場合は、フォトレジスト
のパターニング時にトラブルが発生しても、フォトレジ
ストを除去して再度パターニングすることが可能とな
る。
【００１０】
【実施例】本実施例は、フラッシュＥＥＰＲＯＭ半導体
装置の製造に本発明を適用した例であり、これを図１お
よび図２を参照して説明する。なお、従来術の説明で参
照した図３および図４中の構成部分と同様の構成部分に
は、同一の参照符号を付すものとする。
装置の製造に本発明を適用した例であり、これを図１お
よび図２を参照して説明する。なお、従来術の説明で参
照した図３および図４中の構成部分と同様の構成部分に
は、同一の参照符号を付すものとする。
【００１１】まず、図１（ａ）に示す如く、素子領域分
離とフィールド酸化膜を兼ねたＬＯＣＯＳ酸化膜１２が
形成されている半導体基板１１（一例としてＰ型導電体
半導体基板）のメモリＭＯＳトランジスタ部１に、熱酸
化によるゲート酸化膜１３を形成する。なお、この酸化
膜１３の膜厚は、半導体基板と後述するフローティング
ゲート電極１４ａとの間でＦＮ電流による消去、書き換
えができ、しかも記憶保持特性の良いような膜厚として
約１０ｎｍとする。次に、フローティングゲート電極と
する第１の電極膜として、例えば不純物をドープした第
１のポリシリコン膜１４を膜厚約１１０ｎｍほど堆積
し、その後、メモリＭＯＳトランジスタ部１のフローテ
ィングゲート電極幅（メモリＭＯＳトランジスタのチャ
ネル幅にチャネル幅端のＬＯＣＯＳ酸化膜にフローティ
ングゲート電極をオーバーラップさせた部分を加えた
幅）に第１のポリシリコン膜１４を残すようなマスクに
よって、第１ポリシリコン膜１４のパターニングを行
う。その後、半導体基板１１上に第１の絶縁膜１５を形
成する。なお、この第１の絶縁膜１５は、第１のポリシ
リコン膜１４を熱酸化した膜厚約１０ｎｍの熱酸化膜
と、減圧ＣＶＤ法による膜厚約１０ｎｍのＳｉＮ膜と、
このＳｉＮ膜を熱酸化して形成するごく薄いＳｉＯ2 と
で構成されている。
離とフィールド酸化膜を兼ねたＬＯＣＯＳ酸化膜１２が
形成されている半導体基板１１（一例としてＰ型導電体
半導体基板）のメモリＭＯＳトランジスタ部１に、熱酸
化によるゲート酸化膜１３を形成する。なお、この酸化
膜１３の膜厚は、半導体基板と後述するフローティング
ゲート電極１４ａとの間でＦＮ電流による消去、書き換
えができ、しかも記憶保持特性の良いような膜厚として
約１０ｎｍとする。次に、フローティングゲート電極と
する第１の電極膜として、例えば不純物をドープした第
１のポリシリコン膜１４を膜厚約１１０ｎｍほど堆積
し、その後、メモリＭＯＳトランジスタ部１のフローテ
ィングゲート電極幅（メモリＭＯＳトランジスタのチャ
ネル幅にチャネル幅端のＬＯＣＯＳ酸化膜にフローティ
ングゲート電極をオーバーラップさせた部分を加えた
幅）に第１のポリシリコン膜１４を残すようなマスクに
よって、第１ポリシリコン膜１４のパターニングを行
う。その後、半導体基板１１上に第１の絶縁膜１５を形
成する。なお、この第１の絶縁膜１５は、第１のポリシ
リコン膜１４を熱酸化した膜厚約１０ｎｍの熱酸化膜
と、減圧ＣＶＤ法による膜厚約１０ｎｍのＳｉＮ膜と、
このＳｉＮ膜を熱酸化して形成するごく薄いＳｉＯ2 と
で構成されている。
【００１２】続いて、第１の絶縁膜１５がメモリＭＯＳ
トランジスタ部１には残り、周辺回路部２は除去される
ようなマスクにて、第１の絶縁膜１５をパターニングす
る。さらにその後、周辺回路部２のＭＯＳトランジスタ
部の絶縁膜を除去した後、周辺回路部２のＭＯＳトラン
ジスタのゲート酸化膜１６を、熱酸化により膜厚約２５
ｎｍほど形成する。その後、コントロールゲート電極と
する第２の電極膜として、例えば不純物をドープした第
２のポリシリコン膜１７を膜厚約２２０ｎｍほど堆積す
る更にその後、第２の絶縁膜２１として、例えばＴＥＯ
Ｓ法等による酸化膜を膜厚約４０ｎｍほど堆積する。
トランジスタ部１には残り、周辺回路部２は除去される
ようなマスクにて、第１の絶縁膜１５をパターニングす
る。さらにその後、周辺回路部２のＭＯＳトランジスタ
部の絶縁膜を除去した後、周辺回路部２のＭＯＳトラン
ジスタのゲート酸化膜１６を、熱酸化により膜厚約２５
ｎｍほど形成する。その後、コントロールゲート電極と
する第２の電極膜として、例えば不純物をドープした第
２のポリシリコン膜１７を膜厚約２２０ｎｍほど堆積す
る更にその後、第２の絶縁膜２１として、例えばＴＥＯ
Ｓ法等による酸化膜を膜厚約４０ｎｍほど堆積する。
【００１３】次に、図１（ｂ）に示す如く、フォトレジ
スト１８を半導体基板１１の表面全体に塗布し、後述す
るメモリＭＯＳトランジスタ部１のコントロールゲート
電極１７ａや周辺回路部２のＭＯＳトランジスタのゲー
ト電極１７ｂを形成するためのマスクにより、フォトレ
ジスト１８のパターニングをする。その後、第２の絶縁
膜２１と第２のポリシリコン膜１７をＲＩＥ等でエッチ
ングし、フローティングゲート電極１７ａや周辺回路部
２のＭＯＳトランジスタのゲート電極１７ｂを形成す
る。
スト１８を半導体基板１１の表面全体に塗布し、後述す
るメモリＭＯＳトランジスタ部１のコントロールゲート
電極１７ａや周辺回路部２のＭＯＳトランジスタのゲー
ト電極１７ｂを形成するためのマスクにより、フォトレ
ジスト１８のパターニングをする。その後、第２の絶縁
膜２１と第２のポリシリコン膜１７をＲＩＥ等でエッチ
ングし、フローティングゲート電極１７ａや周辺回路部
２のＭＯＳトランジスタのゲート電極１７ｂを形成す
る。
【００１４】次に、図１（ｃ）に示す如く、フォトレジ
スト１８を除去した後、フォトレジスト１９を半導体基
板１１の表面全体に塗布し、メモリＭＯＳトランジスタ
部１以外の周辺回路部２をフォトレジスト１９が覆うよ
うにするためのマスクにより、フォトレジスト１９のパ
ターニングをする。ここで、もしフォトレジスト１９の
塗布後、又はフォトレジストのパターニング後におい
て、フォトレジストの塗布ムラ、マスクの合わせズレ、
線幅規格ハズレ等のトラブルが発生したとしても、直ち
にフォトレジスト１９を除去し、再度フォトレジストを
塗布してパターニングする再処理ができ、半導体基板が
不良となる事態を回避することができる。
スト１８を除去した後、フォトレジスト１９を半導体基
板１１の表面全体に塗布し、メモリＭＯＳトランジスタ
部１以外の周辺回路部２をフォトレジスト１９が覆うよ
うにするためのマスクにより、フォトレジスト１９のパ
ターニングをする。ここで、もしフォトレジスト１９の
塗布後、又はフォトレジストのパターニング後におい
て、フォトレジストの塗布ムラ、マスクの合わせズレ、
線幅規格ハズレ等のトラブルが発生したとしても、直ち
にフォトレジスト１９を除去し、再度フォトレジストを
塗布してパターニングする再処理ができ、半導体基板が
不良となる事態を回避することができる。
【００１５】続いて、図２（ｄ）に示す如く、フォトレ
ジスト１９と、メモリＭＯＳトランジスタ部１の酸化膜
２１およびフローティングゲート電極１７ａとをマスク
とし、第１の絶縁膜１５を、酸化膜用のＲＩＥエッチン
グ条件のもとで、エッチングし、続いて第１のポリシリ
コン膜１４を、ポリシリコンと酸化膜との選択比の大き
いポリシリコン用のＲＩＥエッチング条件のもとで、エ
ッチングする。この様なエッチングをすることで、メモ
リＭＯＳトランジスタ部１のコントロールゲート電極１
７ａ上の第２の絶縁膜２１もエッチングされ、次第に薄
くなっていくが、上記エッチング終了時点においても、
コントロールゲート電極１７ａ上に第２の絶縁膜２１は
残存して、コントロールゲート電極１７ａのエッチング
マスクともなっている。当然のことながら、この様にす
るため、第２の絶縁膜２１堆積時点では、膜厚確保の留
意が必要がある。
ジスト１９と、メモリＭＯＳトランジスタ部１の酸化膜
２１およびフローティングゲート電極１７ａとをマスク
とし、第１の絶縁膜１５を、酸化膜用のＲＩＥエッチン
グ条件のもとで、エッチングし、続いて第１のポリシリ
コン膜１４を、ポリシリコンと酸化膜との選択比の大き
いポリシリコン用のＲＩＥエッチング条件のもとで、エ
ッチングする。この様なエッチングをすることで、メモ
リＭＯＳトランジスタ部１のコントロールゲート電極１
７ａ上の第２の絶縁膜２１もエッチングされ、次第に薄
くなっていくが、上記エッチング終了時点においても、
コントロールゲート電極１７ａ上に第２の絶縁膜２１は
残存して、コントロールゲート電極１７ａのエッチング
マスクともなっている。当然のことながら、この様にす
るため、第２の絶縁膜２１堆積時点では、膜厚確保の留
意が必要がある。
【００１６】次に、図４（ｅ）に示す如く、フォトレジ
スト１９を除去し、その後メモリＭＯＳトランジスタ部
１のソースやドレインおよび周辺回路部２のＭＯＳトラ
ンジスタのソースやドレイン等の高濃度不純物層２０を
形成するためのイオン注入をする。その後、図示はして
ないが、層間絶縁膜の堆積、コンタクトホールの形成、
電極配線の形成、パッシベーション膜の堆積等をして、
フラッシュＥＥＰＲＯＭ半導体装置の作製する。以上、
フラッシュＥＥＰＲＯＭ半導体装置の製造に本発明を適
用した実施例について説明したが、ここで本発明の絶縁
膜１５物質としては、酸化膜に挟まれたＳｉＮ膜構成物
質以外にＴａ2 ０5 膜等の高誘電率薄膜を酸化膜で挟ん
だ構成の物質でもよく、又酸化膜のみでもよい。また、
コントロールゲート電極１７ａや周辺回路部２のＭＯＳ
トランジスタ電極１７ｂとする第２のポリシリコン膜１
７は、ポリシリコン膜の代わりにＷ、Ｍｏ等の遷移金属
やこれら金属のシリサイド等でもよい。その他、本発明
の技術的思想の範囲内で、プロセス条件は適宜変更が可
能である。
スト１９を除去し、その後メモリＭＯＳトランジスタ部
１のソースやドレインおよび周辺回路部２のＭＯＳトラ
ンジスタのソースやドレイン等の高濃度不純物層２０を
形成するためのイオン注入をする。その後、図示はして
ないが、層間絶縁膜の堆積、コンタクトホールの形成、
電極配線の形成、パッシベーション膜の堆積等をして、
フラッシュＥＥＰＲＯＭ半導体装置の作製する。以上、
フラッシュＥＥＰＲＯＭ半導体装置の製造に本発明を適
用した実施例について説明したが、ここで本発明の絶縁
膜１５物質としては、酸化膜に挟まれたＳｉＮ膜構成物
質以外にＴａ2 ０5 膜等の高誘電率薄膜を酸化膜で挟ん
だ構成の物質でもよく、又酸化膜のみでもよい。また、
コントロールゲート電極１７ａや周辺回路部２のＭＯＳ
トランジスタ電極１７ｂとする第２のポリシリコン膜１
７は、ポリシリコン膜の代わりにＷ、Ｍｏ等の遷移金属
やこれら金属のシリサイド等でもよい。その他、本発明
の技術的思想の範囲内で、プロセス条件は適宜変更が可
能である。
【００１７】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、コントロールゲート
電極とフローティングゲート電極間の絶縁膜やフローテ
ィングゲート電極をエッチングする際、フォトレジスト
のパターニング工程トラブルで半導体基板が不良となる
事態を回避することのが可能となる。
の半導体装置の製造方法によれば、コントロールゲート
電極とフローティングゲート電極間の絶縁膜やフローテ
ィングゲート電極をエッチングする際、フォトレジスト
のパターニング工程トラブルで半導体基板が不良となる
事態を回避することのが可能となる。
【図１】本発明を適用した実施例の工程の前半を、その
工程順に説明する概略断面図であり、（ａ）は第２のポ
リシリコン膜上に酸化膜を形成した状態、（ｂ）は第２
のポリシリコン膜上の酸化膜と第２のポリシリコン膜を
エッチングした状態、（ｃ）はセルフアライン型のフロ
ーティングゲート電極を形成するためのフォトレジスト
をパターニングした状態である。
工程順に説明する概略断面図であり、（ａ）は第２のポ
リシリコン膜上に酸化膜を形成した状態、（ｂ）は第２
のポリシリコン膜上の酸化膜と第２のポリシリコン膜を
エッチングした状態、（ｃ）はセルフアライン型のフロ
ーティングゲート電極を形成するためのフォトレジスト
をパターニングした状態である。
【図２】本発明を適用した実施例の工程の後半を、その
工程順に説明する概略断面図であり、（ｄ）はフローテ
ィングゲート電極を形成した状態、（ｅ）はメモリＭＯ
Ｓトランジスタ等のソース、ドレインとなる高濃度不純
物層をイオン注入により形成した状態である。
工程順に説明する概略断面図であり、（ｄ）はフローテ
ィングゲート電極を形成した状態、（ｅ）はメモリＭＯ
Ｓトランジスタ等のソース、ドレインとなる高濃度不純
物層をイオン注入により形成した状態である。
【図３】従来のフラッシュＥＥＰＲＯＭ半導体装置の製
造方法を、その工程順に説明する概略断面図であり、
（ａ）は第２のポリシリコン膜を形成した状態、（ｂ）
はコントロールゲート電極や周辺回路部のＭＯＳトラン
ジスタのゲート電極を形成した状態、（ｃ）はセルフア
ライン型のフローティングゲート電極を形成するための
フォトレジストをパターニングした状態である。
造方法を、その工程順に説明する概略断面図であり、
（ａ）は第２のポリシリコン膜を形成した状態、（ｂ）
はコントロールゲート電極や周辺回路部のＭＯＳトラン
ジスタのゲート電極を形成した状態、（ｃ）はセルフア
ライン型のフローティングゲート電極を形成するための
フォトレジストをパターニングした状態である。
【図４】従来のフラッシュＥＥＰＲＯＭ半導体装置の製
造方法を、その工程順に説明する概略断面図であり、
（ｄ）はフローティングゲート電極を形成した状態、
（ｅ）はメモリＭＯＳトランジスタ等のソース、ドレイ
ンとなる高濃度不純物層をイオン注入により形成した状
態である。
造方法を、その工程順に説明する概略断面図であり、
（ｄ）はフローティングゲート電極を形成した状態、
（ｅ）はメモリＭＯＳトランジスタ等のソース、ドレイ
ンとなる高濃度不純物層をイオン注入により形成した状
態である。
１ メモリＭＯＳトランジスタ部 ２ 周辺回路部 １１ 半導体基板 １２ ＬＯＣＯＳ酸化膜 １３ ゲート酸化膜 １４ 第１のポリシリコン膜 １５ 第１の絶縁膜 １６ ゲート酸化膜 １７ 第２のポリシリコン膜 １８ フォトレジスト １９ フォトレジスト ２０ 高濃度不純物層 ２１ 第１の絶縁膜
Claims (2)
- 【請求項１】 メモリＭＯＳトランジスタのチャネル長
方向のフローティングゲート電極端部とコントロールゲ
ート電極端部とが、セルフアライメントされて形成され
るフラッシュＥＥＰＲＯＭ半導体装置の製造方法におい
て、 前記コントロールゲート電極となる第２の電極膜上に、
第２の絶縁膜を形成する工程と、 前記第２の絶縁膜と前記第２の電極膜とをエッチングし
て前記コントロールゲート電極を形成する工程と、 メモリＭＯＳトランジスタ部以外の領域にフォトレジス
トを残すためのフォトレジストのパターニング工程と、 前記第２の絶縁膜、前記フローティングゲート電極およ
び前記フォトレジストをマスクとして、前記コントロー
ルゲート電極と前記フローティングゲート電極間にある
第１の絶縁膜と前記フローティングゲート電極となる第
１の電極膜とをエッチングして前記フローティングゲー
ト電極を形成する工程と、を有することを特徴とするフ
ラッシュＥＥＰＲＯＭ半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜と前記第１の電極膜を
エッチングした後にも、前記コントロールゲート電極上
に第２の絶縁膜が残存するような膜厚で、前記第２絶縁
膜を堆積することを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204614A JPH0955441A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204614A JPH0955441A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955441A true JPH0955441A (ja) | 1997-02-25 |
Family
ID=16493399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204614A Pending JPH0955441A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955441A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
| US6534355B2 (en) | 1998-11-26 | 2003-03-18 | Nec Corporation | Method of manufacturing a flash memory having a select transistor |
| KR100393228B1 (ko) * | 2001-07-26 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬 무노광 패턴 형성 프로세스를 이용한 플래쉬메모리 소자의 제조 방법 |
| KR100470990B1 (ko) * | 1997-10-07 | 2005-07-04 | 삼성전자주식회사 | 메모리셀영역과주변로직영역트랜지스터의게이트적층형태가상이한반도체장치의제조방법 |
-
1995
- 1995-08-10 JP JP7204614A patent/JPH0955441A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470990B1 (ko) * | 1997-10-07 | 2005-07-04 | 삼성전자주식회사 | 메모리셀영역과주변로직영역트랜지스터의게이트적층형태가상이한반도체장치의제조방법 |
| US6534355B2 (en) | 1998-11-26 | 2003-03-18 | Nec Corporation | Method of manufacturing a flash memory having a select transistor |
| JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
| KR100393228B1 (ko) * | 2001-07-26 | 2003-07-31 | 삼성전자주식회사 | 자기 정렬 무노광 패턴 형성 프로세스를 이용한 플래쉬메모리 소자의 제조 방법 |
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