JPH0637063A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0637063A JPH0637063A JP21100092A JP21100092A JPH0637063A JP H0637063 A JPH0637063 A JP H0637063A JP 21100092 A JP21100092 A JP 21100092A JP 21100092 A JP21100092 A JP 21100092A JP H0637063 A JPH0637063 A JP H0637063A
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Abstract
(57)【要約】
【目的】 レジスト層をマスクとしてポリＳｉ等の導電
材層をドライエッチングして電極層又は配線層を形成す
る方法において、レジスト層の除去を容易にする。 【構成】 半導体基板１０の表面を覆う絶縁膜１２の上
にポリＳｉ等の導電材層を形成した後、この導電材層に
対してＣｌ系又はＢｒ系のエッチングガスを用い且つレ
ジスト層１６をマスクとするドライエッチング処理を施
して該導電材層の残存部からなる電極層１４Ａ又は配線
層を形成する。そして、ドライエッチングの際にレジス
ト層１６の表面に形成された変質層１６Ａを、Ｏ2 ガス
とＦ成分含有ガスとの混合ガスを用い且つ基板１０を加
熱しないアッシング処理により除去する。この後、残存
するレジスト層１６は、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 等を用い
る酸洗浄処理により簡単に除去することができ、絶縁膜
１２の膜減りも抑制できる。
材層をドライエッチングして電極層又は配線層を形成す
る方法において、レジスト層の除去を容易にする。 【構成】 半導体基板１０の表面を覆う絶縁膜１２の上
にポリＳｉ等の導電材層を形成した後、この導電材層に
対してＣｌ系又はＢｒ系のエッチングガスを用い且つレ
ジスト層１６をマスクとするドライエッチング処理を施
して該導電材層の残存部からなる電極層１４Ａ又は配線
層を形成する。そして、ドライエッチングの際にレジス
ト層１６の表面に形成された変質層１６Ａを、Ｏ2 ガス
とＦ成分含有ガスとの混合ガスを用い且つ基板１０を加
熱しないアッシング処理により除去する。この後、残存
するレジスト層１６は、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 等を用い
る酸洗浄処理により簡単に除去することができ、絶縁膜
１２の膜減りも抑制できる。
Description
【０００１】
【産業上の利用分野】この発明は、レジスト層をマスク
としてポリＳｉ（シリコン）等の導電材層をドライエッ
チングして電極層又は配線層を形成することを含む半導
体装置の製法に関し、特にドライエッチングの際にレジ
スト層の表面に形成される変質層を酸素ガスとフッ素成
分含有ガスとの混合ガスを用いる非加熱のアッシング処
理により除去した後酸洗浄処理を行なうことによりレジ
スト除去を容易にしたものである。
としてポリＳｉ（シリコン）等の導電材層をドライエッ
チングして電極層又は配線層を形成することを含む半導
体装置の製法に関し、特にドライエッチングの際にレジ
スト層の表面に形成される変質層を酸素ガスとフッ素成
分含有ガスとの混合ガスを用いる非加熱のアッシング処
理により除去した後酸洗浄処理を行なうことによりレジ
スト除去を容易にしたものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＬＳＩ等においてゲート
電極層を形成する方法としては、図７〜９に示すものが
提案されている。
電極層を形成する方法としては、図７〜９に示すものが
提案されている。
【０００３】図７の工程では、シリコンからなる半導体
基板１０の表面を酸化してシリコンオキサイドからなる
ゲート絶縁膜１２を形成した後、絶縁膜１２の上には、
ポリＳｉ又はポリサイド（ポリＳｉ上にＷＳｉ2 等のシ
リサイドを堆積したもの）からなる導電材層１４を形成
する。そして、導電材層１４の上に所望のゲート電極乃
至配線パターンに従ってレジスト層１６を形成した後、
このレジスト層１６をマスクとして導電材層１４を選択
的にドライエッチングすることにより層１４の残存部か
らなるゲート電極層１４Ａ乃至配線層を形成する。
基板１０の表面を酸化してシリコンオキサイドからなる
ゲート絶縁膜１２を形成した後、絶縁膜１２の上には、
ポリＳｉ又はポリサイド（ポリＳｉ上にＷＳｉ2 等のシ
リサイドを堆積したもの）からなる導電材層１４を形成
する。そして、導電材層１４の上に所望のゲート電極乃
至配線パターンに従ってレジスト層１６を形成した後、
このレジスト層１６をマスクとして導電材層１４を選択
的にドライエッチングすることにより層１４の残存部か
らなるゲート電極層１４Ａ乃至配線層を形成する。
【０００４】この場合のドライエッチング方法として
は、ＳＦ6 ，ＣＦ4 等のＦ系エッチングガスを用いる第
１の方法と、Ｃｌ2 等のＣｌ系エッチングガス又はＨＢ
ｒ等のＢｒ系エッチングガスを用いる第２の方法とが提
案されている。第１の方法によると、絶縁膜１２を構成
するシリコンオキサイドに対する導電材の選択比が低い
ので、絶縁膜１２の膜減り量が多い欠点がある。これに
対し、第２の方法は、Ｆに比べてＣｌやＢｒがＳｉＯ2
と反応しにくいために、シリコンオキサイドに対する導
電材の選択比が高くなり、絶縁膜（ＳｉＯ2 膜）１２の
膜減り量を低減するのに好都合な方法である。
は、ＳＦ6 ，ＣＦ4 等のＦ系エッチングガスを用いる第
１の方法と、Ｃｌ2 等のＣｌ系エッチングガス又はＨＢ
ｒ等のＢｒ系エッチングガスを用いる第２の方法とが提
案されている。第１の方法によると、絶縁膜１２を構成
するシリコンオキサイドに対する導電材の選択比が低い
ので、絶縁膜１２の膜減り量が多い欠点がある。これに
対し、第２の方法は、Ｆに比べてＣｌやＢｒがＳｉＯ2
と反応しにくいために、シリコンオキサイドに対する導
電材の選択比が高くなり、絶縁膜（ＳｉＯ2 膜）１２の
膜減り量を低減するのに好都合な方法である。
【０００５】しかしながら、第２の方法によると、ドラ
イエッチングの際にレジスト層１６の表面にＣｌ，Ｂｒ
等のエッチングガスやＳｉＣｌ4 ，ＳｉＢｒ4 ，ＷＣｌ
6 等の反応生成物が打込まれて変質層が形成されるた
め、通常のレジスト除去工程（すなわちアッシング処理
の後Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 等による酸洗浄処理を行なう
もの）ではレジスト層１６を完全に除去することができ
ず、フッ酸処理等の追加処理を必要とする。
イエッチングの際にレジスト層１６の表面にＣｌ，Ｂｒ
等のエッチングガスやＳｉＣｌ4 ，ＳｉＢｒ4 ，ＷＣｌ
6 等の反応生成物が打込まれて変質層が形成されるた
め、通常のレジスト除去工程（すなわちアッシング処理
の後Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 等による酸洗浄処理を行なう
もの）ではレジスト層１６を完全に除去することができ
ず、フッ酸処理等の追加処理を必要とする。
【０００６】図８は、レジスト層１６を除去すべくアッ
シング処理を施した後の状態を示すもので、電極層１４
Ａ上には、レジスト層１６の表面に形成された変質層の
一部１６ａ，１６ｂが残存している。アッシング処理と
しては、種々の方法があるが、（１）Ｏ2 プラズマを用
いて基板（ウエハ）を加熱しながらレジストをアッシン
グする方法、（２）基板（ウエハ）に紫外光を照射し且
つ基板（ウエハ）を加熱しながらオゾンを用いてレジス
トをアッシングする方法などが一般的になっている。こ
れらの方法でアッシングを行なうと、基板温度の上昇に
よって変質層が硬化するため、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 を
用いた酸洗浄では変質部分１６ａ，１６ｂを完全に除去
することができず、図８に示した変質部分１６ａ，１６
ｂの下半分位は残存したままとなる。
シング処理を施した後の状態を示すもので、電極層１４
Ａ上には、レジスト層１６の表面に形成された変質層の
一部１６ａ，１６ｂが残存している。アッシング処理と
しては、種々の方法があるが、（１）Ｏ2 プラズマを用
いて基板（ウエハ）を加熱しながらレジストをアッシン
グする方法、（２）基板（ウエハ）に紫外光を照射し且
つ基板（ウエハ）を加熱しながらオゾンを用いてレジス
トをアッシングする方法などが一般的になっている。こ
れらの方法でアッシングを行なうと、基板温度の上昇に
よって変質層が硬化するため、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 を
用いた酸洗浄では変質部分１６ａ，１６ｂを完全に除去
することができず、図８に示した変質部分１６ａ，１６
ｂの下半分位は残存したままとなる。
【０００７】そこで、残存した変質部分を除去すべくフ
ッ酸処理を施すと、図９に示すように電極層１４Ａ上か
らすべての変質部分を除去することができる。
ッ酸処理を施すと、図９に示すように電極層１４Ａ上か
らすべての変質部分を除去することができる。
【０００８】
【発明が解決しようとする課題】上記した従来技術によ
ると、図９のフッ酸処理で絶縁膜１２がエッチングさ
れ、０．５〜１．０［ｎｍ］程度の膜減りが生ずる。こ
のため、歩留りが低下する不都合があった。
ると、図９のフッ酸処理で絶縁膜１２がエッチングさ
れ、０．５〜１．０［ｎｍ］程度の膜減りが生ずる。こ
のため、歩留りが低下する不都合があった。
【０００９】この発明の目的は、電極又は配線パターニ
ングに用いたレジスト層を簡単に除去することができ、
しかも下地絶縁膜の膜減り量を低減することができる新
規な半導体装置の製法を提供することにある。
ングに用いたレジスト層を簡単に除去することができ、
しかも下地絶縁膜の膜減り量を低減することができる新
規な半導体装置の製法を提供することにある。
【００１０】
【課題を解決するための手段】この発明による半導体装
置の製法は、（ａ）基板の表面を覆う絶縁膜の上に半導
体、高融点金属及び高融点金属シリサイドのうちの少な
くとも１つのものからなる導電材層を形成する工程と、
（ｂ）前記導電材層の上に所望の電極又は配線パターン
に従ってレジスト層を形成する工程と、（ｃ）塩素系又
は臭素系のエッチングガスを用い且つ前記レジスト層を
マスクとするドライエッチング処理により前記導電材層
をパターニングして該導電材層の残存部からなる電極層
又は配線層を形成する工程と、（ｄ）前記ドライエッチ
ング処理の際に前記レジスト層の表面に形成された変質
層を、酸素ガスとフッ素成分含有ガスとの混合ガスを用
い且つ前記基板を加熱しないアッシング処理により除去
する工程と、（ｅ）前記変質層の除去後に残存するレジ
スト層を酸洗浄処理により除去する工程とを含むもので
ある。
置の製法は、（ａ）基板の表面を覆う絶縁膜の上に半導
体、高融点金属及び高融点金属シリサイドのうちの少な
くとも１つのものからなる導電材層を形成する工程と、
（ｂ）前記導電材層の上に所望の電極又は配線パターン
に従ってレジスト層を形成する工程と、（ｃ）塩素系又
は臭素系のエッチングガスを用い且つ前記レジスト層を
マスクとするドライエッチング処理により前記導電材層
をパターニングして該導電材層の残存部からなる電極層
又は配線層を形成する工程と、（ｄ）前記ドライエッチ
ング処理の際に前記レジスト層の表面に形成された変質
層を、酸素ガスとフッ素成分含有ガスとの混合ガスを用
い且つ前記基板を加熱しないアッシング処理により除去
する工程と、（ｅ）前記変質層の除去後に残存するレジ
スト層を酸洗浄処理により除去する工程とを含むもので
ある。
【００１１】このような製法において、前記アッシング
処理では、ダウンフロー型アッシング装置を用いてアッ
シングを行なうのが好ましい。
処理では、ダウンフロー型アッシング装置を用いてアッ
シングを行なうのが好ましい。
【００１２】
【作用】レジスト層の表面に形成される変質層には、エ
ッチングガスの他にＳｉやＷ等が反応生成物の形で打込
まれている。この発明では、ＳｉやＷをエッチング可能
なＦ成分含有ガスをＯ2 ガスに添加したもの（例えばＯ
2 ＋ＣＦ4 ，Ｏ2 ＋ＣＨＦ3 ，Ｏ2 ＋Ｃ2 Ｆ6 等）をア
ッシングガスとして用い、しかもアッシング中は基板
（ウエハ）を加熱しないので、変質層は硬化することな
く容易に除去される。そして、変質層の除去後に残存す
るレジスト層は、フッ酸処理を用いなくても、Ｈ2 ＳＯ
4 ＋Ｈ2 Ｏ2 等の酸洗浄処理で容易に除去されるから、
絶縁膜の膜減りを抑制することができる。
ッチングガスの他にＳｉやＷ等が反応生成物の形で打込
まれている。この発明では、ＳｉやＷをエッチング可能
なＦ成分含有ガスをＯ2 ガスに添加したもの（例えばＯ
2 ＋ＣＦ4 ，Ｏ2 ＋ＣＨＦ3 ，Ｏ2 ＋Ｃ2 Ｆ6 等）をア
ッシングガスとして用い、しかもアッシング中は基板
（ウエハ）を加熱しないので、変質層は硬化することな
く容易に除去される。そして、変質層の除去後に残存す
るレジスト層は、フッ酸処理を用いなくても、Ｈ2 ＳＯ
4 ＋Ｈ2 Ｏ2 等の酸洗浄処理で容易に除去されるから、
絶縁膜の膜減りを抑制することができる。
【００１３】また、アッシング処理にダウンフロー型ア
ッシング装置を用いると、Ｏ2 ガスとＦ成分含有ガスと
の混合ガスをアッシングガスとして用いても電極材（又
は配線材）に対するレジストの選択比が高くなり、電極
層（又は配線層）の除去量を減らすことができる。
ッシング装置を用いると、Ｏ2 ガスとＦ成分含有ガスと
の混合ガスをアッシングガスとして用いても電極材（又
は配線材）に対するレジストの選択比が高くなり、電極
層（又は配線層）の除去量を減らすことができる。
【００１４】
【実施例】図１〜４は、この発明の一実施例によるゲー
ト電極形成方法を示すもので、各々の図に対応する工程
（１）〜（４）を順次に説明する。
ト電極形成方法を示すもので、各々の図に対応する工程
（１）〜（４）を順次に説明する。
【００１５】（１）例えばシリコンからなる半導体基板
１０の表面に熱酸化法等によりシリコンオキサイドから
なるゲート絶縁膜１２を形成した後、絶縁膜１２の上に
は、ゲート電極材からなる導電材層１４を被着する。ゲ
ート電極材としては、ポリＳｉ等の半導体、Ｗ，Ｍｏ，
Ｔｉ等の高融点金属又はＷＳｉ2 ，ＭｏＳｉ2 ，ＴａＳ
ｉ2 ，ＴｉＳｉ2 等の高融点金属シリサイドを単独で又
は複数組合せて使用できるが、この実施例では一例とし
てポリＳｉ上にＷＳｉ2 を堆積したポリサイドを用い
る。
１０の表面に熱酸化法等によりシリコンオキサイドから
なるゲート絶縁膜１２を形成した後、絶縁膜１２の上に
は、ゲート電極材からなる導電材層１４を被着する。ゲ
ート電極材としては、ポリＳｉ等の半導体、Ｗ，Ｍｏ，
Ｔｉ等の高融点金属又はＷＳｉ2 ，ＭｏＳｉ2 ，ＴａＳ
ｉ2 ，ＴｉＳｉ2 等の高融点金属シリサイドを単独で又
は複数組合せて使用できるが、この実施例では一例とし
てポリＳｉ上にＷＳｉ2 を堆積したポリサイドを用い
る。
【００１６】次に、導電材層１４の上に所望のゲート電
極乃至配線パターンに従ってレジスト層１６を周知のホ
トリソグラフィ処理等により形成する。
極乃至配線パターンに従ってレジスト層１６を周知のホ
トリソグラフィ処理等により形成する。
【００１７】（２）次に、レジスト層１６をマスクとし
て導電材層１４を選択的にドライエッチングして層１４
の残存部からなる電極層１４Ａ乃至配線層を形成する。
このときのドライエッチング処理では、マイクロ波プラ
ズマエッチング装置、反応性イオンエッチング（ＲＩ
Ｅ）装置又はＥＣＲプラズマエッチング装置等を用いる
と共にエッチングガスとしてＣｌ系又はＢｒ系のガスを
用いて異方性エッチングを行なう。このようにすると、
シリコンオキサイドに対するポリサイドの選択比が高く
なるので、絶縁膜（ＳｉＯ2 膜）１２の膜減り量を低減
することができる。Ｃｌ系又はＢｒ系のガスとしては、
Ｃｌ2 ，Ｏ2 ＋Ｃｌ2 ，ＨＢｒ，ＨＢｒ＋Ｏ2 ，ＨＢｒ
＋Ｃｌ2 等を使用できる。
て導電材層１４を選択的にドライエッチングして層１４
の残存部からなる電極層１４Ａ乃至配線層を形成する。
このときのドライエッチング処理では、マイクロ波プラ
ズマエッチング装置、反応性イオンエッチング（ＲＩ
Ｅ）装置又はＥＣＲプラズマエッチング装置等を用いる
と共にエッチングガスとしてＣｌ系又はＢｒ系のガスを
用いて異方性エッチングを行なう。このようにすると、
シリコンオキサイドに対するポリサイドの選択比が高く
なるので、絶縁膜（ＳｉＯ2 膜）１２の膜減り量を低減
することができる。Ｃｌ系又はＢｒ系のガスとしては、
Ｃｌ2 ，Ｏ2 ＋Ｃｌ2 ，ＨＢｒ，ＨＢｒ＋Ｏ2 ，ＨＢｒ
＋Ｃｌ2 等を使用できる。
【００１８】図２のドライエッチング工程では、前述し
たようにレジスト層１６の表面にエッチングガスや反応
生成物が打込まれ、Ｏ2 プラズマやオゾンでは除去不能
な変質層１６Ａが形成される。
たようにレジスト層１６の表面にエッチングガスや反応
生成物が打込まれ、Ｏ2 プラズマやオゾンでは除去不能
な変質層１６Ａが形成される。
【００１９】（３）次に、Ｏ2 ＋Ｆ成分含有ガスをアッ
シングガスとし且つ基板１０を加熱しないアッシング処
理により変質層１６Ａを除去する。このとき、変質層１
６Ａ中のレジストは、フッ素（Ｆ）が水素（Ｈ）を引抜
くことにより脆弱化し、基板加熱なしでも効率的にアッ
シングされる。また、変質層１６Ａ中に取り込まれた反
応生成物（例えばＳｉＣｌx ，ＳｉＢｒx ，ＷＣｌy
等、ここでｘ＝１〜４，ｙ＝１〜６）は、Ｆと反応して
ＳｉＦ4 やＷＦ6 の形で除去される。
シングガスとし且つ基板１０を加熱しないアッシング処
理により変質層１６Ａを除去する。このとき、変質層１
６Ａ中のレジストは、フッ素（Ｆ）が水素（Ｈ）を引抜
くことにより脆弱化し、基板加熱なしでも効率的にアッ
シングされる。また、変質層１６Ａ中に取り込まれた反
応生成物（例えばＳｉＣｌx ，ＳｉＢｒx ，ＷＣｌy
等、ここでｘ＝１〜４，ｙ＝１〜６）は、Ｆと反応して
ＳｉＦ4 やＷＦ6 の形で除去される。
【００２０】図３のアッシング工程では、Ｏ2 ガスにＦ
成分含有ガスを添加したことによりアッシング効率が上
昇すると共に、基板１０を加熱しないことにより変質層
１６Ａの硬化が回避される。従って、変質層１６Ａを簡
単に除去することができ、アッシングに伴う絶縁膜１２
の膜減りも少なく抑えることができる（具体例について
は後述する）。
成分含有ガスを添加したことによりアッシング効率が上
昇すると共に、基板１０を加熱しないことにより変質層
１６Ａの硬化が回避される。従って、変質層１６Ａを簡
単に除去することができ、アッシングに伴う絶縁膜１２
の膜減りも少なく抑えることができる（具体例について
は後述する）。
【００２１】（４）次に、変質層１６Ａの除去後に残存
するレジスト層１６を、Ｈ2 ＳＯ4＋Ｈ2 Ｏ2 を用いた
酸洗浄処理により除去する。ここで、レジスト層１６は
完全に除去され、従来のようにフッ酸処理を追加する必
要がない。図４の酸洗浄処理では、絶縁膜１２の膜減り
が殆どない。
するレジスト層１６を、Ｈ2 ＳＯ4＋Ｈ2 Ｏ2 を用いた
酸洗浄処理により除去する。ここで、レジスト層１６は
完全に除去され、従来のようにフッ酸処理を追加する必
要がない。図４の酸洗浄処理では、絶縁膜１２の膜減り
が殆どない。
【００２２】図３のアッシング工程では、例えば図５に
ついて後述するマイクロ波プラズマアッシャ、図６につ
いて後述するケミカルドライエッチング（ＣＤＥ）装置
等のダウンフロー型のアッシング装置を用いると、Ｏ2
ガスとＦ成分含有ガスとの混合ガスをアッシングガスと
して用いても電極層１４Ａに対するレジスト層１６の選
択比が高く、電極層１４Ａの除去量が少ない利点があ
る。これに対し、平行平板型アッシャのようにイオンが
関与するアッシング装置では、アッシング速度が速くな
る利点はあるものの、電極材に対するレジストの選択比
が低く、電極層１４Ａの除去量が多くなる欠点がある。
ついて後述するマイクロ波プラズマアッシャ、図６につ
いて後述するケミカルドライエッチング（ＣＤＥ）装置
等のダウンフロー型のアッシング装置を用いると、Ｏ2
ガスとＦ成分含有ガスとの混合ガスをアッシングガスと
して用いても電極層１４Ａに対するレジスト層１６の選
択比が高く、電極層１４Ａの除去量が少ない利点があ
る。これに対し、平行平板型アッシャのようにイオンが
関与するアッシング装置では、アッシング速度が速くな
る利点はあるものの、電極材に対するレジストの選択比
が低く、電極層１４Ａの除去量が多くなる欠点がある。
【００２３】図５は、マイクロ波プラズマアッシャを示
すものである。石英ベルジャ２０等で構成されるエッチ
ング室２２内には、試料台２４上に基板１０等の被処理
ウエハ２６が配置される。試料台２４は、冷却水ＣＬに
より例えば２０℃に冷却される。エッチング室２２に
は、給気管２８からＯ2 ＋ＣＦ4 ，Ｏ2 ＋ＣＨＦ3 等の
エッチングガスＥＧが供給され、室内のガスは排気管３
０を介して排気装置３２により排気される。エッチング
室２２には、マイクロ波発振器３４から導波管３６を介
して例えば２．４５［ＧＨｚ］のマイクロ波が供給され
る。
すものである。石英ベルジャ２０等で構成されるエッチ
ング室２２内には、試料台２４上に基板１０等の被処理
ウエハ２６が配置される。試料台２４は、冷却水ＣＬに
より例えば２０℃に冷却される。エッチング室２２に
は、給気管２８からＯ2 ＋ＣＦ4 ，Ｏ2 ＋ＣＨＦ3 等の
エッチングガスＥＧが供給され、室内のガスは排気管３
０を介して排気装置３２により排気される。エッチング
室２２には、マイクロ波発振器３４から導波管３６を介
して例えば２．４５［ＧＨｚ］のマイクロ波が供給され
る。
【００２４】図６は、ＣＤＥ装置を示すものである。エ
ッチング室４０内には、試料台４２上に基板１０等の被
処理ウエハ４４が配置される。エッチング室４０には、
輸送管４６を介してエッチングガスＥＧが供給され、輸
送管４６の一部にはマイクロ波発振器４８から導波管５
０を介して例えば２．４５［ＧＨｚ］のマイクロ波が供
給される。エッチング室内のガスは、排気管５２を介し
て排気装置５４により排気される。
ッチング室４０内には、試料台４２上に基板１０等の被
処理ウエハ４４が配置される。エッチング室４０には、
輸送管４６を介してエッチングガスＥＧが供給され、輸
送管４６の一部にはマイクロ波発振器４８から導波管５
０を介して例えば２．４５［ＧＨｚ］のマイクロ波が供
給される。エッチング室内のガスは、排気管５２を介し
て排気装置５４により排気される。
【００２５】なお、図５又は図６の装置において、プラ
ズマの励起源としては、マイクロ波発振器に限らず、高
周波（ＲＦ）電源を使用することも可能である。
ズマの励起源としては、マイクロ波発振器に限らず、高
周波（ＲＦ）電源を使用することも可能である。
【００２６】次に、図３のアッシング工程で図５のアッ
シャを使用した場合についてレジスト除去の具体例を述
べる。
シャを使用した場合についてレジスト除去の具体例を述
べる。
【００２７】図２のドライエッチング工程では、マイク
ロ波プラズマエッチング装置を用い且つエッチングガス
としてＣｌ2 を用いて導電材層１４をパターニングして
電極層１４Ａを形成した。そして、図３のアッシング工
程では、図５のアッシャを用い且つアッシングガスとし
てＯ2 ＋ＣＨＦ3 を用いて変質層１６Ａをアッシングし
た。この後、図４の工程では、変質層１６Ａの除去後に
残存するレジスト層１６をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 による
酸洗浄処理で除去した。
ロ波プラズマエッチング装置を用い且つエッチングガス
としてＣｌ2 を用いて導電材層１４をパターニングして
電極層１４Ａを形成した。そして、図３のアッシング工
程では、図５のアッシャを用い且つアッシングガスとし
てＯ2 ＋ＣＨＦ3 を用いて変質層１６Ａをアッシングし
た。この後、図４の工程では、変質層１６Ａの除去後に
残存するレジスト層１６をＨ2 ＳＯ4 ＋Ｈ2 Ｏ2 による
酸洗浄処理で除去した。
【００２８】図３のアッシング工程では、表１の（Ａ）
〜（Ｃ）に示すような異なる条件でアッシングを行なっ
た。
〜（Ｃ）に示すような異なる条件でアッシングを行なっ
た。
【００２９】
【表１】 （Ａ）〜（Ｃ）の条件でのアッシング特性は、表２に示
す通りであった。
す通りであった。
【００３０】
【表２】 Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による酸洗浄処理の後、光学式顕
微鏡及び走査形電子顕微鏡によりレジストが完全に除去
されているか否か調べた。また、絶縁膜（ＳｉＯ2 膜）
１２の膜減り量の測定も行なった。これらの結果を表３
に示す。
微鏡及び走査形電子顕微鏡によりレジストが完全に除去
されているか否か調べた。また、絶縁膜（ＳｉＯ2 膜）
１２の膜減り量の測定も行なった。これらの結果を表３
に示す。
【００３１】
【表３】 従って、上記した例によれば、ゲート電極エッチング後
にＯ2 ＋ＣＨＦ3 を主体としたガスによりアッシングを
行なえば、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけでフッ
酸処理なしでレジストを完全に除去できることがわか
る。なお、図３のアッシング工程を省略した場合には、
Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけでレジストを完全
に除去することはできなかった。
にＯ2 ＋ＣＨＦ3 を主体としたガスによりアッシングを
行なえば、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけでフッ
酸処理なしでレジストを完全に除去できることがわか
る。なお、図３のアッシング工程を省略した場合には、
Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけでレジストを完全
に除去することはできなかった。
【００３２】次に、図３のアッシング工程で図６のＣＤ
Ｅ装置を用いた場合についてレジスト除去の具体例を述
べる。
Ｅ装置を用いた場合についてレジスト除去の具体例を述
べる。
【００３３】この例が前述の図５のアッシャを用いた例
と異なる点は、図３のアッシング工程で図６のＣＤＥ装
置を用い且つアッシングガスとしてＯ2 ＋ＣＦ4 を用い
て変質層１６Ａを除去したことであり、図２及び図４の
工程については図５のアッシャを用いた前述例と同様で
ある。
と異なる点は、図３のアッシング工程で図６のＣＤＥ装
置を用い且つアッシングガスとしてＯ2 ＋ＣＦ4 を用い
て変質層１６Ａを除去したことであり、図２及び図４の
工程については図５のアッシャを用いた前述例と同様で
ある。
【００３４】図３のアッシング工程でのアッシング条件
は、次の通りであった。
は、次の通りであった。
【００３５】 Ｏ2 流量………………………………５００［ｓｃｃｍ］ ＣＦ4 流量…………………………… ２５［ｓｃｃｍ］ 圧力…………………………………… ３０［Ｐａ］ マイクロ波パワー……………………４００［Ｗ］ 処理時間……………………………… ３０［秒］ このようなアッシング条件に基づくアッシング特性は、
次の通りであった。
次の通りであった。
【００３６】アッシング速度Ｒ’…………………５７５
〜５８９［ｎｍ／分］ ＳｉＯ2 エッチ速度Ｓ’……………０．３７［ｎｍ／
分］ 選択比Ｒ’／Ｓ’……………………１５９１ Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による酸洗浄処理の後、図５のア
ッシャを用いた前述例と同様にしてレジスト残りの有無
を調べると共に絶縁膜（ＳｉＯ2 膜）１２の膜減り量を
測定した。この結果、レジスト残りは全くなく、膜減り
量は０．２［ｎｍ］であった。
〜５８９［ｎｍ／分］ ＳｉＯ2 エッチ速度Ｓ’……………０．３７［ｎｍ／
分］ 選択比Ｒ’／Ｓ’……………………１５９１ Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による酸洗浄処理の後、図５のア
ッシャを用いた前述例と同様にしてレジスト残りの有無
を調べると共に絶縁膜（ＳｉＯ2 膜）１２の膜減り量を
測定した。この結果、レジスト残りは全くなく、膜減り
量は０．２［ｎｍ］であった。
【００３７】従って、この例によれば、ゲート電極エッ
チング後にＯ2 ＋ＣＦ4 を主体としたガスによりアッシ
ングを行なえば、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけ
でフッ酸処理なしでレジストを完全に除去できることが
わかる。なお、図３のアッシング工程を省略した場合に
は、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけでレジストを
完全に除去することはできなかった。
チング後にＯ2 ＋ＣＦ4 を主体としたガスによりアッシ
ングを行なえば、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけ
でフッ酸処理なしでレジストを完全に除去できることが
わかる。なお、図３のアッシング工程を省略した場合に
は、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 による洗浄だけでレジストを
完全に除去することはできなかった。
【００３８】
【発明の効果】以上のように、この発明によれば、レジ
スト層表面の変質層をＯ2 ガスとＦ成分含有ガスとの混
合ガスを用いる非加熱のアッシング処理で除去してから
残存するレジスト層を酸洗浄処理で除去するようにした
ので、酸洗浄処理では、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 等を用い
て簡単にレジスト除去を行なえると共に下地絶縁膜の膜
減り量を低減することができ、歩留りが向上する効果が
得られるものである。
スト層表面の変質層をＯ2 ガスとＦ成分含有ガスとの混
合ガスを用いる非加熱のアッシング処理で除去してから
残存するレジスト層を酸洗浄処理で除去するようにした
ので、酸洗浄処理では、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 等を用い
て簡単にレジスト除去を行なえると共に下地絶縁膜の膜
減り量を低減することができ、歩留りが向上する効果が
得られるものである。
【００３９】また、アッシング処理にダウンフロー型ア
ッシング装置を用いると、電極層又は配線層の除去量を
低減できる利点もある。
ッシング装置を用いると、電極層又は配線層の除去量を
低減できる利点もある。
【図１】〜
【図４】 この発明の一実施例によるゲート電極形成方
法を示す基板断面図である。
法を示す基板断面図である。
【図５】及び
【図６】 この発明の実施に用いられるダウンフロー型
アッシング装置としてマイクロ波プラズマアッシャ及び
ケミカルドライエッチング装置をそれぞれ示す断面図で
ある。
アッシング装置としてマイクロ波プラズマアッシャ及び
ケミカルドライエッチング装置をそれぞれ示す断面図で
ある。
【図７】〜
【図９】 従来のゲート電極形成方法を示す基板断面図
である。 １０：半導体基板、１２：ゲート絶縁膜、１４：導電材
層、１４Ａ：ゲート電極層、１６：レジスト層、１６
Ａ：変質層。
である。 １０：半導体基板、１２：ゲート絶縁膜、１４：導電材
層、１４Ａ：ゲート電極層、１６：レジスト層、１６
Ａ：変質層。
Claims (2)
- 【請求項１】（ａ）基板の表面を覆う絶縁膜の上に半導
体、高融点金属及び高融点金属シリサイドのうちの少な
くとも１つのものからなる導電材層を形成する工程と、 （ｂ）前記導電材層の上に所望の電極又は配線パターン
に従ってレジスト層を形成する工程と、 （ｃ）塩素系又は臭素系のエッチングガスを用い且つ前
記レジスト層をマスクとするドライエッチング処理によ
り前記導電材層をパターニングして該導電材層の残存部
からなる電極層又は配線層を形成する工程と、 （ｄ）前記ドライエッチング処理の際に前記レジスト層
の表面に形成された変質層を、酸素ガスとフッ素成分含
有ガスとの混合ガスを用い且つ前記基板を加熱しないア
ッシング処理により除去する工程と、 （ｅ）前記変質層の除去後に残存するレジスト層を酸洗
浄処理により除去する工程とを含む半導体装置の製法。 - 【請求項２】 前記アッシング処理では、ダウンフロー
型アッシング装置を用いてアッシングを行なうことを特
徴とする請求項１記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21100092A JPH0637063A (ja) | 1992-07-15 | 1992-07-15 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21100092A JPH0637063A (ja) | 1992-07-15 | 1992-07-15 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637063A true JPH0637063A (ja) | 1994-02-10 |
Family
ID=16598670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21100092A Pending JPH0637063A (ja) | 1992-07-15 | 1992-07-15 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637063A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
| JP2008053728A (ja) * | 2006-08-24 | 2008-03-06 | Semes Co Ltd | 基板を処理する装置及びその方法 |
| JP2008085231A (ja) * | 2006-09-28 | 2008-04-10 | Sharp Manufacturing System Corp | 基板上の残留有機物除去方法 |
| JP2009203507A (ja) * | 2008-02-27 | 2009-09-10 | Shinko Electric Ind Co Ltd | 表面処理方法 |
-
1992
- 1992-07-15 JP JP21100092A patent/JPH0637063A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
| JP2008053728A (ja) * | 2006-08-24 | 2008-03-06 | Semes Co Ltd | 基板を処理する装置及びその方法 |
| US8398812B2 (en) | 2006-08-24 | 2013-03-19 | Semes Co. Ltd. | Apparatus and method for treating substrates |
| JP2008085231A (ja) * | 2006-09-28 | 2008-04-10 | Sharp Manufacturing System Corp | 基板上の残留有機物除去方法 |
| JP2009203507A (ja) * | 2008-02-27 | 2009-09-10 | Shinko Electric Ind Co Ltd | 表面処理方法 |
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